JP6572176B2

JP6572176B2 - ドライバ回路

Info

Publication number: JP6572176B2
Application number: JP2016126807A
Authority: JP
Inventors: 健太郎本田; 浩太郎武田; 高橋　雅之; 雅之高橋; 秀之野坂
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2016-06-27
Filing date: 2016-06-27
Publication date: 2019-09-04
Anticipated expiration: 2036-06-27
Also published as: JP2018006819A

Description

本発明は、ドライバ回路に関し、より詳細には、大振幅駆動が要求される光変調器に適用可能なドライバ回路に関する。

従来、高速の光ファイバ伝送において、多値位相変調方式が適用され、外部変調器として、マッハツェンダ干渉計（ＭＺＩ）型光変調器が用いられている。また、電気光学効果を有するＬＮ（ＬｉＮｂＯ₃）を用いた光変調器に代えて、大幅に小型化、低コスト化が見込まれるシリコン光変調器が注目されている。一方、ＭＺＩ光変調器のアーム導波路の屈折率を制御するためのドライバ回路は、ＣＭＯＳプロセスを用いて実装され、入力された変調信号を増幅して、アーム導波路に設置された電極を駆動する。

シリコン光変調器を駆動するためのドライバ回路は、４Ｖｐｐ以上の大振幅の出力が要求されるが、最先端のＣＭＯＳプロセスでも回路の耐圧は１Ｖ前後であり、差動駆動を行っても２Ｖｐｐｄと十分な振幅を得ることができない。このような問題を解決するため、ＣＭＯＳの耐圧の２倍の出力電圧を得ることができるドライバ回路が提案されている（例えば、非特許文献１参照）。

図１に、従来のドライバ回路の構成を示す。非特許文献１に記載されたドライバ回路は、Dual drive push pull回路と呼ばれ、差動入力信号ＩＮＮとＩＮＰが入力され、それぞれ２つの異なるレベルに変換してＯＵＴＰＨ、ＯＵＴＰＬ、ＯＵＴＮＨ、ＯＵＴＮＬの４つの信号を出力する。ドライバ回路１０は、２つのインバータ回路で構成されたプリアンプ１１と、信号レベルシフトを行うための２つの容量１２と、信号を保持するためのラッチ１３と、出力バッファ１４，１５とを含む。

プリアンプ１１は、差動入力信号ＩＮＮ、ＩＮＰが入力され、容量１２と出力バッファ１４，１５を駆動できるように、差動入力信号ＩＮＮ、ＩＮＰを増幅した差動増幅信号をノードＮＬ、ＰＬに出力する。２つの容量１２は、第１の容量の一端がノードＮＬに接続され、他端がノードＮＨに接続される。第２の容量の一端はノードＰＬに接続され、他端がノードＰＨに接続される。ラッチ１３は、２つのインバータ回路で構成されており、ノードＮＨ、ＰＨの間に接続される。

図２に、従来のドライバ回路の出力バッファの構成を示す。出力バッファ１４は、入力がノードＰＨ、ＮＬに接続され、ＯＵＴＰＨとＯＵＴＰＬを出力する。出力バッファ１５は、入力がノードＮＨ、ＰＬに接続され、ＯＵＴＮＨとＯＵＴＮＬを出力する。

プリアンプ１１は、ＣＭＯＳの耐圧電圧である電源（ＶＤＤ）とＧＮＤ（ＶＳＳ）との間で動作するのに対し、ラッチ１３は、通常の電源の２倍の電圧（ＶＤＤ２）とＶＤＤとの間で動作し、出力バッファ１４，１５は、ＶＤＤ２とＶＳＳとの間で動作する。差動入力信号ＩＮＰ、ＩＮＮ、およびノードＮＬ、ＰＬは、ＶＳＳ〜ＶＤＤの間のレベルとなるのに対し、ノードＮＨとＰＨは、ＶＤＤ〜ＶＤＤ２の間となり、ＯＵＴＰＨとＯＵＴＮＨは、ＶＤＤ〜ＶＤＤ２の間、ＯＵＴＰＬとＯＵＴＮＬは、ＶＳＳ〜ＶＤＤの間となる。

図３に、従来のドライバ回路と光変調器との接続を示す。光変調器２０は、ＭＺＩ型光変調器であり、入力光導波路に接続された分波器２１と、出力光導波路に接続された合波器２２と、分波器および合波器の間を接続する２つのアーム導波路２３，２４とから構成されている。アーム導波路２３，２４には、それぞれドライバ回路１０からの制御信号を印加するための電極２５，２６が設置されている。ドライバ回路１０のＯＵＴＰＨとＯＵＴＰＬとは、一方のアーム導波路２３の電極２５ａ，２５ｂにそれぞれ接続され、ＯＵＴＮＨとＯＵＴＮＬとは、他方のアーム導波路２４の電極２６ａ，２６ｂにそれぞれ接続されている。

ＯＵＴＰＨとＯＵＴＰＬとの間、ＯＵＴＮＨとＯＵＴＮＬとの間の位相は、それぞれ反転しているため、光変調器２０には、ＶＳＳ〜ＶＤＤ２のバイアスを印加することができ、片側のアーム導波路には、ＣＭＯＳの耐圧の２倍の電圧を印加することができる。このとき、ドライバ回路１０内のトランジスタには、ＶＤＤ以上のバイアスがかかっていないため、ＣＭＯＳの耐圧電圧を超えることはない。

M. Cignoli, G. Minoia, M. Repossi, D. Baldi, A. Ghilioni, E. Temporiti, F. Svelto, "A 1310nm 3D-Integrated Silicon Photonics Mach-Zehnder-Based Transmitter with 275mW Multistage CMOS Driver Achieving 6dB Extinction Ratio at 25Gb/s," ISSCC 2015, pp. 146-417.

図１に示した従来のドライバ回路において、プリアンプ１１は、ノードＰＬ、ＮＬ、およびノードＰＨ、ＮＨを駆動する必要がある。一方、ラッチ回路１３は、ノードＰＨ、ＮＨの電位を保持する。そのため、ノードＰＨ、ＮＨは、プリアンプ１１とラッチ１３の２つの回路が駆動している状態であるため、差動入力信号のデータ遷移の際に、データの衝突が生じる。具体的には、ノードＰＨ、ＮＨのデータ遷移が、ノードＰＬ、ＮＬのデータ遷移より遅れてしまい、プリアンプとラッチとによる電位の引っ張り合いが生じて、信号のジッタを発生する。

図４に、従来のドライバ回路のノードＰＨにおける電圧波形を示す。差動入力信号ＩＮＮ、ＩＮＰとして、１Ｇｂｐｓの擬似ランダムパターンを入力したときのノードＰＨにおける電圧波形を、シミュレーションにより求めた結果を示している。データが遷移する立ち上がり部分、立ち下がり部分において、ジッタが発生しているのが分かる。

本発明の目的は、信号レベルを変換する際に生じるジッタを抑制することができるドライバ回路を提供することにある。

本発明は、このような目的を達成するために、一実施態様に係るドライバ回路は、差動入力信号ＩＮＰ、ＩＮＮを増幅して差動増幅信号ＰＬ、ＮＬを出力するプリアンプと、前記差動増幅信号ＰＬ、ＮＬを差動レベルシフト信号ＰＨ、ＮＨへと信号レベルシフトを行うための２つの容量および信号を保持するためのラッチと、前記差動増幅信号ＮＬと前記差動レベルシフト信号ＰＨとが入力され、出力信号ＯＵＴＰＨ、ＯＵＴＰＬを出力する第１の出力バッファと、前記差動増幅信号ＰＬと前記差動レベルシフト信号ＮＨとが入力され、出力信号ＯＵＴＮＨ、ＯＵＴＮＬを出力する第２の出力バッファと、を含むドライバ回路において、前記プリアンプの出力と前記２つの容量とのそれぞれの間に挿入され、差動入力信号ＩＮＰ、ＩＮＮによりそれぞれＯＮ、ＯＦＦが制御される２つのスイッチをさらに備えたことを特徴とする。

他の実施態様に係るドライバ回路は、上記ドライバ回路において、前記２つのスイッチは、前記差動入力信号ＩＮＰ、ＩＮＮのうちの前記差動入力信号ＩＮＰに一方のスイッチが接続され、且つ他方のスイッチが前記差動入力信号ＩＮＮに接続され、前記差動入力信号ＩＮＰ、ＩＮＮの論理値によってＯＮ状態、ＯＦＦ状態が制御され、前記ＩＮＰの論理値が「Ｈ→Ｌ」のときに前記差動増幅信号ＰＬが「Ｌ→Ｈ」となり、前記一方のスイッチがＯＦＦ状態となると共に、前記他方のスイッチがＯＮ状態となり、前記ラッチは、前記２つの容量の間に、互いに逆方向に接続された２つのインバータ回路からなり、各々のインバータ回路は、論理値が反転する時の入力電圧が電源電圧の半分の値よりも高いことが好ましい。

本発明によれば、ラッチ回路の２つのスイッチを、差動入力信号のデータ遷移のタイミングに応じてオープンとなるように制御することにより、プリアンプとラッチとによる電位の引っ張り合いが解消されるため、信号のジッタを低減することが可能となる。

従来のドライバ回路の構成を示すブロック図である。従来のドライバ回路の出力バッファの構成を示すブロック図である。従来のドライバ回路と光変調器との接続を示す図である。従来のドライバ回路のノードＰＨにおける電圧波形を示す図である。本発明の第１の実施形態にかかるドライバ回路の構成を示す図である。ラッチを構成するインバータ回路の構成を示す図である。インバータ回路の入出力特性を比較した図である。本実施形態のインバータの構成を示す図である。第１の実施形態のドライバ回路のタイミングダイヤグラムを示す図である。第１の実施形態のドライバ回路のノードＰＨにおける電圧波形を示す図である。本発明の第２の実施形態にかかるドライバ回路の構成を示す図である。本発明の第３の実施形態にかかるドライバ回路の構成を示す図である。

以下、図面を参照しながら本発明の実施形態について詳細に説明する。

（第１の実施形態）
図５に、本発明の第１の実施形態にかかるドライバ回路の構成を示す。ドライバ回路３０は、差動入力信号ＩＮＮとＩＮＰが入力され、それぞれ２つの異なるレベルに変換してＯＵＴＰＨ、ＯＵＴＰＬ、ＯＵＴＮＨ、ＯＵＴＮＬの４つの信号を出力する。ドライバ回路３０は、２つのインバータ回路で構成されたプリアンプ３１と、信号レベルシフトを行うための２つの容量３２および信号を保持するためのラッチ３３と、出力バッファ３４，３５とを含む。プリアンプ３１の出力と２つの容量３２との間には、スイッチ３６，３７が挿入されている。

プリアンプ３１は、差動入力信号ＩＮＮ、ＩＮＰが入力され、容量３２と出力バッファ３４，３５を駆動できるように、差動入力信号ＩＮＮ、ＩＮＰを増幅した差動増幅信号をノードＮＬ、ＰＬに出力する。２つの容量３２は、第１の容量の一端がノードＮＬに接続され、他端がノードＮＨに接続される。第２の容量の一端はノードＰＬに接続され、他端がノードＰＨに接続される。

ラッチ３３は、ノードＮＨ、ＰＨの間に、互いに逆方向に接続された２つのインバータ回路で構成される。図６に、ラッチを構成するインバータ回路の構成を示す。本実施形態のインバータは、通常のインバータと比べて出力が「Ｈに遷移しやすいことを特徴とする」。図７に、インバータ回路の入出力特性を示す。図７のａ線に示すように、通常のインバータは、入力電圧が電源電圧ＶＤＤの半分の値に近いところで論理値が反転するように設計されている。本実施形態のインバータは、図７のｂ線に示すように、論理値が反転する時の入力電圧が電源電圧の半分の値よりも高くなっている。

通常のインバータは、図６に示したｐＭＯＳのゲート幅（Ｗｐ）とｎＭＯＳのゲート幅（Ｗｎ）との比が２：１〜３：１程度である。本実施形態のインバータは、Ｗｐ／Ｗｎの比を４倍以上と大きくすることにより実現できる。また、図８に示すように、インバータを構成するｐＭＯＳとｎＭＯＳの基板バイアスであるＶｂｐとＶｂｎを制御することにより、ｐＭＯＳとｎＭＯＳのしきい値電圧を調整して、論理値が反転する時の入力電圧を高くすることができる。

出力バッファ３４，３５は、図２に示した回路に同じである。

２つのスイッチ３６，３７は、一端がプリアンプ３１の出力、他端が容量３２に接続されている。スイッチ３６は入力信号ＩＮＰを制御信号とし、スイッチ３７は入力信号ＩＮＮを制御信号として、オープンかショートかを切り替えられる。

プリアンプ３１は、ＣＭＯＳの耐圧電圧である電源（ＶＤＤ）とＧＮＤ（ＶＳＳ）との間で動作するのに対し、ラッチ３３は、通常の電源の２倍の電圧（ＶＤＤ２）とＶＤＤとの間で動作し、出力バッファ３４，３５は、ＶＤＤ２とＶＳＳとの間で動作する。差動入力信号ＩＮＰ、ＩＮＮ、およびノードＮＬ、ＰＬは、ＶＳＳ〜ＶＤＤの間のレベルとなるのに対し、ノードＮＨとＰＨは、ＶＤＤ〜ＶＤＤ２の間となり、ＯＵＴＰＨとＯＵＴＮＨは、ＶＤＤ〜ＶＤＤ２の間、ＯＵＴＰＬとＯＵＴＮＬは、ＶＳＳ〜ＶＤＤの間となる。

ＯＵＴＰＨとＯＵＴＰＬとの間、ＯＵＴＮＨとＯＵＴＮＬとの間の位相は、それぞれ反転しているため、図３に示した光変調器２０に接続する場合には、ＶＳＳ〜ＶＤＤ２のバイアスを印加することができ、片側のアーム導波路には、ＣＭＯＳの耐圧の２倍の電圧を印加することができる。このとき、ドライバ回路３０内のトランジスタには、ＶＤＤ以上のバイアスがかかっていないため、ＣＭＯＳの耐圧電圧を超えることはない。

図９に、第１の実施形態のドライバ回路のタイミングダイヤグラムを示す。スイッチ３６は差動入力信号ＩＮＰによって制御され、スイッチ３７は差動入力信号ＩＮＮによって制御されため、入力データが「Ｈ」の時にスイッチがショート（ＯＮ）となる。差動入力信号ＩＮＰと差動入力信号ＩＮＮとは差動信号の関係であるため、２つのスイッチ３６，３７は、「Ｈ」のデータが入力されている側が必ずショート（ＯＮ）となり、「Ｌ」のデータが入力されている側が必ずオープン（ＯＦＦ）となる。

差動入力信号ＩＮＰの入力データが「Ｈ→Ｌ」に遷移すると、プリアンプ３１の出力、すなわちノードＰＬが「Ｌ→Ｈ」となるとき、スイッチ３６はオープン、スイッチ３７はショートとなり、ラッチ３３のデータを反転させることになる。データが遷移する前は、容量３２を介してラッチ３３のノードＮＨは「Ｈ」のデータが保持されている。ラッチ３３を構成するインバータ回路は、上述したように「Ｈに遷移しやすい」ので、ラッチ３３の各インバータは「Ｈ」を出力しやすい設計となっている。このため、ノードＮＨが「Ｈ→Ｌ」へと遷移すると、ラッチ３３を介してノードＰＨは「Ｌ→Ｈ」へと簡単にデータを反転させることができる。

一方、スイッチ３６はオープンとなるため、ノードＰＬの側のプリアンプ３１の出力は、ラッチ３３のデータを反転させることはできない。

従来、プリアンプは差動でラッチのデータを反転させていた。これに対して、本実施形態では、プリアンプ３１の出力が「Ｈ→Ｌ」に遷移する側の出力のみスイッチをＯＮにし、他方の出力をＯＦＦにすることにより、ラッチ３３のデータを容易に反転させることできる。これにより、プリアンプとラッチとによる電位の引っ張り合いが解消されるため、信号のジッタを低減することができ、信号品質の劣化を防ぐことができる。

図１０に、第１の実施形態のドライバ回路のノードＰＨにおける電圧波形を示す。差動入力信号ＩＮＮ、ＩＮＰとして、１Ｇｂｐｓの擬似ランダムパターンを入力したときのノードＰＨにおける電圧波形を、シミュレーションにより求めた結果を示している。データが遷移する部分のジッタは、図４に示した従来のドライバ回路と比較すると、大幅に抑制されていることがわかる。

（第２の実施形態）
図１１に、本発明の第２の実施形態にかかるドライバ回路の構成を示す。ドライバ回路４０は、２つのインバータ回路で構成されたプリアンプ４１と、信号レベルシフトを行うための２つの容量４２および信号を保持するためのラッチ４３と、出力バッファ４４，４５とを含む。プリアンプ４１の出力と２つの容量４２との間には、スイッチ４６，４７が挿入されている。

プリアンプ４１は、差動入力信号ＩＮＮ、ＩＮＰが入力され、容量４２と出力バッファ４４，４５を駆動できるように、差動入力信号ＩＮＮ、ＩＮＰを増幅した差動増幅信号をノードＮＬ、ＰＬに出力する。２つの容量４２は、第１の容量の一端がノードＮＬに接続され、他端がノードＮＨに接続される。第２の容量の一端はノードＰＬに接続され、他端がノードＰＨに接続される。ラッチ４３は、ノードＮＨ、ＰＨの間に、互いに逆方向に接続された２つのインバータ回路で構成される。ラッチ４３の詳細な構成は、第１の実施形態に同じである。

２つのスイッチ４６，４７は、一端がプリアンプ４１の出力、他端が容量４２に接続されている。スイッチ４６は差動入力信号ＩＮＰを制御信号とし、スイッチ４７は差動入力信号ＩＮＮを制御信号として、オープンかショートかを切り替えられる。差動入力信号ＩＮＰ，ＩＮＮの端子からプリアンプ４１までの間に遅延回路４８，４９が挿入されている。これにより、スイッチ４６，４７を切り替えてから、所定の遅延時間を経てプリアンプ４１の出力データが遷移することになる。従って、スイッチ４６，４７を確実に切り替えてからプリアンプ４１を遷移させることができ、さらなるジッタの低減が可能となる。

（第３の実施形態）
図１２に、本発明の第３の実施形態にかかるドライバ回路の構成を示す。ドライバ回路５０は、２つのインバータ回路で構成されたプリアンプ５１と、信号レベルシフトを行うための２つの容量５２および信号を保持するためのラッチ５３と、出力バッファ５４，５５とを含む。プリアンプ５１の出力と２つの容量５２との間には、スイッチ５６，５７が挿入されている。

プリアンプ５１は、差動入力信号ＩＮＮ、ＩＮＰが入力され、容量５２と出力バッファ５４，５５を駆動できるように、差動入力信号ＩＮＮ、ＩＮＰを増幅した差動増幅信号をノードＮＬ、ＰＬに出力する。２つの容量５２は、第１の容量の一端がノードＮＬに接続され、他端がノードＮＨに接続される。第２の容量の一端はノードＰＬに接続され、他端がノードＰＨに接続される。

ラッチ５３は、ノードＮＨ、ＰＨの間に、出力に固有のスイッチ５９ａ，５９ｂが直列に接続されたインバータ回路５８ａ，５８ｂが組で挿入され、それぞれの組が逆方向に接続されている。インバータ回路５８ａ，５８ｂの詳細な構成は、第１の実施形態に同じである。また、２つのスイッチ５６，５７は、一端がプリアンプ５１の出力、他端が容量５２に接続されている。スイッチ５６およびスイッチ５９ａは差動入力信号ＩＮＰを制御信号とし、スイッチ５７およびスイッチ５９ｂは差動入力信号ＩＮＮを制御信号として、オープンかショートかを切り替えられる。

入力データが「Ｈ→Ｌ」に遷移する側（例えばＩＮＰ）、すなわちプリアンプ５１の出力（例えばＰＬ）が「Ｌ→Ｈ」となるとき、スイッチ（例えば５６）はショートとなり、ラッチ５３のデータを反転させることになる。このとき、ラッチ５３のスイッチ（例えば５９ａ）はオープンとなる。従って、データが遷移するときは、ノードＰＨ、ＮＨにおいてプリアンプ５１とラッチ５３とによる引っ張り合いが解消されるため、信号のジッタが低減でき、信号品質の劣化を防ぐことができる。

（第４の実施形態）
第３の実施形態において、差動入力信号ＩＮＰ，ＩＮＮの端子からプリアンプ５１までの間に遅延回路を挿入する。第２の実施形態と同様に、データ遷移の正確なタイミングに合わせてスイッチを制御することが可能となり、よりジッタを低減することが可能となる。

（第５の実施形態）
第１〜第４の実施形態においては、ラッチを構成する各インバータが「Ｈに遷移しやすい」構成とした。これとは反対に、ラッチを構成する各インバータが「Ｌに遷移しやすい」構成とすることもできる。例えば、第１の実施形態において、ラッチ３３を構成する各インバータを「Ｌに遷移しやすい」構成とした場合には、スイッチ３６およびスイッチ３７は、入力データが「Ｈ」の時にスイッチがオープン（ＯＦＦ）となり、入力データが「Ｌ」の時にショート（ＯＮ）となるように制御すればよい。第２〜第４の実施形態においても同様であり、これにより、各々の実施形態において説明した作用効果を奏することができる。

１０，３０，４０，５０ドライバ回路
１１，３１，４１，５１プリアンプ
１２，３２，４２，５２容量
１３，３３，４３，５３ラッチ
１４，１５，３４，３５，４４，４５，５４，５５出力バッファ
２０光変調器
２１分波器
２２合波器
２３，２４アーム導波路
２５，２６電極
５８，５９インバータ
３６，３７，４６，４７，５６，５７スイッチ
４８，４９遅延回路

Claims

差動入力信号ＩＮＰ、ＩＮＮを増幅して差動増幅信号ＰＬ、ＮＬを出力するプリアンプと、前記差動増幅信号ＰＬ、ＮＬを差動レベルシフト信号ＰＨ、ＮＨへと信号レベルシフトを行うための２つの容量および信号を保持するためのラッチと、前記差動増幅信号ＮＬと前記差動レベルシフト信号ＰＨとが入力され、出力信号ＯＵＴＰＨ、ＯＵＴＰＬを出力する第１の出力バッファと、前記差動増幅信号ＰＬと前記差動レベルシフト信号ＮＨとが入力され、出力信号ＯＵＴＮＨ、ＯＵＴＮＬを出力する第２の出力バッファと、を含むドライバ回路において、
前記プリアンプの出力と前記２つの容量とのそれぞれの間に挿入され、差動入力信号ＩＮＰ、ＩＮＮによりそれぞれＯＮ、ＯＦＦが制御される２つのスイッチをさらに備えたことを特徴とするドライバ回路。
前記２つのスイッチは、前記差動入力信号ＩＮＰ、ＩＮＮのうちの前記差動入力信号ＩＮＰに一方のスイッチが接続され、且つ他方のスイッチが前記差動入力信号ＩＮＮに接続され、前記差動入力信号ＩＮＰ、ＩＮＮの論理値によってＯＮ状態、ＯＦＦ状態が制御され、前記ＩＮＰの論理値が「Ｈ→Ｌ」のときに前記差動増幅信号ＰＬが「Ｌ→Ｈ」となり、前記一方のスイッチがＯＦＦ状態となると共に、前記他方のスイッチがＯＮ状態となり、
前記ラッチは、前記２つの容量の間に、互いに逆方向に接続された２つのインバータ回路からなり、各々のインバータ回路は、論理値が反転する時の入力電圧が電源電圧の半分の値よりも高いことを特徴とする請求項１に記載のドライバ回路。
前記２つのスイッチは、前記差動入力信号ＩＮＰ、ＩＮＮのうちの前記差動入力信号ＩＮＰに一方のスイッチが接続され、且つ他方のスイッチが前記差動入力信号ＩＮＮに接続され、前記差動入力信号ＩＮＰ、ＩＮＮの論理値によってＯＮ状態、ＯＦＦ状態が制御され、前記ＩＮＰの論理値が「Ｌ→Ｈ」のときに前記差動増幅信号ＰＬが「Ｈ→Ｌ」となり、前記一方のスイッチがＯＦＦ状態となると共に、前記他方のスイッチがＯＮ状態となり、
前記ラッチは、前記２つの容量の間に、互いに逆方向に接続された２つのインバータ回路からなり、各々のインバータ回路は、論理値が反転する時の入力電圧が電源電圧の半分の値よりも低いことを特徴とする請求項１に記載のドライバ回路。
前記ラッチは、前記２つの容量の間に、出力が固有のスイッチが直列に接続されたインバータ回路が２組挿入され、それぞれの組が逆方向に接続され、前記差動入力信号ＩＮＰ、ＩＮＮのデータ遷移に応じて前記固有のスイッチが制御されることを特徴とする請求項１、２または３に記載のドライバ回路。
前記差動入力信号ＩＮＰ、ＩＮＮが入力される入力端子と前記プリアンプとの間にそれぞれ遅延回路が挿入されていることを特徴とする請求項１ないし４のいずれかに記載のドライバ回路。