DD249581A1

DD249581A1 - Schaltungsanordnung zur verringerung der signaldurchlaufzeit in integrierten digitalen schaltungen

Info

Publication number: DD249581A1
Application number: DD29085386A
Authority: DD
Inventors: Dieter Kuehnel; Christina Paasche
Original assignee: Halbleiterwerk Veb
Priority date: 1986-06-02
Filing date: 1986-06-02
Publication date: 1987-09-09

Abstract

Die Erfindung findet Anwendung in der digitalen Schaltungstechnik, vorzugsweise fuer Schottky- bzw. Low-Power-Schottkyschaltkreise mit erhoehten Anforderungen an die Signaldurchlaufzeiten. Das Ziel der Erfindung besteht in der Schaffung einer Schaltungsanordnung mit verbesserten Kenndateneigenschaften. Der Erfindung liegt die Aufgabe zugrunde, ein beschleunigtes Uebertragen einer L-H-Flanke ohne Erhoehung der statischen Stromaufnahme zu gewaehrleisten. Die Aufgabe wird dadurch geloest, dass eine Transistorstufe eingefuegt wird, die zu Beginn des Umschaltens durchgesteuert wird und einen zusaetzlichen Strom liefert sowie nach dem Einschalten des Phasenaufspalttransistors wieder in den Sperrzustand uebergeht.

Description

Hierzu 1 Seite Zeichnungen

Anwendungsgebiet der Erfindung

Die Erfindung findet Anwendung in der digitalen Schaltungstechnik, vorzugsweise für Schottky- und Low-Power-Schottkyschaltkreise mit erhöhten Anforderungen an die Signaldurchlaufzeiten.

Charakteristik der bekannten technischen Lösungen

Herkömmliche nicht negierende TTL-Schaltungen, wie sie hinreichend bekannt sind, bestehen aus zwei hintereinander geschalteten Negatorstufen, die verschiedene Funktionen haben. Die erste Negatorstufe gewährleistet die Erkennung des logischen Eingangssignales durch das Festlegen einer internen Referenzspannung und kompensiert die durch die zweite Negatorstufe vorgenommene Umkehrung des logischen Signales.

Die zweite Negatorstufe stellt eine Gegentaktausgangsschaltung dar, die über einen Phasenaufspalttransistor angesteuert wird. Sie beinhaltet weiterhin eine pull-up-Schaltung, die als Darlingtonstufe ausgeführt sein kann, einen pull-down-Transistor sowie eine Schaltungseinrichtung zum Ableiten der in der Basis des pull-down-Transistors gespeicherten Ladungsträger. Ist der Phasenaufspalttransistor gesperrt, so sperrt auch der pull-down-Transistor; das pull-up-Netzwerk ist leitend und erzeugt am Ausgang der Schaltung den Η-Zustand. Bekommt dagegen der Phasenaufspalttransistor ausreichend Basisstrom, so ist er leitend und bewirkt auch das Einschalten des pull-down-Transistors, während das pull-up-Netzwerk sperrt. Damit wird ein L-Zustand am Ausgang erzeugt.

Wird am Eingang der nicht negierenden Schaltung der logische Pegel geändert, so erscheint diese Änderung eine bestimmte Zeit später am Ausgang der Schaltung. Diese als Signaldurchlaufzeit bezeichnete Größe wird wesentlich durch die in der Schaltung selbst vorhandenen Kapazitäten sowie die zur Verfügung stehenden Umladeströme bestimmt.

Ziel der Erfindung

Das Ziel der Erfindung besteht in der Schaffung einer Schaltungsanordnung mit verbesserten Kenndateneigenschaften.

Darlegung des Wesens der Erfindung

Der Erfindung liegt die Aufgabe zugrunde, ein beschleunigtes Übertragen einer L-H-Flanke ohne Erhöhung der statischen Stromaufnahme zu gewährleisten.

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß ein Transistor so eingefügt ist, daß der Emitter dieses Transistors mit der Basis des Phasenaufspalttransistors der zweiten Negatorstufe, der Kollektor über einen Widerstand mit dem positiven Potential der Betriebsspannung und die Basis über eine Einrichtung zur Pegelverschiebung mit dem Kollektor eines als Phasenaufspaltstufe arbeitenden Transistors der ersten Negatorstufe sowie über eine Einrichtung zur Entkopplung mit dem Kollektor des Phasenaufspalttransistors der zweiten Negatorstufe verbunden ist.

Bei hohem Potential am Eingang der Schaltung ist der zusätzlich eingefügte Transistor gesperrt. Beim Übergang von hohen zu niedrigen Eingangspotential öffnet er zunächst und speist einen zusätzlichen Strom in die Basis des Phasenaufspalttransistors der zweiten Negatorstufe ein, der somit schneller durchsteuert. Sinkt das Kollektorpotential des Phasenaufspalttransistors der zweiten Negatorstufe unter einen bestimmten Wert, so wird der erfindungsgemäß eingefügte Transistor über die mit seiner Basis verbundene Entkopplungseinrichtung ausgeschaltet. Damit wirkt der zusätzlich bereitgestellte Umladestrom nur im Umschaltmoment und wirkt sich nicht auf die statische Stromaufnahme aus.

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Ausführungsbeispiel

Die erfindungsgemäße Lösung ist nachfolgend an zwei Ausführungsbeispielen beschrieben.

Figur 1: zeigt einen nicht negierenden Datentreiber mit Gegentaktausgangsstufe. Figur 2: zeigt einen nicht negierenden Datentreiber mit Tristate-Ausgängen.

Die Transistoren T1, T2, T3, T9 bilden zusammen mit den Dioden D2, D3, D4 und den dazugehörigen Widerständen die erste Negatorstufe; die Transistoren T4...T8 die zweite Negatorstufe, die eigentliche Treiberschaltung. Die erste Negatorstufe ist ebenfalls als Gegentaktschaltung aufgebaut. Der Zustand des darin eingesetzten pull-up-Transistors T9 wird jedoch außer vom Eingang X der Schaltung auch vom Schaltzustand des Phasenaufspaittransistors der zweiten Negatorstufe T4 beeinflußt.

Bei hohem Potential am Eingang X ist der Transistor T1 gesperrt, ebenso der pull-up-Transistor T9. Die Transistoren T2 und T3 leiten, am Ausgang der ersten Negatorstufe (Kollektor T3) liegt niedriges Potential. Damit sind T4 und T5 gesperrt, T6 und T7 leitend; am Ausgang Y liegt hohes Potential.

Beim Übergang vom High- zu Low-Potentiale am Eingang X beginnt nach dem Unterschreiten der Schaltschwelle der Eingangstransistor T1 zu leiten, T2 und T3 sperren. T9 bekommt jetzt Basisstrom und liefert über den niederohmigen Widerstand R10 einen relativ hohen Strom, der zu einem schnellen Einschalten des Phasenaufspalttransistors T4 führt. T5 beginnt zu leiten, gleichzeitig sinkt das Kollektorpotentiai von T4. Unterschreitet die Kollektor-Emitterspannung von T4 einen bestimmten Wert

Ucet4= Übet*+.Übet,,-Uf₀₅* 1,0 V,

so wird T9 der Basisstrom entzogen; er wird in den Sperrzustand gebracht. Nach dem Ausschalten von T9 wird der Basisstrom des Phasenaufspalttransistors T4 allein durch den „normal" dimensionierten Widerstand R4 geliefert. Der zusätzlich durch R10/T9 gelieferte Strom wird kurzzeitig auch noch als Basisstrom für den pull-down-Transistor T5 wirksam, da das Sperren von T9 über die Rückkopplungsstrecke D5 durch das Umladen parasitärer Kapazitäten zeitlich verzögert wird. Nach Abschluß des Umschaltvorganges ist T5 durchgesteuert, T6 und T7 sind gesperrt. Am Ausgang Y liegt damit - wie am Eingang X-Low-Potential. Während der L-H-Flanke bleibt T9 ständig gesperrt, da T2 den von R2 gelieferten Strom bereits voll übernimmt, bevor durch das Ausschalten des Phasenaufspalttransistors T4 die Basis von T9 über die Rückkopplungsstrecke D5 freigegeben wird. Eine weitere Anwendung für nicht invertierende Datentreiber mit Tristate-Ausgängen zeigt Figur 2. Die zusätzlich an den Kollektor von T2 angeschlossene Schottkydiode D6 beschleunigt das Einschalten des Transistors T9 bei einer H-L-Flanke am Eingang X, da der dafür benötigte Spannungshub verringert wird. Zusätzlich zu den dem Stand der Technik entsprechenden Dioden D8 und D9 zur Erzeugung des Tristate-Zustandes ist die Diode D7 vorzusehen, um ein Einschalten von T9 im Tristate-Zustand (Low-Pegel auf Leitung Z) über D8 zu verhindern. ,

Claims

1. Schaltungsanordnung zur Verringerung der Signaldurchlaufzeit in integrierten digitalen Schaltungen, bestehend aus zwei hintereinander geschalteten Negatorstufen in TTL-Schaltungstechnik, gekennzeichnet dadurch, daß die Anode einer Diode (D4) mit dem Kollektor des Phasenaufspalttransistors (T2) der ersten Negatorstufe, die Katode der Diode (D4) mit der Basis eines npn-Transistors (T9) und der Anode einer Diode (D5) verbunden ist, wobei die Katode der Diode (D5) an den Kollektor des Phasenaufspalttransistors (T4) der zweiten Negatorstufe führt, der Emitter des npn-Transistors (T9) mit dem Kollektor des pull-down-Transistors (T3) der ersten Negatorstufe, der Basis des Phasenaufspalttransistors (T4) der zweiten Negatorstufe sowie über einen Widerstand (R4) mit einer positiven Betriebsspannung (U_Cc) und der Kollektor des npn-Transistors (T9) über einen Widerstand (R10) mit der positiven Betriebsspannung (U_cc) verbunden ist.

2. Schaltungsanordnung nach Punkt 1, gekennzeichnet dadurch, daß der npn-Transistor (T9) als Schottkytransistor ausgeführt ist.

3. Schaltungsanordnung nach Punkt 1, gekennzeichnet dadurch, daß die Dioden (D4) und (D5) als Schottkydioden ausgeführt sind.

4. Schaltungsanordnung nach Punkt 1, gekennzeichnet dadurch, daß der Widerstand (FUO) niederohmig als Kollektorbahnwiderstand des Transistors (T9) ausgeführt ist.