JPS58215132A - Ttl回路 - Google Patents
Ttl回路Info
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- JPS58215132A JPS58215132A JP9767382A JP9767382A JPS58215132A JP S58215132 A JPS58215132 A JP S58215132A JP 9767382 A JP9767382 A JP 9767382A JP 9767382 A JP9767382 A JP 9767382A JP S58215132 A JPS58215132 A JP S58215132A
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- JP
- Japan
- Prior art keywords
- transistor
- output
- circuit
- level
- transistors
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、出力段771いわゆるトーテムポール型に構
成さfL7tT T 1+ (’rrans18tor
TranEl18torLogic )回路に関す
る。
成さfL7tT T 1+ (’rrans18tor
TranEl18torLogic )回路に関す
る。
第1図μ、従来のTTL回路の一例、を示すものである
。
。
トーテムポール型に構成をれたトランジスタQr 、Q
s u、出力用トランジスタとして動作する。なお、ト
ランジスタQs?除く各トランジスタQt、Qm、QJ
4、QsxQ、srj、丁べてショットキーバリアトラ
ンジスタであpl こノウチトランジスタQ@rよマル
チエミッタトランジスタである。トランジスタQ雪と抵
抗Rl % R1とは、トランジスタq1のベースに蓄
積場1.た電荷ケ放寛させるための放置回路を構成する
。トランジスタQ<に、トランジスタQ、sk駆動する
た々)のもので8るか、トランジスタQ3、Q4i/よ
一体となって動作する。そして、トランジスタQ3・Q
4とトランジスタQ1 とか、ブツシュツル動作ケ行う
ように4#4成はれている。
s u、出力用トランジスタとして動作する。なお、ト
ランジスタQs?除く各トランジスタQt、Qm、QJ
4、QsxQ、srj、丁べてショットキーバリアトラ
ンジスタであpl こノウチトランジスタQ@rよマル
チエミッタトランジスタである。トランジスタQ雪と抵
抗Rl % R1とは、トランジスタq1のベースに蓄
積場1.た電荷ケ放寛させるための放置回路を構成する
。トランジスタQ<に、トランジスタQ、sk駆動する
た々)のもので8るか、トランジスタQ3、Q4i/よ
一体となって動作する。そして、トランジスタQ3・Q
4とトランジスタQ1 とか、ブツシュツル動作ケ行う
ように4#4成はれている。
トランジスタQs は、O−B分割用でめってベースに
惧紺される人力信号r分割して欠設のトランジスタQ1
% Q4の各ベースに供給するためのものである。マ
ルチエミッタトランジスタQ6は入力用トランジスタで
あり、2個のエミッタに入力信号が供給ざtする。ダイ
オードD−1DIはクランパーとして動作する。
惧紺される人力信号r分割して欠設のトランジスタQ1
% Q4の各ベースに供給するためのものである。マ
ルチエミッタトランジスタQ6は入力用トランジスタで
あり、2個のエミッタに入力信号が供給ざtする。ダイ
オードD−1DIはクランパーとして動作する。
上述のvOき構成のTTL回路において、入力端子A、
Bに所定電圧レベルの入力信号、言い換えnばHレベル
の入力信号か供給されると、トランジスタQ、のベース
−エミッタ間に電圧vBB6か供給されなくなる。故に
、トランジスタQ@はオフ状態になり、コレクタ電圧が
上昇する。これに、トランジスタQ、Iにベース電圧v
B15が供給されたことであるから、トランジスタQ1
gがオン状態に動作する。この結果、+voo*hから
抵抗R5、トランジスタQ5、トランジスタQtのベー
ス・エミッタ間、アースラインに電流が流れ、トランジ
スタQIにベース電流が流れることになる。
Bに所定電圧レベルの入力信号、言い換えnばHレベル
の入力信号か供給されると、トランジスタQ、のベース
−エミッタ間に電圧vBB6か供給されなくなる。故に
、トランジスタQ@はオフ状態になり、コレクタ電圧が
上昇する。これに、トランジスタQ、Iにベース電圧v
B15が供給されたことであるから、トランジスタQ1
gがオン状態に動作する。この結果、+voo*hから
抵抗R5、トランジスタQ5、トランジスタQtのベー
ス・エミッタ間、アースラインに電流が流れ、トランジ
スタQIにベース電流が流れることになる。
そして、トランジスタQ+がオン状J[:動作し、出力
端子YからトランジスタQIsアースラインaNDVc
dL流が流れる。この結果、出力端子Yの電圧レベルl
−l、Hレベルから所定電圧レベル以下の電圧、言い侯
えfLばbレベルに低下する。この際、トランジスタQ
sから、抵抗R1r弁してトランジスタQlにベース電
流が供給される。しかし、トランジスタQ冨のコレクタ
・工εツタ間には、トランジスタQtのベース電圧vB
ffi□(約0.8V)がかかるため、トランジスタQ
!には大きな電流が流れない。
端子YからトランジスタQIsアースラインaNDVc
dL流が流れる。この結果、出力端子Yの電圧レベルl
−l、Hレベルから所定電圧レベル以下の電圧、言い侯
えfLばbレベルに低下する。この際、トランジスタQ
sから、抵抗R1r弁してトランジスタQlにベース電
流が供給される。しかし、トランジスタQ冨のコレクタ
・工εツタ間には、トランジスタQtのベース電圧vB
ffi□(約0.8V)がかかるため、トランジスタQ
!には大きな電流が流れない。
一方、トランジスタQsがオン状態に動作することによ
って、トランジスタQ4のベース電圧vBg4が低下す
る。場って、トランジスタQ4、Qs uともにオフ状
態になる。この時、トランジスタQIがオン状態になる
と同時に、トランジスタQ3がオフ状態になればよいが
、トランジスタQ3が遅延してオン状態になることがあ
る。この場合、+vooq源からトランジスタQs、Q
、々弁してアースラインGNDに、スパイク状の過大な
電流が流れてしまう、 次いで、入力毎号A、 Bの倒れか一方がHレベルから
Lレベルに変化した場合の回路動作について述べる。
って、トランジスタQ4のベース電圧vBg4が低下す
る。場って、トランジスタQ4、Qs uともにオフ状
態になる。この時、トランジスタQIがオン状態になる
と同時に、トランジスタQ3がオフ状態になればよいが
、トランジスタQ3が遅延してオン状態になることがあ
る。この場合、+vooq源からトランジスタQs、Q
、々弁してアースラインGNDに、スパイク状の過大な
電流が流れてしまう、 次いで、入力毎号A、 Bの倒れか一方がHレベルから
Lレベルに変化した場合の回路動作について述べる。
この場合、トランジスタQ−のエミッタ電圧が低下する
ことになるので、抵抗Rs k弁してトランジスタQ@
にベース電流が流れる。トランジスタQ6 L7) :
7レクタ電圧、言い換えればトランジスタQsのベース
電圧VBIIi5が低下する。トランジスタQiがオフ
状態になって、コレクタ電圧が上昇する。トランジスタ
Q4 、Qsがオン状態に動作し、十v。o電源から抵
抗R4、トランジスタQ、st介して出力端子YiC1
[流が流nる。
ことになるので、抵抗Rs k弁してトランジスタQ@
にベース電流が流れる。トランジスタQ6 L7) :
7レクタ電圧、言い換えればトランジスタQsのベース
電圧VBIIi5が低下する。トランジスタQiがオフ
状態になって、コレクタ電圧が上昇する。トランジスタ
Q4 、Qsがオン状態に動作し、十v。o電源から抵
抗R4、トランジスタQ、st介して出力端子YiC1
[流が流nる。
上述の動作が行われる間、トランジスターにベースll
I流が供給きれなくなり、トランジスタQIがオフ状I
iI!lになる。この結果、出力端子Yの電圧レベルは
、LレベルからHレベルに変化する。トランジスタQ、
鵞u、上述の如くトランジスタQ+のベース電圧vBB
1によってオン状態になっているので、トランジスタQ
+がオフ状態になると同時に、そのベースに4!i槓さ
れてhた電荷がトランジスタQ、意jrニブrして放電
されるようになる。しかしながう、トランジスタq1が
オン状態になる時間に対し、トランジスタQtがオフ状
態になる時間が遅几ると、短時間でrr、あるがトラン
ジスタQ、l1、Qsが同時にオン状りになる。そして
、+v0゜電源から抵抗R4、トランジスタQ3、Ql
?介してアースライン()NDにスパイク状の過大な電
流が流れる。
I流が供給きれなくなり、トランジスタQIがオフ状I
iI!lになる。この結果、出力端子Yの電圧レベルは
、LレベルからHレベルに変化する。トランジスタQ、
鵞u、上述の如くトランジスタQ+のベース電圧vBB
1によってオン状態になっているので、トランジスタQ
+がオフ状態になると同時に、そのベースに4!i槓さ
れてhた電荷がトランジスタQ、意jrニブrして放電
されるようになる。しかしながう、トランジスタq1が
オン状態になる時間に対し、トランジスタQtがオフ状
態になる時間が遅几ると、短時間でrr、あるがトラン
ジスタQ、l1、Qsが同時にオン状りになる。そして
、+v0゜電源から抵抗R4、トランジスタQ3、Ql
?介してアースライン()NDにスパイク状の過大な電
流が流れる。
すなわち、従来のTTL回路においては、トランジスタ
Qs 、Q+の何れかがオン又はオフ状態に動作する時
、+voolI源からアースラインGNDK過大な環流
が流れる。この過大な電流は、正常な回路動作に寄与す
るものでなく、1つたく無駄な消費電力が増大すること
である。そして、出力鉤子Yから得られる出力信号は、
上記過大な電流に対応した波形歪r有するようになる。
Qs 、Q+の何れかがオン又はオフ状態に動作する時
、+voolI源からアースラインGNDK過大な環流
が流れる。この過大な電流は、正常な回路動作に寄与す
るものでなく、1つたく無駄な消費電力が増大すること
である。そして、出力鉤子Yから得られる出力信号は、
上記過大な電流に対応した波形歪r有するようになる。
本願発明者の検討によれば、上記過大な環流は%に高周
波信号ン増幅する場合、T T L回路の致命的な欠陥
となることが明らかになった。
波信号ン増幅する場合、T T L回路の致命的な欠陥
となることが明らかになった。
依って、本発明の目的とするところハ、トーテムポール
型に構成δnた2個の出力用トランジスタのうち、(a
lllか一方がオン状態に動作する時、他の出力用トラ
ンジスタが必らずオフ状態に切換えられ、無駄な電力消
費を防止し得るとともに技プp歪のない出力信号を得ら
れるようにし尺TTL。
型に構成δnた2個の出力用トランジスタのうち、(a
lllか一方がオン状態に動作する時、他の出力用トラ
ンジスタが必らずオフ状態に切換えられ、無駄な電力消
費を防止し得るとともに技プp歪のない出力信号を得ら
れるようにし尺TTL。
回路?提供することにある。
以下、第2因?参照して本発明の一実施例ケ述べる。な
お、従来例と同一の動作tな子回路部品には同一の符号
又は記号に付し、その説明を省略する。
お、従来例と同一の動作tな子回路部品には同一の符号
又は記号に付し、その説明を省略する。
先ず、従来例に示し7tTTL回路と、本実施例に示す
TTL回路との回路構成上の相違ケ述べる。
TTL回路との回路構成上の相違ケ述べる。
出力用トランジスタQ3の工ずツタと出力用トランジス
タQtのコレクタとの間に、ショットキーダイオードD
3が接続されている。また、出力用トランジスタQ3の
ペース、旨い換えればトランジスタQ、4のエミッタと
、出力用トランジスタQ、lのコレクタとの間に、ダイ
オードD4が、#、続されている。
タQtのコレクタとの間に、ショットキーダイオードD
3が接続されている。また、出力用トランジスタQ3の
ペース、旨い換えればトランジスタQ、4のエミッタと
、出力用トランジスタQ、lのコレクタとの間に、ダイ
オードD4が、#、続されている。
上述の如<wN成さA7tTTI、回路に、以下に述べ
る如く動作する。
る如く動作する。
丁なわち、入力端子A、Bに供給される入カイ百号の倒
れか一方がLレベルの時は、トランジスタQ−1Qsが
従来例で述べた場合と同様に動作する。この場合、トラ
ンジスタQ4、Q、sがオン状態に動作し、出力端子Y
はHレベルになる。そして、トランジスタQ+はオフ状
態になるπめ、ダイオードD4%D8 のそれぞれカソ
ードが、いわゆる浮いた状態になって順方向電圧v2が
供給さt″Lない。従って、ダイオードD4 、Ds
ij、オフ状態になる。
れか一方がLレベルの時は、トランジスタQ−1Qsが
従来例で述べた場合と同様に動作する。この場合、トラ
ンジスタQ4、Q、sがオン状態に動作し、出力端子Y
はHレベルになる。そして、トランジスタQ+はオフ状
態になるπめ、ダイオードD4%D8 のそれぞれカソ
ードが、いわゆる浮いた状態になって順方向電圧v2が
供給さt″Lない。従って、ダイオードD4 、Ds
ij、オフ状態になる。
ここで注目丁べきは、ダイオ−)”Ds、D4 の動作
である。いま仮りに、トランジスタQ8がオン状態にな
る時間に対し、トランジスタQIがオフ状すになる時間
が遅延したとする。この場合、ダイオードD3、トラン
ジスタQ+ にWLKが流れ、ダイオードD3の順方向
電圧vlFによってトランジスタQ3に逆バイアスがか
けられる。従って、トランジスタQ1がオフ状態の間を
よ、トランジスタQ3がオン状態に動作することはでき
ない。故に、+voc”l源からアースライン()ND
に向けて過大な電流が流れることはない。
である。いま仮りに、トランジスタQ8がオン状態にな
る時間に対し、トランジスタQIがオフ状すになる時間
が遅延したとする。この場合、ダイオードD3、トラン
ジスタQ+ にWLKが流れ、ダイオードD3の順方向
電圧vlFによってトランジスタQ3に逆バイアスがか
けられる。従って、トランジスタQ1がオフ状態の間を
よ、トランジスタQ3がオン状態に動作することはでき
ない。故に、+voc”l源からアースライン()ND
に向けて過大な電流が流れることはない。
一方、入力端子A、Bに供給される人力信号がともにH
レベルの時は、従来例について述べた如くトランジスタ
QsFjオフ状態、トランジスタQ、sはオフ状態に動
作する。そして、トランジスタQ+Fluンa 態K
動作し、トランジスタQiはオフ状態になる。
レベルの時は、従来例について述べた如くトランジスタ
QsFjオフ状態、トランジスタQ、sはオフ状態に動
作する。そして、トランジスタQ+Fluンa 態K
動作し、トランジスタQiはオフ状態になる。
この場合、トランジスタQ3がオフ状態になる時間が遅
延したとしても、トランジスタQ+がオン状態になると
同時に、ダイオードD3の順方向電圧v2によりトラン
ジスタQmに逆バイアスがかけられる。従って、トラン
ジスタQsu強制的にオフ状態になさn、トランジスタ
Q1%Qlが同時にオン状態に動作することはない。そ
して、+voOm曽からアースラインGNDに過大な電
流が流れることがない。
延したとしても、トランジスタQ+がオン状態になると
同時に、ダイオードD3の順方向電圧v2によりトラン
ジスタQmに逆バイアスがかけられる。従って、トラン
ジスタQsu強制的にオフ状態になさn、トランジスタ
Q1%Qlが同時にオン状態に動作することはない。そ
して、+voOm曽からアースラインGNDに過大な電
流が流れることがない。
なお、出力端子Yがbレベルの時、その電圧レベルはト
ランジスタQ1のコレクタφ工iツタ間電圧V。B1ダ
イオードD3の順方向電圧V、にょって決定される。従
って、タイオードD3は順方向電圧v2の小さなダイオ
ード、例えば実施例に示す如きショットキーバリアダイ
オードか好ましい。
ランジスタQ1のコレクタφ工iツタ間電圧V。B1ダ
イオードD3の順方向電圧V、にょって決定される。従
って、タイオードD3は順方向電圧v2の小さなダイオ
ード、例えば実施例に示す如きショットキーバリアダイ
オードか好ましい。
また、上記ダイオードD4、Dsはこれに限定されるも
のでは決してなく、抵抗に換えても上記同様の回路動作
を行い得る。ダイオードD4、或いはこれに換えて抵抗
を設けることにより、トランジスタQ3のベースからア
ースラインGNDに無駄な電流か流れない。
のでは決してなく、抵抗に換えても上記同様の回路動作
を行い得る。ダイオードD4、或いはこれに換えて抵抗
を設けることにより、トランジスタQ3のベースからア
ースラインGNDに無駄な電流か流れない。
枦に、上記各トランジスタはNPN型トランジスタに限
定されるものでは決してなく、PNP型トランジスタ、
あるいはF]ll!T(を弁効果トランジスタ)であっ
てもよく、ショットキーバリアダイオードなしの、いわ
ゆるバイポーラトランジスタであってもよい。
定されるものでは決してなく、PNP型トランジスタ、
あるいはF]ll!T(を弁効果トランジスタ)であっ
てもよく、ショットキーバリアダイオードなしの、いわ
ゆるバイポーラトランジスタであってもよい。
そして、上述の如く構成されたTTL回路によftば、
トーテムポール型に構成され7を複数、例えは2個の出
力用トランジスタが同時にオン状態に動作することtよ
決してない。従って、1!源ラインからアースラインに
過大な電流が流れることかなく、電諒雑音の発生を未然
に防止し得る。また、竹に高周波イぎ号によって駆動す
る場合、消IjIIt篭力の増大を防止し得る。更に、
出力1g号の立上り又は立下り時に、波形歪が現われな
い。
トーテムポール型に構成され7を複数、例えは2個の出
力用トランジスタが同時にオン状態に動作することtよ
決してない。従って、1!源ラインからアースラインに
過大な電流が流れることかなく、電諒雑音の発生を未然
に防止し得る。また、竹に高周波イぎ号によって駆動す
る場合、消IjIIt篭力の増大を防止し得る。更に、
出力1g号の立上り又は立下り時に、波形歪が現われな
い。
第11¥1は従来のTTL回路の一例を示す回路図、第
2図は本発明の一実施例會示すTTL回路の回路図であ
る。 QI% Q雪、Q、3、Q4、Q8、Q#I・・・トラ
ンジスタ、D、% D!、D3、D4・・・ダイオード
、RI % R1、R1、R4、R8、R@・・・抵抗
、AlB・・・入力端子、Y・・・出力端子。 代理人 弁理士 薄 1)利 室 第 1 図 第 2 図
2図は本発明の一実施例會示すTTL回路の回路図であ
る。 QI% Q雪、Q、3、Q4、Q8、Q#I・・・トラ
ンジスタ、D、% D!、D3、D4・・・ダイオード
、RI % R1、R1、R4、R8、R@・・・抵抗
、AlB・・・入力端子、Y・・・出力端子。 代理人 弁理士 薄 1)利 室 第 1 図 第 2 図
Claims (1)
- 1、複数の入力端と単一の出力端とr有する増幅8Jと
、この増幅器から倚らnる出カイぎ号の車圧レベルの変
化に対応して互いに逆位相の第1及び第2の出力信号ン
得るための信号分割回路と、上記第1及び第2の出力信
号によってオフ状態又はオン状1しC動作するプッシュ
プル出力回路とkそれぞnlするI’ T L回路にお
いて、上記プッシュプル回路r構成する第lの出力用能
動素子の(g号入力婦と信号出力端と盆、一方同性半轡
体素子又eよ抵抗体〒弁して、このブツシュフル回路¥
:綱成する第2の出力用能動素子の信号出力端に接続し
たことt特徴とするTTL1回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9767382A JPS58215132A (ja) | 1982-06-09 | 1982-06-09 | Ttl回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9767382A JPS58215132A (ja) | 1982-06-09 | 1982-06-09 | Ttl回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58215132A true JPS58215132A (ja) | 1983-12-14 |
Family
ID=14198533
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9767382A Pending JPS58215132A (ja) | 1982-06-09 | 1982-06-09 | Ttl回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58215132A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4973862A (en) * | 1989-03-07 | 1990-11-27 | National Semiconductor Corporation | High speed sense amplifier |
-
1982
- 1982-06-09 JP JP9767382A patent/JPS58215132A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4973862A (en) * | 1989-03-07 | 1990-11-27 | National Semiconductor Corporation | High speed sense amplifier |
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