JPH0580162B2 - - Google Patents
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- JPH0580162B2 JPH0580162B2 JP61056106A JP5610686A JPH0580162B2 JP H0580162 B2 JPH0580162 B2 JP H0580162B2 JP 61056106 A JP61056106 A JP 61056106A JP 5610686 A JP5610686 A JP 5610686A JP H0580162 B2 JPH0580162 B2 JP H0580162B2
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- Japan
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- transistor
- emitter
- amplifier circuit
- terminal
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Links
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/26—Push-pull amplifiers; Phase-splitters therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
- H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
- H03F1/0211—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the supply voltage or current
- H03F1/0244—Stepped control
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は、第１トランジスタ、第２トランジス
タおよび第３トランジスタを具える増幅回路であ
つて、第１トランジスタのエミツタは基準点に結
合される負荷に接続する為の第１端子に結合さ
れ、第１トランジスタのコレクタは第１半導体接
合により第１電源電圧用の第２端子に結合され、
第２トランジスタのコレクタ−エミツタ通路は第
１トランジスタのコレクタ−エミツタ通路と直列
に配置され、第２トランジスタのコレクタは第１
電源電圧よりも高い第２電源電圧用の第３端子に
結合され、第３トランジスタはエミツタホロワと
して配置され、この第３トランジスタのベースは
入力信号を受ける為のものであり、この第３トラ
ンジスタのエミツタは第１トランジスタのベース
に結合されている増幅回路に関するものである。
タおよび第３トランジスタを具える増幅回路であ
つて、第１トランジスタのエミツタは基準点に結
合される負荷に接続する為の第１端子に結合さ
れ、第１トランジスタのコレクタは第１半導体接
合により第１電源電圧用の第２端子に結合され、
第２トランジスタのコレクタ−エミツタ通路は第
１トランジスタのコレクタ−エミツタ通路と直列
に配置され、第２トランジスタのコレクタは第１
電源電圧よりも高い第２電源電圧用の第３端子に
結合され、第３トランジスタはエミツタホロワと
して配置され、この第３トランジスタのベースは
入力信号を受ける為のものであり、この第３トラ
ンジスタのエミツタは第１トランジスタのベース
に結合されている増幅回路に関するものである。
本発明は上述した増幅回路が設けられたプツシ
ユプル増幅器にも関するものである。
ユプル増幅器にも関するものである。
Ｇ級型のこのような増幅回路はオーデイオ信号
に対する電力増幅器として用いることができる。
Ｇ級増幅器とは、実効供給電圧が入力信号に応じ
て多数のステツプで増大する増幅器を意味するも
のとする。この増幅器は高効率を有するようにな
る。
に対する電力増幅器として用いることができる。
Ｇ級増幅器とは、実効供給電圧が入力信号に応じ
て多数のステツプで増大する増幅器を意味するも
のとする。この増幅器は高効率を有するようにな
る。
このような増幅回路は米国特許第3961280号明
細書に開示されている。この既知の増幅回路にお
いては、入力信号がエミツタホロワとして配置さ
れた第３トランジスタを経て第１トランジスタお
よび第２トランジスタのベースに供給される。入
力電圧が低い場合、第２トランジスタが遮断さ
れ、第１トランジスタが第１電源電圧に結合され
る。すなわちこの第１電源電圧により第１トラン
ジスタに電流が流される。入力電圧が第１電源電
圧よりも高くなると、第２トランジスタがター
ン・オンする為、第１電源電圧は分離され、第１
トランジスタが第２電源電圧に結合される。
細書に開示されている。この既知の増幅回路にお
いては、入力信号がエミツタホロワとして配置さ
れた第３トランジスタを経て第１トランジスタお
よび第２トランジスタのベースに供給される。入
力電圧が低い場合、第２トランジスタが遮断さ
れ、第１トランジスタが第１電源電圧に結合され
る。すなわちこの第１電源電圧により第１トラン
ジスタに電流が流される。入力電圧が第１電源電
圧よりも高くなると、第２トランジスタがター
ン・オンする為、第１電源電圧は分離され、第１
トランジスタが第２電源電圧に結合される。
第２トランジスタが導通しないと、この第２ト
ランジスタのベース−エミツタ接合にまたがる電
圧は多くとも第１電源電圧のほぼ全値に等しくな
る。この電圧の結果としてベース−エミツタ接合
が降服しないようにする為に、第２トランジスタ
のベースライン中にダイオードが配置されてい
る。第２トランジスタがまだ完全に導通しない際
に、第１トランジスタが基底状態となりこれによ
りひずみを生ぜしめるのを防止する為に、第１ト
ランジスタのベースラインに２つの直列接続ダイ
オードが配置されている。
ランジスタのベース−エミツタ接合にまたがる電
圧は多くとも第１電源電圧のほぼ全値に等しくな
る。この電圧の結果としてベース−エミツタ接合
が降服しないようにする為に、第２トランジスタ
のベースライン中にダイオードが配置されてい
る。第２トランジスタがまだ完全に導通しない際
に、第１トランジスタが基底状態となりこれによ
りひずみを生ぜしめるのを防止する為に、第１ト
ランジスタのベースラインに２つの直列接続ダイ
オードが配置されている。
しかし、これらのダイオードを用いると、これ
らダイオードにより出力信号の振幅を制限し、従
つて増幅回路の効率を制限するという欠点を生じ
る。出力が最大の場合第３トランジスタのベース
における電圧は第２電源電圧にほぼ等しい。従つ
て、出力端における電圧は、第２電源電圧から第
１および第３トランジスタのベース−エミツタ電
圧と第１トランジスタのベースラインに配置され
た１つのダイオードにまたがるダイオード電圧と
の合計を引いた値に等しい。
らダイオードにより出力信号の振幅を制限し、従
つて増幅回路の効率を制限するという欠点を生じ
る。出力が最大の場合第３トランジスタのベース
における電圧は第２電源電圧にほぼ等しい。従つ
て、出力端における電圧は、第２電源電圧から第
１および第３トランジスタのベース−エミツタ電
圧と第１トランジスタのベースラインに配置され
た１つのダイオードにまたがるダイオード電圧と
の合計を引いた値に等しい。
本発明の目的は既知の増幅回路に比べて出力電
圧の振幅を改善したＧ級型の増幅回路を提供せん
とするにある。
圧の振幅を改善したＧ級型の増幅回路を提供せん
とするにある。
本発明は、第１トランジスタ、第２トランジス
タおよび第３トランジスタを具える増幅回路であ
つて、第１トランジスタのエミツタは基準点に結
合される負荷に接続する為の第１端子に結合さ
れ、第１トランジスタのコレクタは第１半導体接
合により第１電源電圧用の第２端子に結合され、
第２トランジスタのコレクタ−エミツタ通路は第
１トランジスタのコレクタ−エミツタ通路と直列
に配置され、第２トランジスタのコレクタは第１
電源電圧よりも高い第２電源電圧用の第３端子に
結合され、第３トランジスタはエミツタホロワと
して配置され、この第３トランジスタのベースは
入力信号を受ける為のものであり、この第３トラ
ンジスタのエミツタは第１トランジスタのベース
に結合されている増幅回路において、第３トラン
ジスタは第１トランジスタおよび第２トランジス
タの導電型とは逆の導電型であり、第３トランジ
スタのエミツタは第１電流源により第３端子に結
合され、前記の第３端子と入力信号を伝達する第
３トランジスタの電極との間に第１電流路が配置
され、この第１電流路は少なくとも第２電流源
と、第３トランジスタと同じ導電型の第４トラン
ジスタのエミツタ−コレクタ通路と、第２半導体
接合との直列回路を有しており、前記の第４トラ
ンジスタのエミツタは第２トランジスタのベース
に結合されており、前記の第２端子と基準点との
間には第２電流路が配置され、この第２電流路は
第３半導体接合と、第４半導体接合と、第３電流
源との直列回路を有しており、前記の第４トラン
ジスタのコレクタと前記の第２半導体接合との間
の回路点が第５半導体接合により前記の第３電流
源に接続されており、前記の第５トランジスタの
ベースは前記の第３半導体接合と前記の第４半導
体接合との間の接続点に接続されていることを特
徴とする。
タおよび第３トランジスタを具える増幅回路であ
つて、第１トランジスタのエミツタは基準点に結
合される負荷に接続する為の第１端子に結合さ
れ、第１トランジスタのコレクタは第１半導体接
合により第１電源電圧用の第２端子に結合され、
第２トランジスタのコレクタ−エミツタ通路は第
１トランジスタのコレクタ−エミツタ通路と直列
に配置され、第２トランジスタのコレクタは第１
電源電圧よりも高い第２電源電圧用の第３端子に
結合され、第３トランジスタはエミツタホロワと
して配置され、この第３トランジスタのベースは
入力信号を受ける為のものであり、この第３トラ
ンジスタのエミツタは第１トランジスタのベース
に結合されている増幅回路において、第３トラン
ジスタは第１トランジスタおよび第２トランジス
タの導電型とは逆の導電型であり、第３トランジ
スタのエミツタは第１電流源により第３端子に結
合され、前記の第３端子と入力信号を伝達する第
３トランジスタの電極との間に第１電流路が配置
され、この第１電流路は少なくとも第２電流源
と、第３トランジスタと同じ導電型の第４トラン
ジスタのエミツタ−コレクタ通路と、第２半導体
接合との直列回路を有しており、前記の第４トラ
ンジスタのエミツタは第２トランジスタのベース
に結合されており、前記の第２端子と基準点との
間には第２電流路が配置され、この第２電流路は
第３半導体接合と、第４半導体接合と、第３電流
源との直列回路を有しており、前記の第４トラン
ジスタのコレクタと前記の第２半導体接合との間
の回路点が第５半導体接合により前記の第３電流
源に接続されており、前記の第５トランジスタの
ベースは前記の第３半導体接合と前記の第４半導
体接合との間の接続点に接続されていることを特
徴とする。
本発明による増幅回路によれば、第２電源電圧
から１つのベース−エミツタ電圧と２つの飽和電
圧との合計を引いた値に等しい電圧に出力を駆動
することができ、従つて出力電圧の振幅、従つて
効率を可成り改善することができる。本発明によ
る増幅回路は完全に集積化しうるという利点も有
する。
から１つのベース−エミツタ電圧と２つの飽和電
圧との合計を引いた値に等しい電圧に出力を駆動
することができ、従つて出力電圧の振幅、従つて
効率を可成り改善することができる。本発明によ
る増幅回路は完全に集積化しうるという利点も有
する。
本発明による増幅回路においては、第１トラン
ジスタおよび第２トランジスタの各々はダーリン
トン対を以つて構成するのが好ましい。この場
合、最大の出力電圧振幅は第１および第２トラン
ジスタが単一の場合よりも１つのベース−エミツ
タ電圧分だけ低くなる。この場合、最大の出力電
圧振幅をブートストラツピングにより１つのベー
ス−エミツタ電圧分だけ高めることができる。本
発明の他の実施例によれば、前記の第１電流源お
よび第２電流源は第１抵抗により前記の第３端子
に接続され、前記の第１端子は前記の第３端子に
接続されていない第１抵抗の端部にコンデンサに
より接続されているようにすることができる。こ
の実施例においては、前記の第１電流源および第
２電流源はそれぞれ第２抵抗および第３抵抗を以
つて構成されているようにすることができる。
ジスタおよび第２トランジスタの各々はダーリン
トン対を以つて構成するのが好ましい。この場
合、最大の出力電圧振幅は第１および第２トラン
ジスタが単一の場合よりも１つのベース−エミツ
タ電圧分だけ低くなる。この場合、最大の出力電
圧振幅をブートストラツピングにより１つのベー
ス−エミツタ電圧分だけ高めることができる。本
発明の他の実施例によれば、前記の第１電流源お
よび第２電流源は第１抵抗により前記の第３端子
に接続され、前記の第１端子は前記の第３端子に
接続されていない第１抵抗の端部にコンデンサに
より接続されているようにすることができる。こ
の実施例においては、前記の第１電流源および第
２電流源はそれぞれ第２抵抗および第３抵抗を以
つて構成されているようにすることができる。
本発明の更に他の実施例による増幅回路におい
ては、第２半導体接合をエミツタホロワとして配
置した第６トランジスタのエミツタ−ベース接合
とすることができる。このようにすることによ
り、第２トランジスタがターン・オンした際に増
幅回路の入力抵抗値が急激に減少する結果として
ひずみが発生するのを防止する。
ては、第２半導体接合をエミツタホロワとして配
置した第６トランジスタのエミツタ−ベース接合
とすることができる。このようにすることによ
り、第２トランジスタがターン・オンした際に増
幅回路の入力抵抗値が急激に減少する結果として
ひずみが発生するのを防止する。
本発明による増幅回路は２つの相補型の増幅回
路を有するプツシユプル増幅器に用いるのが極め
て適しており、この場合相補型の第１トランジス
タのエミツタは、共通負荷に接続する為の共通第
１端子に接続する。このプツシユプル増幅器にお
いては、２つの相補型増幅回路の第３電流源は１
つの共通の電流源を構成し、第３トランジスタの
コレクタは共通の第１端子に結合するようにする
ことができる。
路を有するプツシユプル増幅器に用いるのが極め
て適しており、この場合相補型の第１トランジス
タのエミツタは、共通負荷に接続する為の共通第
１端子に接続する。このプツシユプル増幅器にお
いては、２つの相補型増幅回路の第３電流源は１
つの共通の電流源を構成し、第３トランジスタの
コレクタは共通の第１端子に結合するようにする
ことができる。
図面につき本発明を説明する。
第１図は本発明による増幅回路の基本回路を示
す。この増幅回路は第1NPNトランジスタT1を
有し、そのエミツタは、負荷RLが接続されてい
る出力端２に接続されている。トランジスタT1
のコレクタはダイオードD1により第１電源電圧
V1の端子４に接続されている。第2NPNトラン
ジスタT2のコレクタ−エミツタ通路はトランジ
スタT1のコレクタ−エミツタ通路と直列に配置
され、このトランジスタT2のコレクタは第１電
源電圧V1よりも高い第２電源電圧V2の端子１０
に接続されている。トランジスタT1のベースは
エミツタホロワとして配置したPNPトランジス
タT3のエミツタに接続されている。このトラン
ジスタT3のエミツタは電流I1を供給する第１電流
源５により第２電源電圧V2の端子１０に接続さ
れている。電流源５はPNPトランジスタT6を有
し、そのベースは基準電圧VRにある。トランジ
スタT3のコレクタは第１電源電圧V1および第２
電源電圧V2に共通な端子１１に接続されている。
入力信号ViはトランジスタT3のベース６に供給
されている。電源電圧V2の端子１０とトランジ
スタT3のエミツタとの間には第１電流路が配置
されており、この第１電流路は第２電流源７と、
PNPトランジスタT5のエミツタ−コレクタ通路
と、ダイオードD4との直列回路を有しており、
この第２電流源は電流I2を生じるものであり、
PNPトランジスタT4を有し、そのベースは基準
電圧VRにある。トランジスタT5のエミツタはト
ランジスタT2のベースに接続されている。トラ
ンジスタT1およびトランジスタT2間の接続点３
と共通端子１１との間には第２電流路が配置され
ており、この第２電流路はダイオードD2とダイ
オードD3と電流源８との直列回路を有している。
この電流源８により流される電流I3は電流源７に
より供給せしめられる電流I2よりも小さい。トラ
ンジスタT5のベースはダイオードD2及びD3間の
接続点９に接続されており、このトランジスタ
T5のコレクタはダイオードD5により電流源８に
接続されている。
す。この増幅回路は第1NPNトランジスタT1を
有し、そのエミツタは、負荷RLが接続されてい
る出力端２に接続されている。トランジスタT1
のコレクタはダイオードD1により第１電源電圧
V1の端子４に接続されている。第2NPNトラン
ジスタT2のコレクタ−エミツタ通路はトランジ
スタT1のコレクタ−エミツタ通路と直列に配置
され、このトランジスタT2のコレクタは第１電
源電圧V1よりも高い第２電源電圧V2の端子１０
に接続されている。トランジスタT1のベースは
エミツタホロワとして配置したPNPトランジス
タT3のエミツタに接続されている。このトラン
ジスタT3のエミツタは電流I1を供給する第１電流
源５により第２電源電圧V2の端子１０に接続さ
れている。電流源５はPNPトランジスタT6を有
し、そのベースは基準電圧VRにある。トランジ
スタT3のコレクタは第１電源電圧V1および第２
電源電圧V2に共通な端子１１に接続されている。
入力信号ViはトランジスタT3のベース６に供給
されている。電源電圧V2の端子１０とトランジ
スタT3のエミツタとの間には第１電流路が配置
されており、この第１電流路は第２電流源７と、
PNPトランジスタT5のエミツタ−コレクタ通路
と、ダイオードD4との直列回路を有しており、
この第２電流源は電流I2を生じるものであり、
PNPトランジスタT4を有し、そのベースは基準
電圧VRにある。トランジスタT5のエミツタはト
ランジスタT2のベースに接続されている。トラ
ンジスタT1およびトランジスタT2間の接続点３
と共通端子１１との間には第２電流路が配置され
ており、この第２電流路はダイオードD2とダイ
オードD3と電流源８との直列回路を有している。
この電流源８により流される電流I3は電流源７に
より供給せしめられる電流I2よりも小さい。トラ
ンジスタT5のベースはダイオードD2及びD3間の
接続点９に接続されており、このトランジスタ
T5のコレクタはダイオードD5により電流源８に
接続されている。
第１図の増幅回路は以下のように動作する。入
力電圧Viが低い場合には、トランジスタT3は電
流源５から直接電流I1を、電流源７からトランジ
スタT5のコレクタ−エミツタ通路およびダイオ
ードD4を経て電流I2を受ける。トランジスタT5
のベース電流を無視する場合には、電流源８に流
れる電流I3は第１電源電圧V1によりダイオード
D1，D2およびD3を経て供給される。この状態で
は、ダイオードD5が遮断している。トランジス
タT2のベースおよびエミツタ間の電圧はほぼ０
ボルトである。その理由は、この電圧はトランジ
スタT5のベース−エミツタ電圧とダイオードD2
の両端間電圧との差に等しい為である。従つて、
トランジスタT2は遮断し、従つて低入力電圧の
場合トランジスタT1のコレクタにはダイオード
D1を経て電源電圧V1が印加される。入力信号Vi
はエミツタホロワトランジスタT3を経てトラン
ジスタT1のベースに印加される。この入力信号
ViはダイオードD5の陽極にも現れる。ダイオー
ドD5の陰極における電圧は電源電圧V1よりもダ
イオード電圧の３倍だけ低い。従つて、ダイオー
ドD5は特定の入力電圧Viに対してターン・オン
する。この場合、入力電圧Viの一部がダイオード
D2の陰極に現れる。入力電圧Viが増大するにつ
れて、ダイオードD2の導通程度は減少し、従つ
て、ダイオードD3を経る電流源８に対する電流
は減少し、ダイオードD5を流れる電流が増大す
る。ダイオードD2は特定の入力電圧以上でター
ン・オフし、電流I3のほぼ全体がダイオードD5を
流れる。この場合、トランジスタT5のベース電
流のみがダイオードD3に流れる。トランジスタ
T2のベースにおける電圧は、トランジスタT5の
ベース−エミツタ接合と、ダイオードD3，D5お
よびD4と、トランジスタT3のベース−エミツタ
接合とを経て電圧Viに追従する。従つて、この入
力電圧が更に増大すると、トランジスタT2がタ
ーン・オンし、接続点３における電圧も増大す
る。ダイオードD1は特定の入力電圧が遮断する
為、この際トランジスタT1のコレクタはトラン
ジスタT2のコレクタ−エミツタ通路を経て高い
電源電圧V2の端子１０に接続される。入力電圧
Viが更に増大すると、トランジスタT4は基底状
態となり、従つてトランジスタT2のベースにお
ける電圧は更に増大しえない。次に、トランジス
タT1が基底状態となり、且つダイオードD4が遮
断する。次に電流源５からの全電流I1がトランジ
スタT1のベースに流れ、トランジスタT3には電
流が流れない。
力電圧Viが低い場合には、トランジスタT3は電
流源５から直接電流I1を、電流源７からトランジ
スタT5のコレクタ−エミツタ通路およびダイオ
ードD4を経て電流I2を受ける。トランジスタT5
のベース電流を無視する場合には、電流源８に流
れる電流I3は第１電源電圧V1によりダイオード
D1，D2およびD3を経て供給される。この状態で
は、ダイオードD5が遮断している。トランジス
タT2のベースおよびエミツタ間の電圧はほぼ０
ボルトである。その理由は、この電圧はトランジ
スタT5のベース−エミツタ電圧とダイオードD2
の両端間電圧との差に等しい為である。従つて、
トランジスタT2は遮断し、従つて低入力電圧の
場合トランジスタT1のコレクタにはダイオード
D1を経て電源電圧V1が印加される。入力信号Vi
はエミツタホロワトランジスタT3を経てトラン
ジスタT1のベースに印加される。この入力信号
ViはダイオードD5の陽極にも現れる。ダイオー
ドD5の陰極における電圧は電源電圧V1よりもダ
イオード電圧の３倍だけ低い。従つて、ダイオー
ドD5は特定の入力電圧Viに対してターン・オン
する。この場合、入力電圧Viの一部がダイオード
D2の陰極に現れる。入力電圧Viが増大するにつ
れて、ダイオードD2の導通程度は減少し、従つ
て、ダイオードD3を経る電流源８に対する電流
は減少し、ダイオードD5を流れる電流が増大す
る。ダイオードD2は特定の入力電圧以上でター
ン・オフし、電流I3のほぼ全体がダイオードD5を
流れる。この場合、トランジスタT5のベース電
流のみがダイオードD3に流れる。トランジスタ
T2のベースにおける電圧は、トランジスタT5の
ベース−エミツタ接合と、ダイオードD3，D5お
よびD4と、トランジスタT3のベース−エミツタ
接合とを経て電圧Viに追従する。従つて、この入
力電圧が更に増大すると、トランジスタT2がタ
ーン・オンし、接続点３における電圧も増大す
る。ダイオードD1は特定の入力電圧が遮断する
為、この際トランジスタT1のコレクタはトラン
ジスタT2のコレクタ−エミツタ通路を経て高い
電源電圧V2の端子１０に接続される。入力電圧
Viが更に増大すると、トランジスタT4は基底状
態となり、従つてトランジスタT2のベースにお
ける電圧は更に増大しえない。次に、トランジス
タT1が基底状態となり、且つダイオードD4が遮
断する。次に電流源５からの全電流I1がトランジ
スタT1のベースに流れ、トランジスタT3には電
流が流れない。
これにより最大出力電圧に到達する。この際出
力端２における電圧V0は次式(1)に等しくなる。
力端２における電圧V0は次式(1)に等しくなる。
VOMAX＝V2−（VCEST4＋VBET2＋VCEST1） …(1)
ここにVCEST4はトランジスタT4の飽和中のコレ
クタ−エミツタ電圧であり、VCEST1はトランジス
タT1の飽和中のコレクタ−エミツタ電圧であり、
VBET2はトランジスタT2のベース−エミツタ電圧
である。
クタ−エミツタ電圧であり、VCEST1はトランジス
タT1の飽和中のコレクタ−エミツタ電圧であり、
VBET2はトランジスタT2のベース−エミツタ電圧
である。
電圧VCEST4およびVCEST1はほぼ100mVである
為、上記の式から明らかなように出力端２を第２
電源電圧V2からほぼ１つのベース−エミツタ電
圧（≒0.6V）を引いた値に駆動しうる。この大
きな出力電圧振幅の為に増幅回路の効率は高くな
る。
為、上記の式から明らかなように出力端２を第２
電源電圧V2からほぼ１つのベース−エミツタ電
圧（≒0.6V）を引いた値に駆動しうる。この大
きな出力電圧振幅の為に増幅回路の効率は高くな
る。
第２図は第１図の変形例であり、第２図におい
て第１図と同じ部分には同一符号を付した。第１
電源電圧V1から第２電源電圧V2への切換え中は
第１図に示す増幅回路におけるトランジスタT1
のコレクタおよびベース間の電圧は１つのダイオ
ード電圧、すなわちダイオードD4，D5，D3の端
子間電圧とトランジスタT5およびT2のベース−
エミツタ接合にまたがる電圧との和に等しい。こ
のことは、第２電源電圧V2への切換え中第１ト
ランジスタT1はまだ完全に導通状態に駆動され
ていないということを意味する。第２図に示す実
施例では、ダイオードD4の代わりにトランジス
タT30のベース−エミツタ接合を用い、このトラ
ンジスタのエミツタをトランジスタT5のコレク
タに、そのベースをトランジスタT3のベースに、
そのコレクタを共通端子１１にそれぞれ接続して
いる。第１電源電圧V1から第２電源電圧V2への
切換え中、トランジスタT1のコレクタおよびベ
ース間に零ボルトの電圧が現れる為、トランジス
タT1が飽和する瞬時に切換えが行われる。従つ
て、トランジスタT1は第１電源電圧V1の全範囲
に亘つて駆動され、これにより効率を増大させ
る。増幅回路のその他の点での動作および出力電
圧振幅は第１図の増幅回路の場合と同じである。
て第１図と同じ部分には同一符号を付した。第１
電源電圧V1から第２電源電圧V2への切換え中は
第１図に示す増幅回路におけるトランジスタT1
のコレクタおよびベース間の電圧は１つのダイオ
ード電圧、すなわちダイオードD4，D5，D3の端
子間電圧とトランジスタT5およびT2のベース−
エミツタ接合にまたがる電圧との和に等しい。こ
のことは、第２電源電圧V2への切換え中第１ト
ランジスタT1はまだ完全に導通状態に駆動され
ていないということを意味する。第２図に示す実
施例では、ダイオードD4の代わりにトランジス
タT30のベース−エミツタ接合を用い、このトラ
ンジスタのエミツタをトランジスタT5のコレク
タに、そのベースをトランジスタT3のベースに、
そのコレクタを共通端子１１にそれぞれ接続して
いる。第１電源電圧V1から第２電源電圧V2への
切換え中、トランジスタT1のコレクタおよびベ
ース間に零ボルトの電圧が現れる為、トランジス
タT1が飽和する瞬時に切換えが行われる。従つ
て、トランジスタT1は第１電源電圧V1の全範囲
に亘つて駆動され、これにより効率を増大させ
る。増幅回路のその他の点での動作および出力電
圧振幅は第１図の増幅回路の場合と同じである。
第１および２図につき説明した２つの電源電圧
の原理は、電源電圧の個数を他の任意の個数にす
る場合にも拡張しうる。第３図は３つの電源電圧
を有する増幅回路の拡張例を示し、この第３図に
おいても第１図と同一な部分には同一の符号を付
した。本例においては、トランジスタT2のコレ
クタ−エミツタ通路と直列にトランジスタT21の
コレクタ−エミツタ通路が接続され、このトラン
ジスタT21のコレクタが第３電源電圧V3の端子１
０に接続されている。トランジスタT2のコレク
タはダイオードD21を経て第２電源電圧V2の端子
２０に接続され、電流源７は第３電源電圧V3の
端子１０に接続されている。トランジスタT21に
対する駆動回路はトランジスタT2に対する駆動
回路と同じ型のものである。第３電源電圧V3の
端子１０とトランジスタT21のベースとの間には
電流I20を生じる電流源２７が配置されている。
この電流源２７はトランジスタT24を有し、その
ベースはトランジスタT25のエミツタ・コレクタ
通路とダイオードD24との直列回路によりトラン
ジスタT2のベースに接続されている。またトラ
ンジスタT21のエミツタおよびトランジスタT2の
コレクタ間の接続点３３と共通端子１１との間に
は、２つのダイオードD22，D23と電流I23を流す
電流源２８との直列回路が配置されている。トラ
ンジスタT25のベースはダイオードD22とダイオ
ードD23との間の接続点２９に接続され、トラン
ジスタT25のコレクタはダイオードD25により電
流源２８に接続されている。
の原理は、電源電圧の個数を他の任意の個数にす
る場合にも拡張しうる。第３図は３つの電源電圧
を有する増幅回路の拡張例を示し、この第３図に
おいても第１図と同一な部分には同一の符号を付
した。本例においては、トランジスタT2のコレ
クタ−エミツタ通路と直列にトランジスタT21の
コレクタ−エミツタ通路が接続され、このトラン
ジスタT21のコレクタが第３電源電圧V3の端子１
０に接続されている。トランジスタT2のコレク
タはダイオードD21を経て第２電源電圧V2の端子
２０に接続され、電流源７は第３電源電圧V3の
端子１０に接続されている。トランジスタT21に
対する駆動回路はトランジスタT2に対する駆動
回路と同じ型のものである。第３電源電圧V3の
端子１０とトランジスタT21のベースとの間には
電流I20を生じる電流源２７が配置されている。
この電流源２７はトランジスタT24を有し、その
ベースはトランジスタT25のエミツタ・コレクタ
通路とダイオードD24との直列回路によりトラン
ジスタT2のベースに接続されている。またトラ
ンジスタT21のエミツタおよびトランジスタT2の
コレクタ間の接続点３３と共通端子１１との間に
は、２つのダイオードD22，D23と電流I23を流す
電流源２８との直列回路が配置されている。トラ
ンジスタT25のベースはダイオードD22とダイオ
ードD23との間の接続点２９に接続され、トラン
ジスタT25のコレクタはダイオードD25により電
流源２８に接続されている。
第３図の増幅回路の動作は第１図につき説明し
た原理により極めて簡単に説明しうる。入力電圧
Viが低い場合、トランジスタT1は第１電源電圧
V1に結合される。トランジスタT2およびT21とダ
イオードD5およびD25とは遮断する。電流源２７
から生じる電流I20はトランジスタT25のエミツタ
−コレクタ通路およびダイオードD24を経てトラ
ンジスタT5のエミツタに流れ、更にトランジス
タT5のエミツタ−コレクタ通路とダイオードD4
とを経てトランジスタT3のエミツタに流れる。
電流源２８に流れる電流I23は電源電圧V2からダ
イオードD23，D22およびD21を経て取出される。
第１図につき説明したように入力電圧Viが増大す
ると、トランジスタT2が導通状態に駆動され、
第１電源電圧V1が分離される。入力電圧Viが更
に増大すると、トランジスタT2が更に高い導通
状態に駆動される。特定の入力電圧Vi以上でダイ
オードD25がターン・オンする。これによりトラ
ンジスタT21がターン・オンし、ダイオードD22
がターン・オンする為、第２電源電圧V2が分離
され、トランジスタT1のコレクタが第３電源電
圧V3に結合される。入力電圧Viが更に増大する
と、トランジスタT24が基底状態となる。この場
合トランジスタT21のベースにおける電圧はもは
や増大しえない。入力電圧Viが更に増大する場合
には、ダイオードD24が遮断し、その後トランジ
スタT2が基底状態となり、この状態ではトラン
ジスタT4が基底状態となるまでトランジスタT2
のベースにおける電圧が増大しうる。次にダイオ
ードD4が遮断し、トランジスタT1が飽和する。
従つて、トランジスタT3には電流が流れず、従
つて最大出力電圧に達する。この場合出力端２に
おける最大出力電圧V0は次式(2)に等しくなる。
た原理により極めて簡単に説明しうる。入力電圧
Viが低い場合、トランジスタT1は第１電源電圧
V1に結合される。トランジスタT2およびT21とダ
イオードD5およびD25とは遮断する。電流源２７
から生じる電流I20はトランジスタT25のエミツタ
−コレクタ通路およびダイオードD24を経てトラ
ンジスタT5のエミツタに流れ、更にトランジス
タT5のエミツタ−コレクタ通路とダイオードD4
とを経てトランジスタT3のエミツタに流れる。
電流源２８に流れる電流I23は電源電圧V2からダ
イオードD23，D22およびD21を経て取出される。
第１図につき説明したように入力電圧Viが増大す
ると、トランジスタT2が導通状態に駆動され、
第１電源電圧V1が分離される。入力電圧Viが更
に増大すると、トランジスタT2が更に高い導通
状態に駆動される。特定の入力電圧Vi以上でダイ
オードD25がターン・オンする。これによりトラ
ンジスタT21がターン・オンし、ダイオードD22
がターン・オンする為、第２電源電圧V2が分離
され、トランジスタT1のコレクタが第３電源電
圧V3に結合される。入力電圧Viが更に増大する
と、トランジスタT24が基底状態となる。この場
合トランジスタT21のベースにおける電圧はもは
や増大しえない。入力電圧Viが更に増大する場合
には、ダイオードD24が遮断し、その後トランジ
スタT2が基底状態となり、この状態ではトラン
ジスタT4が基底状態となるまでトランジスタT2
のベースにおける電圧が増大しうる。次にダイオ
ードD4が遮断し、トランジスタT1が飽和する。
従つて、トランジスタT3には電流が流れず、従
つて最大出力電圧に達する。この場合出力端２に
おける最大出力電圧V0は次式(2)に等しくなる。
VOMAX＝V3−（VCEST24＋VBET21＋VCEST2＋VCEST1）
…(2) ここにVCEST24は飽和状態にあるトランジスタ
T24のコレクタ−エミツタ電圧である。本例で
は、ダイオードD4をトランジスタT5のエミツタ
ではなくコレクタに接続しうることに注意すべき
である。その結果、第２電源電圧V2から第３電
源電圧V3への切換えがトランジスタT2が飽和す
る瞬時に行われ、従つてトランジスタT2が最適
範囲に駆動される。
…(2) ここにVCEST24は飽和状態にあるトランジスタ
T24のコレクタ−エミツタ電圧である。本例で
は、ダイオードD4をトランジスタT5のエミツタ
ではなくコレクタに接続しうることに注意すべき
である。その結果、第２電源電圧V2から第３電
源電圧V3への切換えがトランジスタT2が飽和す
る瞬時に行われ、従つてトランジスタT2が最適
範囲に駆動される。
本発明による増幅回路はプツシユプル増幅器に
用いるのに極めて適しており、このプツシユプル
増幅器の第１例を第４図に示す。このプツシユプ
ル増幅器は入力段を具えており、この入力段は本
例では最も簡単な形態とし、差動対として配置し
た２つのトランジスタT11およびT12を有し、そ
の共通エミツタ端子が、基準電圧VRにあるベー
スを有するトランジスタT10を具える電流源によ
り正の第２電源電圧＋V2の端子１０に接続され
ているようにする。プツシユプル増幅器の入力信
号ViiはトランジスタT11およびT12のベース間に
供給される。トランジスタT12のコレクタは入力
段の出力端に直接接続され、トランジスタT11の
コレクタはトランジスタT13およびT14を有する
電流ミラー回路により前記の出力端に接続され、
この出力端はミラー（Miller）段の入力端に接続
されている。このミラー段は本例ではトランジス
タT15を有し、そのエミツタは負の電源電圧−V2
の端子１０′に接続されている。このトランジス
タT15のコレクタおよびベース間には周波数補償
コンデンサC1が配置されている。トランジスタ
T15のコレクタは２つのダイオードD6およびD7と
トランジスタT9を有する電流源との直列回路に
より正電源電圧＋V2の端子１０に接続され、ト
ランジスタT9のベースは基準電圧VRにある。出
力段は相補型の２つの回路を有し、その各々は第
１図に示す回路とほぼ同一である。従つて、第１
図と同一な部分には同一符号を付してあり、相補
部分には同一符号にダツシユを付してある。この
第４図の回路は第１図に示すものと以下の点で相
違する。トランジスタT2はトランジスタT8と相
俟つてダーリントン対として配置され、ダーリン
トン対を急速にターン・オフさせる為にトランジ
スタT2のベースおよびエミツタ間には抵抗R1が
配置されている。トランジスタT8のベースおよ
びエミツタ間には保護の目的の為に抵抗或いはダ
イオードを配置することができ、ダイオードの場
合には、その順方向をトランジスタT8のベース
−エミツタ接合の順方向と反対にする必要があ
る。同様にトランジスタT1もトランジスタT7と
相俟つてダーリントン対を構成している。相補型
の出力トランジスタT1およびT1′のエミツタは、
負荷RLが接続された共通出力端２に接続されて
いる。トランジスタT7およびT7′のエミツタ間に
配置した抵抗R2は抵抗R1と同じ機能を有する。
電流源８は相補型の２つの回路に共通な電流源で
ある。
用いるのに極めて適しており、このプツシユプル
増幅器の第１例を第４図に示す。このプツシユプ
ル増幅器は入力段を具えており、この入力段は本
例では最も簡単な形態とし、差動対として配置し
た２つのトランジスタT11およびT12を有し、そ
の共通エミツタ端子が、基準電圧VRにあるベー
スを有するトランジスタT10を具える電流源によ
り正の第２電源電圧＋V2の端子１０に接続され
ているようにする。プツシユプル増幅器の入力信
号ViiはトランジスタT11およびT12のベース間に
供給される。トランジスタT12のコレクタは入力
段の出力端に直接接続され、トランジスタT11の
コレクタはトランジスタT13およびT14を有する
電流ミラー回路により前記の出力端に接続され、
この出力端はミラー（Miller）段の入力端に接続
されている。このミラー段は本例ではトランジス
タT15を有し、そのエミツタは負の電源電圧−V2
の端子１０′に接続されている。このトランジス
タT15のコレクタおよびベース間には周波数補償
コンデンサC1が配置されている。トランジスタ
T15のコレクタは２つのダイオードD6およびD7と
トランジスタT9を有する電流源との直列回路に
より正電源電圧＋V2の端子１０に接続され、ト
ランジスタT9のベースは基準電圧VRにある。出
力段は相補型の２つの回路を有し、その各々は第
１図に示す回路とほぼ同一である。従つて、第１
図と同一な部分には同一符号を付してあり、相補
部分には同一符号にダツシユを付してある。この
第４図の回路は第１図に示すものと以下の点で相
違する。トランジスタT2はトランジスタT8と相
俟つてダーリントン対として配置され、ダーリン
トン対を急速にターン・オフさせる為にトランジ
スタT2のベースおよびエミツタ間には抵抗R1が
配置されている。トランジスタT8のベースおよ
びエミツタ間には保護の目的の為に抵抗或いはダ
イオードを配置することができ、ダイオードの場
合には、その順方向をトランジスタT8のベース
−エミツタ接合の順方向と反対にする必要があ
る。同様にトランジスタT1もトランジスタT7と
相俟つてダーリントン対を構成している。相補型
の出力トランジスタT1およびT1′のエミツタは、
負荷RLが接続された共通出力端２に接続されて
いる。トランジスタT7およびT7′のエミツタ間に
配置した抵抗R2は抵抗R1と同じ機能を有する。
電流源８は相補型の２つの回路に共通な電流源で
ある。
トランジスタT3およびT3′のコレクタは相互接
続され且つ出力端２にも接続されている。或いは
またこれらトランジスタT3およびT3′のコレクタ
はトランジスタT7′およびT7のエミツタにそれぞ
れ接続することができ、或いは低い抵抗値を有す
る抵抗がトランジスタT1およびT1′のエミツタラ
イン中に配置されている場合にはトランジスタ
T1′およびT1のエミツタにそれぞれ接続すること
ができる。ミラー段の出力信号はトランジスタ
T3およびT3′のベースに供給される。トランジス
タT3およびT3′のベース間に設けたダイオード
D6およびD7は出力段に対しAB級のバイアスを行
う。プツシユプル原理自体は既知である為、ここ
では説明しない。トランジスタT2およびT8はダ
ーリントン対として配置されている為、最大の出
力電圧振幅は次式(3)に等しくなる。
続され且つ出力端２にも接続されている。或いは
またこれらトランジスタT3およびT3′のコレクタ
はトランジスタT7′およびT7のエミツタにそれぞ
れ接続することができ、或いは低い抵抗値を有す
る抵抗がトランジスタT1およびT1′のエミツタラ
イン中に配置されている場合にはトランジスタ
T1′およびT1のエミツタにそれぞれ接続すること
ができる。ミラー段の出力信号はトランジスタ
T3およびT3′のベースに供給される。トランジス
タT3およびT3′のベース間に設けたダイオード
D6およびD7は出力段に対しAB級のバイアスを行
う。プツシユプル原理自体は既知である為、ここ
では説明しない。トランジスタT2およびT8はダ
ーリントン対として配置されている為、最大の出
力電圧振幅は次式(3)に等しくなる。
VOMAX＝＋V2−（VCEST4＋VBET8＋VBET2＋VCEST1）
…(3) 従つて、最大出力電圧は第１図の増幅回路の場
合よりも１ベース−エミツタ電圧分だけ低い。最
大出力電圧は正の電源電圧＋V2よりも低く位置
すると同じ程度に負の電源電圧−V2よりも高く
に位置する。
…(3) 従つて、最大出力電圧は第１図の増幅回路の場
合よりも１ベース−エミツタ電圧分だけ低い。最
大出力電圧は正の電源電圧＋V2よりも低く位置
すると同じ程度に負の電源電圧−V2よりも高く
に位置する。
本発明によるプツシユプル増幅器の第２例を第
５図につき説明する。図面を簡単にする為に本発
明に関連する出力段のみを示してあり、第４図と
同じ部分には同一符号を付してある。トランジス
タT4およびT6のエミツタは抵抗R3により電源電
圧＋V2に対する端子１０に接続されている。出
力端２と端子１０に接続されていない抵抗R3の
端部との間にはコンデンサC2が配置されている。
このコンデンサC2により出力信号はブートスト
ラツピングされ、従つてトランジスタT4および
T6のコレクタにおける電圧を電源電圧＋V2より
も高めることができる。本例の場合回路の動作に
関する限り、入力信号の増大によりトランジスタ
T8およびT2がターン・オンした際にトランジス
タT4の代わりにトランジスタT8が飽和するもの
である。従つて、トランジスタT8が電源電圧＋
V2に結合され、ブートストラツピングの結果と
してトランジスタT8のベースがこの電源電圧を
越えて駆動されうる。従つて、最大出力電圧は次
式(4)に等しくなる。
５図につき説明する。図面を簡単にする為に本発
明に関連する出力段のみを示してあり、第４図と
同じ部分には同一符号を付してある。トランジス
タT4およびT6のエミツタは抵抗R3により電源電
圧＋V2に対する端子１０に接続されている。出
力端２と端子１０に接続されていない抵抗R3の
端部との間にはコンデンサC2が配置されている。
このコンデンサC2により出力信号はブートスト
ラツピングされ、従つてトランジスタT4および
T6のコレクタにおける電圧を電源電圧＋V2より
も高めることができる。本例の場合回路の動作に
関する限り、入力信号の増大によりトランジスタ
T8およびT2がターン・オンした際にトランジス
タT4の代わりにトランジスタT8が飽和するもの
である。従つて、トランジスタT8が電源電圧＋
V2に結合され、ブートストラツピングの結果と
してトランジスタT8のベースがこの電源電圧を
越えて駆動されうる。従つて、最大出力電圧は次
式(4)に等しくなる。
VOMAX＝V2−（VCEST8＋VBET2＋VCEST1） …(4)
ここにVCEST8は飽和状態にあるトランジスタT8
のコレクタ−エミツタ電圧である。
のコレクタ−エミツタ電圧である。
ブートストラツピングにより回路の最大出力電
圧を１つのベース−エミツタ電圧分だけ高める。
本例では、入力段の電流源トランジスタT10（第
４図参照）は正の第２電源電圧＋V2の端子に直
接接続され、トランジスタT13，T14およびT15の
エミツタは負の電源電圧−V2の端子に直接接続
されていることに注意すべきである。
圧を１つのベース−エミツタ電圧分だけ高める。
本例では、入力段の電流源トランジスタT10（第
４図参照）は正の第２電源電圧＋V2の端子に直
接接続され、トランジスタT13，T14およびT15の
エミツタは負の電源電圧−V2の端子に直接接続
されていることに注意すべきである。
プツシユプル増幅器の第３例を第６図につき説
明する。この第６図においては第５図と同じ部分
に同じ符号を付してある。本例では、電流源トラ
ンジスタT4およびT6の代わりにそれぞれ抵抗R4
およびR5を用いている。ブートストラツピング
の結果として回路点１５と同じ信号電圧がトラン
ジスタT8のベースおよびダイオードD4の陰極に
現れる。従つて、これらの抵抗にまたがつて一定
電圧が得られ、従つて抵抗R4およびR5も電流源
として動作する。
明する。この第６図においては第５図と同じ部分
に同じ符号を付してある。本例では、電流源トラ
ンジスタT4およびT6の代わりにそれぞれ抵抗R4
およびR5を用いている。ブートストラツピング
の結果として回路点１５と同じ信号電圧がトラン
ジスタT8のベースおよびダイオードD4の陰極に
現れる。従つて、これらの抵抗にまたがつて一定
電圧が得られ、従つて抵抗R4およびR5も電流源
として動作する。
第７図は本発明によるプツシユプル増幅器の第
４例を示し、この第７図においては第６図と同一
部分に同一符号を付してある。本例は、ダイオー
ドD5の代わりにエミツタホロワトランジスタT16
を用い、そのエミツタをトランジスタT5のコレ
クタに接続し、このトランジスタT16のコレクタ
を負電源電圧−V2の端子１０′に接続し、このト
ランジスタT16のベースをトランジスタT3のエミ
ツタに接続している点で第６図に示すものと相違
する。第４図に示す例では、トランジスタT8，
T2はトランジスタT3のエミツタにおける抵抗値
が急激に減少するとターン・オンする。その理由
は、トランジスタT8のベースで見た抵抗はトラ
ンジスタT7のベースで見た抵抗と並列に接続さ
れている為である。トランジスタT8，T2がター
ン・オンする結果、増幅回路の入力抵抗が急激に
減少し、これにより入力信号をひずませてしま
う。ダイオードD5をトランジスタT16で置換える
ことにより、トランジスタT8，T2がターン・オ
ンした際にトランジスタT7の入力抵抗と並列に
接続された抵抗がトランジスタT16の電流増幅度
に等しい倍率を乗じた値に増大する。従つて、ト
ランジスタT8，T2がターン・オンすると、トラ
ンジスタT3の入力抵抗の減少は著しく小さくな
り、従つてその結果のひずみも著しく減少する。
第１，２および３図に示す例においてもエミツタ
ホロワトランジスタT16を用いることができるこ
とに注意すべきである。
４例を示し、この第７図においては第６図と同一
部分に同一符号を付してある。本例は、ダイオー
ドD5の代わりにエミツタホロワトランジスタT16
を用い、そのエミツタをトランジスタT5のコレ
クタに接続し、このトランジスタT16のコレクタ
を負電源電圧−V2の端子１０′に接続し、このト
ランジスタT16のベースをトランジスタT3のエミ
ツタに接続している点で第６図に示すものと相違
する。第４図に示す例では、トランジスタT8，
T2はトランジスタT3のエミツタにおける抵抗値
が急激に減少するとターン・オンする。その理由
は、トランジスタT8のベースで見た抵抗はトラ
ンジスタT7のベースで見た抵抗と並列に接続さ
れている為である。トランジスタT8，T2がター
ン・オンする結果、増幅回路の入力抵抗が急激に
減少し、これにより入力信号をひずませてしま
う。ダイオードD5をトランジスタT16で置換える
ことにより、トランジスタT8，T2がターン・オ
ンした際にトランジスタT7の入力抵抗と並列に
接続された抵抗がトランジスタT16の電流増幅度
に等しい倍率を乗じた値に増大する。従つて、ト
ランジスタT8，T2がターン・オンすると、トラ
ンジスタT3の入力抵抗の減少は著しく小さくな
り、従つてその結果のひずみも著しく減少する。
第１，２および３図に示す例においてもエミツタ
ホロワトランジスタT16を用いることができるこ
とに注意すべきである。
本発明は図示の例に限定されるものではなく、
種々の変更が可能であること勿論である。例え
ば、これらの例のダイオードの代わりに、ダイオ
ード接続トランジスタを用いることができる。更
に、回路中のバイポーラトランジスタのすべて或
いは幾つかをMOSトランジスタと置換えること
ができ、この場合“エミツタ”、“コレクタ”およ
び“ベース”をそれぞれ“ソース”、“ドレイン”
および“ゲート”とする必要がある。
種々の変更が可能であること勿論である。例え
ば、これらの例のダイオードの代わりに、ダイオ
ード接続トランジスタを用いることができる。更
に、回路中のバイポーラトランジスタのすべて或
いは幾つかをMOSトランジスタと置換えること
ができ、この場合“エミツタ”、“コレクタ”およ
び“ベース”をそれぞれ“ソース”、“ドレイン”
および“ゲート”とする必要がある。
第４，５，６および７図に示す実施例にも第３
図に示す増幅回路を設けることができる。
図に示す増幅回路を設けることができる。
第１図は、本発明による増幅回路の基本回路を
示す線図、第２図は、第１図に示す回路の変形例
を示す線図、第３図は、第１図に示す増幅回路の
拡張例を示す線図、第４図は、本発明の第１実施
例によるプツシユプル増幅器を示す回路図、第５
図は、本発明の第２実施例によるプツシユプル増
幅器を示す回路図、第６図は、本発明の第３実施
例によるプツシユプル増幅器を示す回路図、第７
図は、本発明の第４実施例によるプツシユプル増
幅器を示す回路図である。 ２……出力端、４，１０……電源電圧端子、
５，７，８，２７，２８……電流源。
示す線図、第２図は、第１図に示す回路の変形例
を示す線図、第３図は、第１図に示す増幅回路の
拡張例を示す線図、第４図は、本発明の第１実施
例によるプツシユプル増幅器を示す回路図、第５
図は、本発明の第２実施例によるプツシユプル増
幅器を示す回路図、第６図は、本発明の第３実施
例によるプツシユプル増幅器を示す回路図、第７
図は、本発明の第４実施例によるプツシユプル増
幅器を示す回路図である。 ２……出力端、４，１０……電源電圧端子、
５，７，８，２７，２８……電流源。
Claims (1)
- 【特許請求の範囲】 １ 第１トランジスタ、第２トランジスタおよび
第３トランジスタを具える増幅回路であつて、第
１トランジスタのエミツタは基準点に結合される
負荷に接続する為の第１端子に結合され、第１ト
ランジスタのコレクタは第１半導体接合により第
１電源電圧用の第２端子に結合され、第２トラン
ジスタのコレクタ−エミツタ通路は第１トランジ
スタのコレクタ−エミツタ通路と直列に配置さ
れ、第２トランジスタのコレクタは第１電源電圧
よりも高い第２電源電圧用の第３端子に結合さ
れ、第３トランジスタはエミツタホロワとして配
置され、この第３トランジスタのベースは入力信
号を受ける為のものであり、この13第トランジス
タのエミツタは第１トランジスタのベースに結合
されている増幅回路において、第３トランジスタ
は第１トランジスタおよび第２トランジスタの導
電型とは逆の導電型であり、第３トランジスタの
エミツタは第１電流源により第３端子に結合さ
れ、前記の第３端子と入力信号を伝達する第３ト
ランジスタの電極との間に第１電流路が配置さ
れ、この第１電流路は少なくとも第２電流源と、
第３トランジスタと同じ導電型の第４トランジス
タのエミツタ−コレクタ通路と、第２半導体接合
との直列回路を有しており、前記の第４トランジ
スタのエミツタは第２トランジスタのベースに結
合されており、前記の第２端子と基準点との間に
は第２電流路が配置され、この第２電流路は第３
半導体接合と、第４半導体接合と、第３電流源と
の直列回路を有しており、前記の第４トランジス
タのコレクタと前記の第２半導体接合との間の回
路点が第５半導体接合により前記の第３電流源に
接続されており、前記の第５トランジスタのベー
スは前記の第３半導体接合と前記の第４半導体接
合との間の接続点に接続されていることを特徴と
する増幅回路。 ２ 特許請求の範囲第１項に記載の増幅回路にお
いて、前記の第２半導体接合は前記の第３トラン
ジスタのエミツタに結合されていることを特徴と
する増幅回路。 ３ 特許請求の範囲第１項に記載の増幅回路にお
いて、前記の第２半導体接合は前記の第３トラン
ジスタと同一導電型の第５トランジスタのベース
−エミツタ接合であり、この第５トランジスタの
ベースは前記の第３トランジスタのベースに接続
され、この第５トランジスタのエミツタは前記の
第４トランジスタのコレクタに接続されているこ
とを特徴とする増幅回路。 ４ 特許請求の範囲第１項又は第２項に記載の増
幅回路において、前記の第１トランジスタおよび
第２トランジスタの各々はダーリントン対を以つ
て構成されていることを特徴とする増幅回路。 ５ 特許請求の範囲第１〜４項のいずれか１項に
記載の増幅回路において、前記の第１電流源およ
び第２電流源は第１抵抗により前記の第３端子に
接続され、前記の第１端子は前記の第３端子に接
続されていない第１抵抗の端部にコンデンサによ
り接続されていることを特徴とする増幅回路。 ６ 特許請求の範囲第５項に記載の増幅回路にお
いて、前記の第１電流源および第２電流源はそれ
ぞれ第２抵抗および第３抵抗を以つて構成されて
いることを特徴とする増幅回路。 ７ 特許請求の範囲第１，２，４，５および６項
のいずれか１項に記載の増幅回路において、前記
の第２半導体接合はエミツタホロワとして配置し
た他のトランジスタのエミツタ−ベース接合であ
ることを特徴とする増幅回路。 ８ 特許請求の範囲第１〜７項のいずれか１項に
記載の２つの相補型増幅回路を有し、相補型の第
１トランジスタのエミツタは共通負荷に接続する
為の共通第１端子に接続され、プツシユプル増幅
器を構成していることを特徴とする増幅回路。 ９ 特許請求の範囲第８項に記載の増幅回路にお
いて、２つの相補型増幅回路の第３電流源は１つ
の共通の電流源を構成していることを特徴とする
増幅回路。 １０ 特許請求の範囲第８項又は第９項に記載の
増幅回路において、第３トランジスタのコレクタ
は共通の第１端子に結合されていることを特徴と
する増幅回路。 １１ 特許請求の範囲第１〜１０項のいずれか１
項に記載の増幅回路において、バイポーラトラン
ジスタの１つ以上が電界効果トランジスタで置換
わっていることを特徴とする増幅回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8500768A NL8500768A (nl) | 1985-03-18 | 1985-03-18 | Versterkerschakeling. |
| NL8500768 | 1985-03-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61214605A JPS61214605A (ja) | 1986-09-24 |
| JPH0580162B2 true JPH0580162B2 (ja) | 1993-11-08 |
Family
ID=19845694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61056106A Granted JPS61214605A (ja) | 1985-03-18 | 1986-03-15 | 増幅回路 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4706039A (ja) |
| EP (1) | EP0196131B1 (ja) |
| JP (1) | JPS61214605A (ja) |
| KR (1) | KR950000161B1 (ja) |
| CA (1) | CA1236889A (ja) |
| DE (1) | DE3671685D1 (ja) |
| HK (1) | HK89191A (ja) |
| NL (1) | NL8500768A (ja) |
| SG (1) | SG59791G (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0630103B1 (en) * | 1993-06-17 | 2000-09-27 | Sony Corporation | Emitterfollower circuit and analog to digital converter using such circuit |
| US5387876A (en) * | 1993-12-20 | 1995-02-07 | Peavey Electronics Corporation | High efficiency amplifier with reduced switching distortion |
| JP3191606B2 (ja) * | 1995-02-28 | 2001-07-23 | 安藤電気株式会社 | ２値出力回路 |
| JP3907130B2 (ja) * | 1996-12-20 | 2007-04-18 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 改良された出力電圧範囲を有する増幅器 |
| US7339997B2 (en) * | 2001-03-09 | 2008-03-04 | Agere Systems Inc. | Line driver and method of operating the same |
| US6538514B2 (en) * | 2001-05-22 | 2003-03-25 | Elantec Semiconductor, Inc. | Compensation method in a class-G amplifier output stage |
| JP4820544B2 (ja) * | 2004-10-27 | 2011-11-24 | 株式会社エヌエフ回路設計ブロック | リニア動作の電力増幅回路および電力増幅器 |
| US20080265822A1 (en) * | 2007-04-25 | 2008-10-30 | Acutechnology Semiconductor Inc. | Class G motor drive |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5045549A (ja) * | 1973-08-25 | 1975-04-23 | ||
| US4001707A (en) * | 1974-01-11 | 1977-01-04 | Hitachi, Ltd. | Amplifier circuit |
| JPS52112261A (en) * | 1976-03-18 | 1977-09-20 | Nippon Gakki Seizo Kk | Power amplifier circuit |
| JPS58111507A (ja) * | 1981-12-25 | 1983-07-02 | Nippon Gakki Seizo Kk | 電力増幅器 |
-
1985
- 1985-03-18 NL NL8500768A patent/NL8500768A/nl not_active Application Discontinuation
-
1986
- 1986-03-11 US US06/838,729 patent/US4706039A/en not_active Expired - Fee Related
- 1986-03-12 DE DE8686200396T patent/DE3671685D1/de not_active Expired - Lifetime
- 1986-03-12 EP EP86200396A patent/EP0196131B1/en not_active Expired - Lifetime
- 1986-03-14 CA CA000504110A patent/CA1236889A/en not_active Expired
- 1986-03-15 JP JP61056106A patent/JPS61214605A/ja active Granted
- 1986-03-15 KR KR1019860001904A patent/KR950000161B1/ko not_active IP Right Cessation
-
1991
- 1991-07-25 SG SG597/91A patent/SG59791G/en unknown
- 1991-11-07 HK HK891/91A patent/HK89191A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61214605A (ja) | 1986-09-24 |
| EP0196131A1 (en) | 1986-10-01 |
| SG59791G (en) | 1991-08-23 |
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| HK89191A (en) | 1991-11-15 |
| DE3671685D1 (de) | 1990-07-05 |
| CA1236889A (en) | 1988-05-17 |
| US4706039A (en) | 1987-11-10 |
| NL8500768A (nl) | 1986-10-16 |
| KR950000161B1 (ko) | 1995-01-10 |
| EP0196131B1 (en) | 1990-05-30 |
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