JPH0225465B2 - - Google Patents

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JPH0225465B2
JPH0225465B2 JP17126282A JP17126282A JPH0225465B2 JP H0225465 B2 JPH0225465 B2 JP H0225465B2 JP 17126282 A JP17126282 A JP 17126282A JP 17126282 A JP17126282 A JP 17126282A JP H0225465 B2 JPH0225465 B2 JP H0225465B2
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JP
Japan
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transistor
transistors
voltage
collector
base
Prior art date
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Expired
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JP17126282A
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English (en)
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JPS5960362A (ja
Inventor
Yoshiaki Sano
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP17126282A priority Critical patent/JPS5960362A/ja
Publication of JPS5960362A publication Critical patent/JPS5960362A/ja
Publication of JPH0225465B2 publication Critical patent/JPH0225465B2/ja
Granted legal-status Critical Current

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Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/04Measuring peak values or amplitude or envelope of ac or of pulses

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Measurement Of Current Or Voltage (AREA)

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明はピーク値ホールド回路に係り、特に集
積回路に適したピーク値ホールド回路の改良に関
する。
(2) 技術の背景 ピーク値をホールドする回路としては種々の回
路が提案されている。特に差動増幅器構成とカレ
ントミラー回路を組合せた負帰還増幅器構成によ
りピーク値をホールドする回路では差動増幅器部
にNPN構成のトランジスタが用いられているが
差動増幅器を構成する2つのトランジスタの入出
力電圧間の差電圧が低い問題があつた。
(3) 従来技術の問題点 第1図は上記した差動増幅器とカレントミラー
回路を用いたピーク値ホールド回路図であり、第
1のNPN極性のトランジスタQ1と同じ極性の第
2のトランジスタQ2のエミツタを共通接続し一
端を接地電位源Eに接続した定電流源IEEを上記
第1及び第2のトランジスタQ1,Q2の共通エミ
ツタ接続点に接続すると共に、第1のトランジス
タQ1のベースに例えば第2図に示すような入力
信号波形を持つ電圧ViNを加え、第2のトランジ
スタQ2にはホールド用のコンデンサCの一端が
接続され、コンデンサCの他端は接地電位に接続
され、第2のトランジスタQ2のベースと接地間
の出力電圧VOUTは入力電圧ViNに等しい電圧が得
られるようになされている。
第1のトランジスタQ1のコレクタはカレント
ミラー回路を構成する第3のトランジスタのコレ
クタに接続され、第2のトランジスタQ2のコレ
クタは同じくカレントミラー回路を構成するダイ
オードQ4の陰極側と第3のトランジスタQ3のベ
ースに接続され、第3のトランジスタQ3のエミ
ツタとダイオードQ4の陽極は電圧源Vccに接続さ
れている。
第5のトランジスタQ5のエミツタは電圧源Vcc
にコレクタは第2のトランジスタQ2のベースに
接続され、第5のトランジスタQ5のベースは第
1及び第3のトランジスタのコレクタに接続され
ている。
上記の回路構成によれば第1及び第2のトラン
ジスタQ1,Q2は差動増幅器を構成し第3のトラ
ンジスタQ3のダイオードQ4はアクテイブロード
としてのカレントミラー回路であり、第1のトラ
ンジスタQ1のベースに加えられた入力電圧ViN
第2のトランジスタQ2のコンデンサCに充電さ
れた電圧、すなわちVOUTがバランスしていれば
第2のトランジスタQ2のコレクタに流れる電流
は第3のトランジスタQ3とダイオードQ4のペア
で反転されて第3のトランジスタQ3のコレクタ
に導出されて第1のトランジスタQ1に流れ込む
ため第5のトランジスタQ5のベースには電流は
流されず不動作状態である。この状態から第1の
トランジスタQ1のベース電圧が第2のトランジ
スタQ2のベース電圧より高くなれば第1のトラ
ンジスタのコレクタ電流が多くなつて第5のトラ
ンジスタQ5のベースを引つ張つて第5のトラン
ジスタのコレクタの電圧すなわちVOUTの電位が
上昇し、ホールド用のコンデンサCに充電がなさ
れ、この充電々圧が第1のトランジスタQ1のベ
ースに加えられた入力電圧ViNと同じ状態になる
と充電が停止されて上記したバランス状態となつ
てピーク値のホールドがなされる。また入力電圧
ViNすなわち第1のトランジスタQ1に加わる電圧
が第2のトランジスタQ2のベースに加わる(出
力電圧VOUT)電圧より低くなつても第2のトラ
ンジスタQ2の電流が多くなつて第3のトランジ
スタQ3のコレクタ電流の方が第1のトランジス
タQ1のコレクタ電流より多くなり第5のトラン
ジスタQ5のエミツタ−ベースが短縮された状態
となり第5のトランジスタQ5はオフ状態となり
VOUTは変化されずホールドされた状態を保つこ
とになる。
上記のように構成し、且つ動作させることでピ
ーク値をホールドさせることができるが、第1及
び第2のトランジスタQ1及びQ2で差動増巾器を
構成するNPNトランジスタのベース・エミツタ
間電圧VEBOの耐圧は通常6V程度のため出力電圧
VOUTが入力電圧ViNに比べて6V以上になると(実
際にはVEBO+VBE=6.7〜7V第2のトランジスタ
Q2のベースから第1のトランジスタQ1のベース
へ放電が起りホールドコンデンサCに充電された
電圧の保持が困難となる。すなわちViNとVOUT
の差電圧値が低いという欠点を有する。
(4) 発明の目的 本発明は上記欠点に鑑みなされたものであり、
ベース・エミツタ間耐圧電圧の高いラテラル
PNPトランジスタを第1及び第2の差動増巾器
に用いて差電圧値の高いピーク値ホールド回路を
提供することを目的とするものである。
(5) 発明の構成 上記目的は本発明によれば第1及び第2の同一
極性トランジスタの各コレクタを接地電位等の最
低電位に接続し、各エミツタを該第1及び第2の
トランジスタとは反対極性の第3及び第4のトラ
ンジスタのエミツタに接続し、第1及び第2のト
ランジスタのベースに第1及び第2の入力を加え
て差動増幅器構成とし、上記第3及び第4のトラ
ンジスタの各コレクタは定電流駆動源に接続さ
れ、第3及び第4のトランジスタのベースは共通
接続されると共に第3または第4のトランジスタ
のコレクタと接続され、第3又は第4のトランジ
スタのコレクタより次段の増幅器へ信号を取り出
してなることを特徴とするとピーク値ホールド回
路によつて達成される。
(6) 発明の実施例 以下、第3図乃至第5図について本発明を説明
する。
第3図は本発明の一実施例を示すもので、第1
及び第2のトランジスタQ1,Q2はラテラルPNP
型トランジスタを用いる。一般に集積回路におけ
るPNP型トランジスタの逆電圧VEBOはNPN型ト
ランジスタのベース・コレクタ逆電圧と等価であ
り、NPNトランジスタのベース・コレクタ間の
逆電圧VEBOに比べて高くとれる。第1及び第2の
トランジスタQ1,Q2のコレクタを接地電位に接
続すると共に第1のトランジスタQ1のベースに
は入力電圧ViNを加え第2のトランジスタQ2のベ
ースはホールド用のコンデンサCの一端に接続さ
れ、該コンデンサCの他端は接地されている。更
に第1及び第2のトランジスタQ1,Q2のエミツ
タは第1及び第2のトランジスタとは反対極性で
NPN極性の第3及び第4のトランジスタQ3′,
Q4′のエミツタに接続され、第3及び第4のトラ
ンジスタQ3′,Q4′のベースは共通接続されると共
に各コレクタは第1及び第2の定電流源IEE1
IEE2に接続され、第4のトランジスタQ4′のコレ
クタと上記ベースの共通接続点が接続され、第5
のトランジスタQ5のベースと第3のトランジス
タQ3′のコレクタ間が接続され、第5のトランジ
スタQ5のコレクタと第1及び第2の定電源IEE1
IEE2は電圧源Vccに接続され、更に第5のトラン
ジスタQ5′のエミツタはダイオードQ6の陽極に接
続され、陰極は第2のトランジスタQ2のベース
に接続されている。
上記構成における動作を説明する第1及び第3
のトランジスタQ1とQ3′は第1の定電流源IEE1
り、第2及び第4のトランジスタQ2,Q4′は第2
定電流源IEE2より同じ電流が流されているもの
とすると、第2及び第4のトランジスタQ2
Q4′と第1及び第3のトランジスタQ1,Q3′のPN
接合部分のダイオード部分の電圧が等しければバ
ランス状態にあるが、第1のトランジスタQ1
ベース電圧が第2のトランジスタQ2のベース電
圧に比べて高くなると第1のトランジスタQ1
電流が多くなつてその分第5のトランジスタQ5
のベースに流れコンデンサCを第1図と同様に充
電する。充電すると、第2及び第4のトランジス
タQ3,Q4′のダイオード電圧が高くなりViN電圧と
等しい電圧になつたとき第3のトランジスタ
Q3′のコレクタの電流を吸収して第5のトランジ
スタQ5をオフ状態とし入力電圧ViN以上の電圧に
はならず、入力電圧が上昇すれば、それに伴つて
出力電圧も追随する。かくして入力電圧のピーク
値がホールドできる。
また、コンデンサCと第5のトランジスタQ5
のエミツタ間に接続されたダイオードQ6はコン
デンサCに充電々圧がチヤージされていて第1の
トランジスタQ1のベース電圧が低くなつたとす
ると第3のトランジスタQ3′のコレクタ電位が下
り第5のトランジスタQ5のベース・エミツタが
逆バイアスされるための保護用のものである。
第4図は本発明の他の実施例を示すもので第3
図の場合は第4のトランジスタQ4′のコレクタと
ベース間を短絡させてあるため第3及び第4のト
ランジスタQ3′,Q4′のベースに供給するための電
流は第2の定電流源IEE2から供給されていた。
このため第1の定電流源IEE1の第3のトラン
ジスタQ3′のコレクタのみに電流を供給するだけ
でよいが第2の定電流源IEE2では第4のトラン
ジスタQ4′のコレクタと第3及び第4のトランジ
スタQ3′,Q4′のベースにも電流を供給しなければ
ならないために第1及び第2の定電流源IEE1
IEE2ではアンバランス状態となる欠点があつた。
そこで第2の定電流源IEE2より第3及び第4の
トランジスタQ3′,Q4のベースへの電流供給にバ
ツフア用の第7のトランジスタQ7を用いて第2
の定電流源IEE2に第7のトランジスタのベース
を接続すると共にエミツタを第3及び第4のトラ
ンジスタQ3′,Q4′の共通接続ベースに接続し、コ
レクタを電圧源Vccに接続するようにしたもので
ある。
かくすればベース電流は1/βとなつてバラン
ス状態をよくすることが可能となる。
他の構成は第3図と同様なので詳細な説明は省
略する。
また、第1のトランジスタQ1と第3のトラン
ジスタQ3′に流れる電流をI1とし、第1及び第3
のトランジスタの面積をS1,S3とし、第2のトラ
ンジスタQ2と第4のトランジスタQ4′に流れる電
流をI2とし、第2及び第4のトランジスタの面積
をS2,S4とすれば電流I1,I2は S1・S3/I1=S2・S4/I2 の関係にあればよく第1及び第2の定電流源
IEE1,IEE2の電流を第3図の如く必ずしも同一
にする必要はない。
第5図は本発明の更に他の実施例を示すもので
あり第3及び第4のトランジスタQ3′,Q4′のベー
スを共通接続した点に供給するベース電流は第1
の定電流源IEE1より与えられ、第5のトランジ
スタをPNP型となし第3図の如くエミツタフオ
ロアー構成とせずエミツタ接地としたものであ
り、ダイオードQ6を省略させることが可能とな
る。
第5図の場合もバツフア用のトランジスタを用
いたり、第1乃至第4のトランジスタQ1乃至Q4
の面積の関係が定まれば必ずしも第1及び第2の
定電流源IEE1,IEE2の電流を同一にしなくても
よいことは明らかである。
(6) 発明の効果 本発明は叙上の如く構成し、且つ動作するので
ViN−VOUT間の差電圧値を高くとれると共に第1
及び第2のトランジスタQ1,Q2で構成した差動
増幅器の各コレクタを接地電位に落してあるた
め、従来の構成の様に第1及び第2のトランジス
タQ1,Q2のベース・エミツタ間電圧VBE=0.7V以
上でなければ動作しないことはなく、接地電位か
ら第1及び第2のトランジスタを動作させること
もできる特徴を有する。
【図面の簡単な説明】
第1図は従来のピーク値ホールド回路、第2図
は第1図の波形説明図、第3図は本発明の1実施
例を示すピーク値ホールド回路、第4図は本発明
の他の実施例を示すピーク値ホールド回路、第5
図は本発明の更に他の実施例を示すピーク値ホー
ルド回路である。 Q1,Q2,Q3,Q3′,Q4′,Q5,Q7……第1乃至
第5及び第7のトランジスタ、Q4,Q6……ダイ
オード、C……コンデンサ、IEE1,IEE2……第
1及び第2の定電流源。

Claims (1)

  1. 【特許請求の範囲】 1 第1及び第2の同一極性トランジスタの各コ
    レクタを接地電位等の最低電位に接続し、各エミ
    ツタを該第1及び第2のトランジスタとは反対極
    性の第3及び第4のトランジスタのエミツタに接
    続し、第1及び第2のトランジスタのベースに第
    1及び第2の入力を加えて差動増幅器構成とし、
    上記第3及び第4のトランジスタの各コレクタは
    定電流駆動源に接続し、該第3及び第4のトラン
    ジスタのベースを共通接続すると共に第3または
    第4のトランジスタのコレクタと接続し、上記第
    3又は第4のトランジスタのコレクタより次段の
    増幅段へ信号を取り出してなることを特徴とする
    ピーク値ホールド回路。 2 第1乃至第4のトランジスタの面積をS1乃至
    S4とすると共に第3及び第1のトランジスタと第
    4及び第2のトランジスタに流れる電流をI1及び
    I2としたとき、次の関係の電流比 S1・S3′/I1=S2・S4′/I2 にあることを特徴とする特許請求の範囲第1項記
    載のピーク値ホールド回路。
JP17126282A 1982-09-30 1982-09-30 ピ−ク値ホ−ルド回路 Granted JPS5960362A (ja)

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JP17126282A JPS5960362A (ja) 1982-09-30 1982-09-30 ピ−ク値ホ−ルド回路

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JPS5960362A JPS5960362A (ja) 1984-04-06
JPH0225465B2 true JPH0225465B2 (ja) 1990-06-04

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JP17126282A Granted JPS5960362A (ja) 1982-09-30 1982-09-30 ピ−ク値ホ−ルド回路

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JPS61155865A (ja) * 1984-12-28 1986-07-15 Toshiba Corp ピ−クホ−ルド回路

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JPS5960362A (ja) 1984-04-06

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