JPH0225465B2 - - Google Patents
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- JPH0225465B2 JPH0225465B2 JP17126282A JP17126282A JPH0225465B2 JP H0225465 B2 JPH0225465 B2 JP H0225465B2 JP 17126282 A JP17126282 A JP 17126282A JP 17126282 A JP17126282 A JP 17126282A JP H0225465 B2 JPH0225465 B2 JP H0225465B2
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- transistors
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- 230000003321 amplification Effects 0.000 claims 1
- 238000003199 nucleic acid amplification method Methods 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/04—Measuring peak values or amplitude or envelope of ac or of pulses
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はピーク値ホールド回路に係り、特に集
積回路に適したピーク値ホールド回路の改良に関
する。
積回路に適したピーク値ホールド回路の改良に関
する。
(2) 技術の背景
ピーク値をホールドする回路としては種々の回
路が提案されている。特に差動増幅器構成とカレ
ントミラー回路を組合せた負帰還増幅器構成によ
りピーク値をホールドする回路では差動増幅器部
にNPN構成のトランジスタが用いられているが
差動増幅器を構成する２つのトランジスタの入出
力電圧間の差電圧が低い問題があつた。
路が提案されている。特に差動増幅器構成とカレ
ントミラー回路を組合せた負帰還増幅器構成によ
りピーク値をホールドする回路では差動増幅器部
にNPN構成のトランジスタが用いられているが
差動増幅器を構成する２つのトランジスタの入出
力電圧間の差電圧が低い問題があつた。
(3) 従来技術の問題点
第１図は上記した差動増幅器とカレントミラー
回路を用いたピーク値ホールド回路図であり、第
１のNPN極性のトランジスタQ1と同じ極性の第
２のトランジスタQ2のエミツタを共通接続し一
端を接地電位源Ｅに接続した定電流源IEEを上記
第１及び第２のトランジスタQ1，Q2の共通エミ
ツタ接続点に接続すると共に、第１のトランジス
タQ1のベースに例えば第２図に示すような入力
信号波形を持つ電圧ViNを加え、第２のトランジ
スタQ2にはホールド用のコンデンサＣの一端が
接続され、コンデンサＣの他端は接地電位に接続
され、第２のトランジスタQ2のベースと接地間
の出力電圧VOUTは入力電圧ViNに等しい電圧が得
られるようになされている。
回路を用いたピーク値ホールド回路図であり、第
１のNPN極性のトランジスタQ1と同じ極性の第
２のトランジスタQ2のエミツタを共通接続し一
端を接地電位源Ｅに接続した定電流源IEEを上記
第１及び第２のトランジスタQ1，Q2の共通エミ
ツタ接続点に接続すると共に、第１のトランジス
タQ1のベースに例えば第２図に示すような入力
信号波形を持つ電圧ViNを加え、第２のトランジ
スタQ2にはホールド用のコンデンサＣの一端が
接続され、コンデンサＣの他端は接地電位に接続
され、第２のトランジスタQ2のベースと接地間
の出力電圧VOUTは入力電圧ViNに等しい電圧が得
られるようになされている。
第１のトランジスタQ1のコレクタはカレント
ミラー回路を構成する第３のトランジスタのコレ
クタに接続され、第２のトランジスタQ2のコレ
クタは同じくカレントミラー回路を構成するダイ
オードQ4の陰極側と第３のトランジスタQ3のベ
ースに接続され、第３のトランジスタQ3のエミ
ツタとダイオードQ4の陽極は電圧源Vccに接続さ
れている。
ミラー回路を構成する第３のトランジスタのコレ
クタに接続され、第２のトランジスタQ2のコレ
クタは同じくカレントミラー回路を構成するダイ
オードQ4の陰極側と第３のトランジスタQ3のベ
ースに接続され、第３のトランジスタQ3のエミ
ツタとダイオードQ4の陽極は電圧源Vccに接続さ
れている。
第５のトランジスタQ5のエミツタは電圧源Vcc
にコレクタは第２のトランジスタQ2のベースに
接続され、第５のトランジスタQ5のベースは第
１及び第３のトランジスタのコレクタに接続され
ている。
にコレクタは第２のトランジスタQ2のベースに
接続され、第５のトランジスタQ5のベースは第
１及び第３のトランジスタのコレクタに接続され
ている。
上記の回路構成によれば第１及び第２のトラン
ジスタQ1，Q2は差動増幅器を構成し第３のトラ
ンジスタQ3のダイオードQ4はアクテイブロード
としてのカレントミラー回路であり、第１のトラ
ンジスタQ1のベースに加えられた入力電圧ViNと
第２のトランジスタQ2のコンデンサＣに充電さ
れた電圧、すなわちVOUTがバランスしていれば
第２のトランジスタQ2のコレクタに流れる電流
は第３のトランジスタQ3とダイオードQ4のペア
で反転されて第３のトランジスタQ3のコレクタ
に導出されて第１のトランジスタQ1に流れ込む
ため第５のトランジスタQ5のベースには電流は
流されず不動作状態である。この状態から第１の
トランジスタQ1のベース電圧が第２のトランジ
スタQ2のベース電圧より高くなれば第１のトラ
ンジスタのコレクタ電流が多くなつて第５のトラ
ンジスタQ5のベースを引つ張つて第５のトラン
ジスタのコレクタの電圧すなわちVOUTの電位が
上昇し、ホールド用のコンデンサＣに充電がなさ
れ、この充電々圧が第１のトランジスタQ1のベ
ースに加えられた入力電圧ViNと同じ状態になる
と充電が停止されて上記したバランス状態となつ
てピーク値のホールドがなされる。また入力電圧
ViNすなわち第１のトランジスタQ1に加わる電圧
が第２のトランジスタQ2のベースに加わる（出
力電圧VOUT）電圧より低くなつても第２のトラ
ンジスタQ2の電流が多くなつて第３のトランジ
スタQ3のコレクタ電流の方が第１のトランジス
タQ1のコレクタ電流より多くなり第５のトラン
ジスタQ5のエミツタ−ベースが短縮された状態
となり第５のトランジスタQ5はオフ状態となり
VOUTは変化されずホールドされた状態を保つこ
とになる。
ジスタQ1，Q2は差動増幅器を構成し第３のトラ
ンジスタQ3のダイオードQ4はアクテイブロード
としてのカレントミラー回路であり、第１のトラ
ンジスタQ1のベースに加えられた入力電圧ViNと
第２のトランジスタQ2のコンデンサＣに充電さ
れた電圧、すなわちVOUTがバランスしていれば
第２のトランジスタQ2のコレクタに流れる電流
は第３のトランジスタQ3とダイオードQ4のペア
で反転されて第３のトランジスタQ3のコレクタ
に導出されて第１のトランジスタQ1に流れ込む
ため第５のトランジスタQ5のベースには電流は
流されず不動作状態である。この状態から第１の
トランジスタQ1のベース電圧が第２のトランジ
スタQ2のベース電圧より高くなれば第１のトラ
ンジスタのコレクタ電流が多くなつて第５のトラ
ンジスタQ5のベースを引つ張つて第５のトラン
ジスタのコレクタの電圧すなわちVOUTの電位が
上昇し、ホールド用のコンデンサＣに充電がなさ
れ、この充電々圧が第１のトランジスタQ1のベ
ースに加えられた入力電圧ViNと同じ状態になる
と充電が停止されて上記したバランス状態となつ
てピーク値のホールドがなされる。また入力電圧
ViNすなわち第１のトランジスタQ1に加わる電圧
が第２のトランジスタQ2のベースに加わる（出
力電圧VOUT）電圧より低くなつても第２のトラ
ンジスタQ2の電流が多くなつて第３のトランジ
スタQ3のコレクタ電流の方が第１のトランジス
タQ1のコレクタ電流より多くなり第５のトラン
ジスタQ5のエミツタ−ベースが短縮された状態
となり第５のトランジスタQ5はオフ状態となり
VOUTは変化されずホールドされた状態を保つこ
とになる。
上記のように構成し、且つ動作させることでピ
ーク値をホールドさせることができるが、第１及
び第２のトランジスタQ1及びQ2で差動増巾器を
構成するNPNトランジスタのベース・エミツタ
間電圧VEBOの耐圧は通常6V程度のため出力電圧
VOUTが入力電圧ViNに比べて6V以上になると（実
際にはVEBO＋VBE＝6.7〜7V第２のトランジスタ
Q2のベースから第１のトランジスタQ1のベース
へ放電が起りホールドコンデンサＣに充電された
電圧の保持が困難となる。すなわちViNとVOUT間
の差電圧値が低いという欠点を有する。
ーク値をホールドさせることができるが、第１及
び第２のトランジスタQ1及びQ2で差動増巾器を
構成するNPNトランジスタのベース・エミツタ
間電圧VEBOの耐圧は通常6V程度のため出力電圧
VOUTが入力電圧ViNに比べて6V以上になると（実
際にはVEBO＋VBE＝6.7〜7V第２のトランジスタ
Q2のベースから第１のトランジスタQ1のベース
へ放電が起りホールドコンデンサＣに充電された
電圧の保持が困難となる。すなわちViNとVOUT間
の差電圧値が低いという欠点を有する。
(4) 発明の目的
本発明は上記欠点に鑑みなされたものであり、
ベース・エミツタ間耐圧電圧の高いラテラル
PNPトランジスタを第１及び第２の差動増巾器
に用いて差電圧値の高いピーク値ホールド回路を
提供することを目的とするものである。
ベース・エミツタ間耐圧電圧の高いラテラル
PNPトランジスタを第１及び第２の差動増巾器
に用いて差電圧値の高いピーク値ホールド回路を
提供することを目的とするものである。
(5) 発明の構成
上記目的は本発明によれば第１及び第２の同一
極性トランジスタの各コレクタを接地電位等の最
低電位に接続し、各エミツタを該第１及び第２の
トランジスタとは反対極性の第３及び第４のトラ
ンジスタのエミツタに接続し、第１及び第２のト
ランジスタのベースに第１及び第２の入力を加え
て差動増幅器構成とし、上記第３及び第４のトラ
ンジスタの各コレクタは定電流駆動源に接続さ
れ、第３及び第４のトランジスタのベースは共通
接続されると共に第３または第４のトランジスタ
のコレクタと接続され、第３又は第４のトランジ
スタのコレクタより次段の増幅器へ信号を取り出
してなることを特徴とするとピーク値ホールド回
路によつて達成される。
極性トランジスタの各コレクタを接地電位等の最
低電位に接続し、各エミツタを該第１及び第２の
トランジスタとは反対極性の第３及び第４のトラ
ンジスタのエミツタに接続し、第１及び第２のト
ランジスタのベースに第１及び第２の入力を加え
て差動増幅器構成とし、上記第３及び第４のトラ
ンジスタの各コレクタは定電流駆動源に接続さ
れ、第３及び第４のトランジスタのベースは共通
接続されると共に第３または第４のトランジスタ
のコレクタと接続され、第３又は第４のトランジ
スタのコレクタより次段の増幅器へ信号を取り出
してなることを特徴とするとピーク値ホールド回
路によつて達成される。
(6) 発明の実施例
以下、第３図乃至第５図について本発明を説明
する。
する。
第３図は本発明の一実施例を示すもので、第１
及び第２のトランジスタQ1，Q2はラテラルPNP
型トランジスタを用いる。一般に集積回路におけ
るPNP型トランジスタの逆電圧VEBOはNPN型ト
ランジスタのベース・コレクタ逆電圧と等価であ
り、NPNトランジスタのベース・コレクタ間の
逆電圧VEBOに比べて高くとれる。第１及び第２の
トランジスタQ1，Q2のコレクタを接地電位に接
続すると共に第１のトランジスタQ1のベースに
は入力電圧ViNを加え第２のトランジスタQ2のベ
ースはホールド用のコンデンサＣの一端に接続さ
れ、該コンデンサＣの他端は接地されている。更
に第１及び第２のトランジスタQ1，Q2のエミツ
タは第１及び第２のトランジスタとは反対極性で
NPN極性の第３及び第４のトランジスタQ3′，
Q4′のエミツタに接続され、第３及び第４のトラ
ンジスタQ3′，Q4′のベースは共通接続されると共
に各コレクタは第１及び第２の定電流源IEE1，
IEE2に接続され、第４のトランジスタQ4′のコレ
クタと上記ベースの共通接続点が接続され、第５
のトランジスタQ5のベースと第３のトランジス
タQ3′のコレクタ間が接続され、第５のトランジ
スタQ5のコレクタと第１及び第２の定電源IEE1，
IEE2は電圧源Vccに接続され、更に第５のトラン
ジスタQ5′のエミツタはダイオードQ6の陽極に接
続され、陰極は第２のトランジスタQ2のベース
に接続されている。
及び第２のトランジスタQ1，Q2はラテラルPNP
型トランジスタを用いる。一般に集積回路におけ
るPNP型トランジスタの逆電圧VEBOはNPN型ト
ランジスタのベース・コレクタ逆電圧と等価であ
り、NPNトランジスタのベース・コレクタ間の
逆電圧VEBOに比べて高くとれる。第１及び第２の
トランジスタQ1，Q2のコレクタを接地電位に接
続すると共に第１のトランジスタQ1のベースに
は入力電圧ViNを加え第２のトランジスタQ2のベ
ースはホールド用のコンデンサＣの一端に接続さ
れ、該コンデンサＣの他端は接地されている。更
に第１及び第２のトランジスタQ1，Q2のエミツ
タは第１及び第２のトランジスタとは反対極性で
NPN極性の第３及び第４のトランジスタQ3′，
Q4′のエミツタに接続され、第３及び第４のトラ
ンジスタQ3′，Q4′のベースは共通接続されると共
に各コレクタは第１及び第２の定電流源IEE1，
IEE2に接続され、第４のトランジスタQ4′のコレ
クタと上記ベースの共通接続点が接続され、第５
のトランジスタQ5のベースと第３のトランジス
タQ3′のコレクタ間が接続され、第５のトランジ
スタQ5のコレクタと第１及び第２の定電源IEE1，
IEE2は電圧源Vccに接続され、更に第５のトラン
ジスタQ5′のエミツタはダイオードQ6の陽極に接
続され、陰極は第２のトランジスタQ2のベース
に接続されている。
上記構成における動作を説明する第１及び第３
のトランジスタQ1とQ3′は第１の定電流源IEE1よ
り、第２及び第４のトランジスタQ2，Q4′は第２
定電流源IEE2より同じ電流が流されているもの
とすると、第２及び第４のトランジスタQ2，
Q4′と第１及び第３のトランジスタQ1，Q3′のPN
接合部分のダイオード部分の電圧が等しければバ
ランス状態にあるが、第１のトランジスタQ1の
ベース電圧が第２のトランジスタQ2のベース電
圧に比べて高くなると第１のトランジスタQ1の
電流が多くなつてその分第５のトランジスタQ5
のベースに流れコンデンサＣを第１図と同様に充
電する。充電すると、第２及び第４のトランジス
タQ3，Q4′のダイオード電圧が高くなりViN電圧と
等しい電圧になつたとき第３のトランジスタ
Q3′のコレクタの電流を吸収して第５のトランジ
スタQ5をオフ状態とし入力電圧ViN以上の電圧に
はならず、入力電圧が上昇すれば、それに伴つて
出力電圧も追随する。かくして入力電圧のピーク
値がホールドできる。
のトランジスタQ1とQ3′は第１の定電流源IEE1よ
り、第２及び第４のトランジスタQ2，Q4′は第２
定電流源IEE2より同じ電流が流されているもの
とすると、第２及び第４のトランジスタQ2，
Q4′と第１及び第３のトランジスタQ1，Q3′のPN
接合部分のダイオード部分の電圧が等しければバ
ランス状態にあるが、第１のトランジスタQ1の
ベース電圧が第２のトランジスタQ2のベース電
圧に比べて高くなると第１のトランジスタQ1の
電流が多くなつてその分第５のトランジスタQ5
のベースに流れコンデンサＣを第１図と同様に充
電する。充電すると、第２及び第４のトランジス
タQ3，Q4′のダイオード電圧が高くなりViN電圧と
等しい電圧になつたとき第３のトランジスタ
Q3′のコレクタの電流を吸収して第５のトランジ
スタQ5をオフ状態とし入力電圧ViN以上の電圧に
はならず、入力電圧が上昇すれば、それに伴つて
出力電圧も追随する。かくして入力電圧のピーク
値がホールドできる。
また、コンデンサＣと第５のトランジスタQ5
のエミツタ間に接続されたダイオードQ6はコン
デンサＣに充電々圧がチヤージされていて第１の
トランジスタQ1のベース電圧が低くなつたとす
ると第３のトランジスタQ3′のコレクタ電位が下
り第５のトランジスタQ5のベース・エミツタが
逆バイアスされるための保護用のものである。
のエミツタ間に接続されたダイオードQ6はコン
デンサＣに充電々圧がチヤージされていて第１の
トランジスタQ1のベース電圧が低くなつたとす
ると第３のトランジスタQ3′のコレクタ電位が下
り第５のトランジスタQ5のベース・エミツタが
逆バイアスされるための保護用のものである。
第４図は本発明の他の実施例を示すもので第３
図の場合は第４のトランジスタQ4′のコレクタと
ベース間を短絡させてあるため第３及び第４のト
ランジスタQ3′，Q4′のベースに供給するための電
流は第２の定電流源IEE2から供給されていた。
図の場合は第４のトランジスタQ4′のコレクタと
ベース間を短絡させてあるため第３及び第４のト
ランジスタQ3′，Q4′のベースに供給するための電
流は第２の定電流源IEE2から供給されていた。
このため第１の定電流源IEE1の第３のトラン
ジスタQ3′のコレクタのみに電流を供給するだけ
でよいが第２の定電流源IEE2では第４のトラン
ジスタQ4′のコレクタと第３及び第４のトランジ
スタQ3′，Q4′のベースにも電流を供給しなければ
ならないために第１及び第２の定電流源IEE1と
IEE2ではアンバランス状態となる欠点があつた。
そこで第２の定電流源IEE2より第３及び第４の
トランジスタQ3′，Q4のベースへの電流供給にバ
ツフア用の第７のトランジスタQ7を用いて第２
の定電流源IEE2に第７のトランジスタのベース
を接続すると共にエミツタを第３及び第４のトラ
ンジスタQ3′，Q4′の共通接続ベースに接続し、コ
レクタを電圧源Vccに接続するようにしたもので
ある。
ジスタQ3′のコレクタのみに電流を供給するだけ
でよいが第２の定電流源IEE2では第４のトラン
ジスタQ4′のコレクタと第３及び第４のトランジ
スタQ3′，Q4′のベースにも電流を供給しなければ
ならないために第１及び第２の定電流源IEE1と
IEE2ではアンバランス状態となる欠点があつた。
そこで第２の定電流源IEE2より第３及び第４の
トランジスタQ3′，Q4のベースへの電流供給にバ
ツフア用の第７のトランジスタQ7を用いて第２
の定電流源IEE2に第７のトランジスタのベース
を接続すると共にエミツタを第３及び第４のトラ
ンジスタQ3′，Q4′の共通接続ベースに接続し、コ
レクタを電圧源Vccに接続するようにしたもので
ある。
かくすればベース電流は１／βとなつてバラン
ス状態をよくすることが可能となる。
ス状態をよくすることが可能となる。
他の構成は第３図と同様なので詳細な説明は省
略する。
略する。
また、第１のトランジスタQ1と第３のトラン
ジスタQ3′に流れる電流をI1とし、第１及び第３
のトランジスタの面積をS1，S3とし、第２のトラ
ンジスタQ2と第４のトランジスタQ4′に流れる電
流をI2とし、第２及び第４のトランジスタの面積
をS2，S4とすれば電流I1，I2は S1・S3／I1＝S2・S4／I2 の関係にあればよく第１及び第２の定電流源
IEE1，IEE2の電流を第３図の如く必ずしも同一
にする必要はない。
ジスタQ3′に流れる電流をI1とし、第１及び第３
のトランジスタの面積をS1，S3とし、第２のトラ
ンジスタQ2と第４のトランジスタQ4′に流れる電
流をI2とし、第２及び第４のトランジスタの面積
をS2，S4とすれば電流I1，I2は S1・S3／I1＝S2・S4／I2 の関係にあればよく第１及び第２の定電流源
IEE1，IEE2の電流を第３図の如く必ずしも同一
にする必要はない。
第５図は本発明の更に他の実施例を示すもので
あり第３及び第４のトランジスタQ3′，Q4′のベー
スを共通接続した点に供給するベース電流は第１
の定電流源IEE1より与えられ、第５のトランジ
スタをPNP型となし第３図の如くエミツタフオ
ロアー構成とせずエミツタ接地としたものであ
り、ダイオードQ6を省略させることが可能とな
る。
あり第３及び第４のトランジスタQ3′，Q4′のベー
スを共通接続した点に供給するベース電流は第１
の定電流源IEE1より与えられ、第５のトランジ
スタをPNP型となし第３図の如くエミツタフオ
ロアー構成とせずエミツタ接地としたものであ
り、ダイオードQ6を省略させることが可能とな
る。
第５図の場合もバツフア用のトランジスタを用
いたり、第１乃至第４のトランジスタQ1乃至Q4
の面積の関係が定まれば必ずしも第１及び第２の
定電流源IEE1，IEE2の電流を同一にしなくても
よいことは明らかである。
いたり、第１乃至第４のトランジスタQ1乃至Q4
の面積の関係が定まれば必ずしも第１及び第２の
定電流源IEE1，IEE2の電流を同一にしなくても
よいことは明らかである。
(6) 発明の効果
本発明は叙上の如く構成し、且つ動作するので
ViN−VOUT間の差電圧値を高くとれると共に第１
及び第２のトランジスタQ1，Q2で構成した差動
増幅器の各コレクタを接地電位に落してあるた
め、従来の構成の様に第１及び第２のトランジス
タQ1，Q2のベース・エミツタ間電圧VBE＝0.7V以
上でなければ動作しないことはなく、接地電位か
ら第１及び第２のトランジスタを動作させること
もできる特徴を有する。
ViN−VOUT間の差電圧値を高くとれると共に第１
及び第２のトランジスタQ1，Q2で構成した差動
増幅器の各コレクタを接地電位に落してあるた
め、従来の構成の様に第１及び第２のトランジス
タQ1，Q2のベース・エミツタ間電圧VBE＝0.7V以
上でなければ動作しないことはなく、接地電位か
ら第１及び第２のトランジスタを動作させること
もできる特徴を有する。
第１図は従来のピーク値ホールド回路、第２図
は第１図の波形説明図、第３図は本発明の１実施
例を示すピーク値ホールド回路、第４図は本発明
の他の実施例を示すピーク値ホールド回路、第５
図は本発明の更に他の実施例を示すピーク値ホー
ルド回路である。 Q1，Q2，Q3，Q3′，Q4′，Q5，Q7……第１乃至
第５及び第７のトランジスタ、Q4，Q6……ダイ
オード、Ｃ……コンデンサ、IEE1，IEE2……第
１及び第２の定電流源。
は第１図の波形説明図、第３図は本発明の１実施
例を示すピーク値ホールド回路、第４図は本発明
の他の実施例を示すピーク値ホールド回路、第５
図は本発明の更に他の実施例を示すピーク値ホー
ルド回路である。 Q1，Q2，Q3，Q3′，Q4′，Q5，Q7……第１乃至
第５及び第７のトランジスタ、Q4，Q6……ダイ
オード、Ｃ……コンデンサ、IEE1，IEE2……第
１及び第２の定電流源。
Claims (1)
- 【特許請求の範囲】 １ 第１及び第２の同一極性トランジスタの各コ
レクタを接地電位等の最低電位に接続し、各エミ
ツタを該第１及び第２のトランジスタとは反対極
性の第３及び第４のトランジスタのエミツタに接
続し、第１及び第２のトランジスタのベースに第
１及び第２の入力を加えて差動増幅器構成とし、
上記第３及び第４のトランジスタの各コレクタは
定電流駆動源に接続し、該第３及び第４のトラン
ジスタのベースを共通接続すると共に第３または
第４のトランジスタのコレクタと接続し、上記第
３又は第４のトランジスタのコレクタより次段の
増幅段へ信号を取り出してなることを特徴とする
ピーク値ホールド回路。 ２ 第１乃至第４のトランジスタの面積をS1乃至
S4とすると共に第３及び第１のトランジスタと第
４及び第２のトランジスタに流れる電流をI1及び
I2としたとき、次の関係の電流比 S1・S3′／I1＝S2・S4′／I2 にあることを特徴とする特許請求の範囲第１項記
載のピーク値ホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17126282A JPS5960362A (ja) | 1982-09-30 | 1982-09-30 | ピ−ク値ホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17126282A JPS5960362A (ja) | 1982-09-30 | 1982-09-30 | ピ−ク値ホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5960362A JPS5960362A (ja) | 1984-04-06 |
| JPH0225465B2 true JPH0225465B2 (ja) | 1990-06-04 |
Family
ID=15920064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17126282A Granted JPS5960362A (ja) | 1982-09-30 | 1982-09-30 | ピ−ク値ホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5960362A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61155865A (ja) * | 1984-12-28 | 1986-07-15 | Toshiba Corp | ピ−クホ−ルド回路 |
-
1982
- 1982-09-30 JP JP17126282A patent/JPS5960362A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5960362A (ja) | 1984-04-06 |
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