JP3193712B2 - 論理アレイの速い切換えを行なう回路と方法 - Google Patents
論理アレイの速い切換えを行なう回路と方法Info
- Publication number
- JP3193712B2 JP3193712B2 JP28054890A JP28054890A JP3193712B2 JP 3193712 B2 JP3193712 B2 JP 3193712B2 JP 28054890 A JP28054890 A JP 28054890A JP 28054890 A JP28054890 A JP 28054890A JP 3193712 B2 JP3193712 B2 JP 3193712B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- coupled
- current
- output
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 この発明は全般的に集積回路、更に具体的に云えば、
論理アレイに対する電圧切換え回路に関する。
論理アレイに対する電圧切換え回路に関する。
従来の技術及び課題 集積回路の設計では、回路の動作速度に非常な重点が
置かれている。プログラマブル・アレイ論理回路（PA
L）の様な固定メモリ装置では、積線の高から低への変
化時間を短縮する為に、PALの各々の積線に電流源を結
合する場合が多い。
置かれている。プログラマブル・アレイ論理回路（PA
L）の様な固定メモリ装置では、積線の高から低への変
化時間を短縮する為に、PALの各々の積線に電流源を結
合する場合が多い。
動作について説明すると、電流源は連続的にオンにと
ゞまる。或る積線に接続された全てのエミッタ・フォロ
ワ・トランジスタに対する入力が低である時、積線の論
理レベルが低であることが希望である。積線に関連した
電流源が、エミッタ・フォロワを「引下げ」、電流源が
ない場合よりも更に速やかにそれらをターンオフする。
その結果、積線も一層速やかに引下げられる。
ゞまる。或る積線に接続された全てのエミッタ・フォロ
ワ・トランジスタに対する入力が低である時、積線の論
理レベルが低であることが希望である。積線に関連した
電流源が、エミッタ・フォロワを「引下げ」、電流源が
ない場合よりも更に速やかにそれらをターンオフする。
その結果、積線も一層速やかに引下げられる。
入力の内の１つが高である時、積線の論理レベルも高
であることが希望である。高入力に接続されたエミッタ
・フォロワをターンオンさせる為、電流源からの引下げ
に打勝つことが必要である。この為には、電流源がない
場合よりも更に多くが要求される。
であることが希望である。高入力に接続されたエミッタ
・フォロワをターンオンさせる為、電流源からの引下げ
に打勝つことが必要である。この為には、電流源がない
場合よりも更に多くが要求される。
従って、この回路は電流源のないPALよりも高速であ
るが、装置が消費する電力を大幅に増加すると云う欠点
がある。別の欠点は、高から低への切換え速度を高める
為に電流を増加することにより、低から高への切換速度
が低下することである。
るが、装置が消費する電力を大幅に増加すると云う欠点
がある。別の欠点は、高から低への切換え速度を高める
為に電流を増加することにより、低から高への切換速度
が低下することである。
従って、低から高への切換え速度を増加せずに、そし
て装置の消費電力を消費せずに、高から低への積線の切
換え速度を速くする回路を提供する必要が生じた。
て装置の消費電力を消費せずに、高から低への積線の切
換え速度を速くする回路を提供する必要が生じた。
課題を解決する為の手段及び作用 この発明では、論理アレイの積線の信号の切換え速度
を大幅に高める切換え回路を提供する。
を大幅に高める切換え回路を提供する。
切換え回路が、積線の現在の状態を検出する。この回
路が、メモリ出力の現在の状態が高論理レベルにあると
検出すると、複数個の電流源が積線を通る電流を増加す
る。感知回路が現在の出力状態が低レベルであると検出
すると、電流源によって発生される電流が減少させられ
る。同時に、メモリの出力に電圧が印加され、出力が高
状態へ一層速やかな切換えができる様にする。
路が、メモリ出力の現在の状態が高論理レベルにあると
検出すると、複数個の電流源が積線を通る電流を増加す
る。感知回路が現在の出力状態が低レベルであると検出
すると、電流源によって発生される電流が減少させられ
る。同時に、メモリの出力に電圧が印加され、出力が高
状態へ一層速やかな切換えができる様にする。
この発明の回路はPAL又はROMの様な任意の固定メモリ
装置に使うことができる。従って、この発明の回路は、
電流源が必要でない時の不必要な無駄な電力消費を除き
ながら、両方の方向に於けるメモリの積線の一層速やか
な切換えを行なうと云う技術的な利点を有する。
装置に使うことができる。従って、この発明の回路は、
電流源が必要でない時の不必要な無駄な電力消費を除き
ながら、両方の方向に於けるメモリの積線の一層速やか
な切換えを行なうと云う技術的な利点を有する。
この発明並びにその利点が更によく理解される様に、
次に図面について説明する。
次に図面について説明する。
実 施 例 この発明の好ましい実施例は図面の第１図乃至第４図
を参照すれば最もよく理解されよう。図面全体に亘り同
様な部分には同じ参照数字が使われている。
を参照すれば最もよく理解されよう。図面全体に亘り同
様な部分には同じ参照数字が使われている。
第１図は従来のプログラマブル・アレイ論理（PAL）
メモリ装置の回路図であり、これを全体的に参照数字10
で示す。エミッタ・フォロワ12及びダイオード14が論理
マトリクス15を形成し、節16に出るその出力は、入力信
号S1−SMの関数である。各々の列C1−CNにある各々のト
ランジスタ12のエミッタが積線PL1−PLNに結合される。
各々のダイオード14の陽極が節16に結合され、陰極が積
線PL1−PLNに結合される。節16のマトリクスの出力が、
夫々補数及び真数出力OUT1及びOUT2を有する差動対回路
18に対する入力になる。電流源20が各々の積線PL1−PLN
とアースの間に結合されている。
メモリ装置の回路図であり、これを全体的に参照数字10
で示す。エミッタ・フォロワ12及びダイオード14が論理
マトリクス15を形成し、節16に出るその出力は、入力信
号S1−SMの関数である。各々の列C1−CNにある各々のト
ランジスタ12のエミッタが積線PL1−PLNに結合される。
各々のダイオード14の陽極が節16に結合され、陰極が積
線PL1−PLNに結合される。節16のマトリクスの出力が、
夫々補数及び真数出力OUT1及びOUT2を有する差動対回路
18に対する入力になる。電流源20が各々の積線PL1−PLN
とアースの間に結合されている。
動作について説明すると、積線に結合された各々の入
力S1−SM、従って各々トランジスタ12が低である時、電
流源20は、それが結合されている積線を引下げる。特定
の列にある１つ又は更に多くのトランジスタ12がターン
オンすると、関連する積線が高論理状態に引張られる。
電流源20からの一層大きな電流が、一層小さい電流の場
合に可能であるよりも、一層速く、積線を引下げ、高か
ら低への切換え速度を高める。然し、この電流は、従来
は連続的であったが、トランジスタ12が積線を高論理レ
ベルへ引張り上げるのを一層困難にする。
力S1−SM、従って各々トランジスタ12が低である時、電
流源20は、それが結合されている積線を引下げる。特定
の列にある１つ又は更に多くのトランジスタ12がターン
オンすると、関連する積線が高論理状態に引張られる。
電流源20からの一層大きな電流が、一層小さい電流の場
合に可能であるよりも、一層速く、積線を引下げ、高か
ら低への切換え速度を高める。然し、この電流は、従来
は連続的であったが、トランジスタ12が積線を高論理レ
ベルへ引張り上げるのを一層困難にする。
第２図は従来の論理アレイに結合されたこの発明の切
換え回路22のブロック図である。信号S1−SMが、トラン
ジスタ12で構成される論理マトリクス15の入力となり、
節16が出力を形成する。電流源20が積線PL1−PLNに結合
されていて、この発明の切換え回路22によって高及び低
に転ぜられる。切換え回路22が、出力16の論理状態を検
出する為の感知入力と、後で第４図について詳しく説明
するが低から高への切換えの際、マトリクスの出力を引
張り上げる様に作用し得る引上げ出力とを用いて、出力
節16に接続される。
換え回路22のブロック図である。信号S1−SMが、トラン
ジスタ12で構成される論理マトリクス15の入力となり、
節16が出力を形成する。電流源20が積線PL1−PLNに結合
されていて、この発明の切換え回路22によって高及び低
に転ぜられる。切換え回路22が、出力16の論理状態を検
出する為の感知入力と、後で第４図について詳しく説明
するが低から高への切換えの際、マトリクスの出力を引
張り上げる様に作用し得る引上げ出力とを用いて、出力
節16に接続される。
第３図は第２図に示したこの発明の回路の論理順序を
示すフローチャートである。ブロック23aで、節16に出
るマトリクス15の現在の状態を検査する。現在の状態が
高であれば、回路は、次の状態は低であると仮定し（ブ
ロック23b）、ブロック23cで、電流源20を通る電流を増
加する。ブロック23dで、切換え回路22の引上げ出力が
下がる。ブロック23aで、現在の状態が低論理レベルに
対応すれば、回路は、次の状態は高論理レベルであると
仮定し（ブロック23e）、ブロック23fで、電流源20を通
る電流を減少する。同時に、切換え回路22の引上げ出力
を増加し（ブロック23g）、低から高への切換えの際、
マトリクス出力の一層速い引上げを行なう。
示すフローチャートである。ブロック23aで、節16に出
るマトリクス15の現在の状態を検査する。現在の状態が
高であれば、回路は、次の状態は低であると仮定し（ブ
ロック23b）、ブロック23cで、電流源20を通る電流を増
加する。ブロック23dで、切換え回路22の引上げ出力が
下がる。ブロック23aで、現在の状態が低論理レベルに
対応すれば、回路は、次の状態は高論理レベルであると
仮定し（ブロック23e）、ブロック23fで、電流源20を通
る電流を減少する。同時に、切換え回路22の引上げ出力
を増加し（ブロック23g）、低から高への切換えの際、
マトリクス出力の一層速い引上げを行なう。
第４図はこの発明の切換え回路22の好ましい実施例の
回路図である。感知回路24に対する入力が節16でメモリ
・マトリクスの出力に結合される。感知回路24の真数及
び補数出力が、電流源20に結合された出力27a及び節16
に結合された出力27bを持つ電流切換え回路26に結合さ
れる。
回路図である。感知回路24に対する入力が節16でメモリ
・マトリクスの出力に結合される。感知回路24の真数及
び補数出力が、電流源20に結合された出力27a及び節16
に結合された出力27bを持つ電流切換え回路26に結合さ
れる。
感知回路24は、トランジスタ28,30で形成された差動
対と、電流源32と、バイアス抵抗34,36とで構成され
る。入力トランジスタ28のベースが節16に結合され、そ
のエミッタが電流源32及び入力トランジスタ30のエミッ
タに結合され、そのコレクタが抵抗34の一端に結合され
る。入力トランジスタ30のベースが基準電圧（VREF）に
結合され、コレクタが抵抗36の一端に結合される。抵抗
34,36の他端はいずれも電圧源VSに結合される。入力ト
ランジスタ28,30のコレクタが、夫々感知回路28の補数
及び真数出力となる。
対と、電流源32と、バイアス抵抗34,36とで構成され
る。入力トランジスタ28のベースが節16に結合され、そ
のエミッタが電流源32及び入力トランジスタ30のエミッ
タに結合され、そのコレクタが抵抗34の一端に結合され
る。入力トランジスタ30のベースが基準電圧（VREF）に
結合され、コレクタが抵抗36の一端に結合される。抵抗
34,36の他端はいずれも電圧源VSに結合される。入力ト
ランジスタ28,30のコレクタが、夫々感知回路28の補数
及び真数出力となる。
切換え回路26は、感知回路24に結合されたトランジス
タ38,40と、電流源20に結合された抵抗42と、節16に結
合された抵抗44とで構成される。切換えトランジスタ38
のベースが入力トランジスタ30のコレクタ（真数出力）
に結合され、コレクタがVCCに結合され、エミッタが抵
抗42の一端に結合される。切換えトランジスタ40のベー
スが入力トランジスタ28のコレクタ（補数出力）に結合
され、コレクタがVCCに結合され、エミッタが抵抗44の
一端に結合される。抵抗42の他端が電流源20に結合さ
れ、抵抗44の他端が節16に結合される。
タ38,40と、電流源20に結合された抵抗42と、節16に結
合された抵抗44とで構成される。切換えトランジスタ38
のベースが入力トランジスタ30のコレクタ（真数出力）
に結合され、コレクタがVCCに結合され、エミッタが抵
抗42の一端に結合される。切換えトランジスタ40のベー
スが入力トランジスタ28のコレクタ（補数出力）に結合
され、コレクタがVCCに結合され、エミッタが抵抗44の
一端に結合される。抵抗42の他端が電流源20に結合さ
れ、抵抗44の他端が節16に結合される。
電流源トランジスタ20は、ベースが切換え回路26の出
力27aに結合され、エミッタがアースに結合され、コレ
クタが積線PL1−PLNに結合されている。ダイオード46の
陽極が切換え回路26の抵抗42の他端に結合され、ダイオ
ード46の陰極がアースに結合される。
力27aに結合され、エミッタがアースに結合され、コレ
クタが積線PL1−PLNに結合されている。ダイオード46の
陽極が切換え回路26の抵抗42の他端に結合され、ダイオ
ード46の陰極がアースに結合される。
動作について説明すると、差動入力対28,30が、節16
にでるマトリクス出力の現在の状態を感知する。この状
態で高である時、入力トランジスタ28がターンオンし、
入力トランジスタ30が低に切換わる。それによって切換
えトランジスタ40がターンオフになり、切換えトランジ
スタ38が高に切換わる。従って、切換えトランジスタ38
は抵抗42により多くの電流が流れる様にし、電流源20を
強める。ダイオード46は、電流源20に対する電圧基準と
なる。電流源20が高である時、回路は、節16の信号が低
論理レベルに切換わる時、積線PL1−PLNを引下げる用意
ができている。
にでるマトリクス出力の現在の状態を感知する。この状
態で高である時、入力トランジスタ28がターンオンし、
入力トランジスタ30が低に切換わる。それによって切換
えトランジスタ40がターンオフになり、切換えトランジ
スタ38が高に切換わる。従って、切換えトランジスタ38
は抵抗42により多くの電流が流れる様にし、電流源20を
強める。ダイオード46は、電流源20に対する電圧基準と
なる。電流源20が高である時、回路は、節16の信号が低
論理レベルに切換わる時、積線PL1−PLNを引下げる用意
ができている。
節16のマトリクス出力が低論理レベルにある時、入力
トランジスタ28がターンオフになり、入力トランジスタ
30がターンオンになる。切換えトランジスタ38が低に切
換わり、切換えトランジスタ40が高に切換わる。切換え
トランジスタ38が低であることにより、抵抗42を通る電
流が少なくなり、電流源20は低になり、こうして不必要
な電力消費を減少する。出力16が低である間、電流源２
が小電流を駆動しているから、この後の低から高への切
換えが、電流源によって妨げられない。更に、切換えト
ランジスタ40が高であることにより、抵抗44により多く
の電流が流れ、節16のマトリクス出力が適正な時刻に、
高論理レベルへ速やかに引張られる様にする。
トランジスタ28がターンオフになり、入力トランジスタ
30がターンオンになる。切換えトランジスタ38が低に切
換わり、切換えトランジスタ40が高に切換わる。切換え
トランジスタ38が低であることにより、抵抗42を通る電
流が少なくなり、電流源20は低になり、こうして不必要
な電力消費を減少する。出力16が低である間、電流源２
が小電流を駆動しているから、この後の低から高への切
換えが、電流源によって妨げられない。更に、切換えト
ランジスタ40が高であることにより、抵抗44により多く
の電流が流れ、節16のマトリクス出力が適正な時刻に、
高論理レベルへ速やかに引張られる様にする。
従って、この発明は、不必要な電力消費を少なくしな
がら、高から低並びに低から高への両方向に於ける一層
速やかな切換えを行なうと云う技術的な利点をもたら
す。
がら、高から低並びに低から高への両方向に於ける一層
速やかな切換えを行なうと云う技術的な利点をもたら
す。
この発明をパイポーラ技術について説明したが、CMOS
の様なこの他の技術を用いてもよい。
の様なこの他の技術を用いてもよい。
この発明を詳しく説明したが、特許請求の範囲によっ
て定められたこの発明の範囲内で、種々の変更を加える
ことができることを承知されたい。
て定められたこの発明の範囲内で、種々の変更を加える
ことができることを承知されたい。
この発明は以上の説明に関連して、更に下記の実施態
様を有する。
様を有する。
（１） 複数個の積線、並びに高及び低の論理状態を発
生する様に作用し得る出力を持つ論理アレイの速い切換
えを行なう回路に於いて、前記積線に結合されていて、
該積線を通る電流を発生する様に作用し得る電流発生回
路と、出力論理状態に応答して発生された電流を制御す
る様に作用し得る制御回路とを有する回路。
生する様に作用し得る出力を持つ論理アレイの速い切換
えを行なう回路に於いて、前記積線に結合されていて、
該積線を通る電流を発生する様に作用し得る電流発生回
路と、出力論理状態に応答して発生された電流を制御す
る様に作用し得る制御回路とを有する回路。
（２） （１）項に記載した回路に於いて、制御回路
が、前記電流発生回路に結合されていて、第１の論理状
態に応答して該電流発生回路によって発生される電流を
増加すると共に、第２の論理状態に応答して電流源回路
によって発生される電流を減少する様に作用し得る回路
で構成された回路。
が、前記電流発生回路に結合されていて、第１の論理状
態に応答して該電流発生回路によって発生される電流を
増加すると共に、第２の論理状態に応答して電流源回路
によって発生される電流を減少する様に作用し得る回路
で構成された回路。
（３） （１）項に記載した回路に於いて、制御回路
が、メモリの出力に結合されていて、該メモリの出力の
状態を検出する様に作用し得る感知回路と、該感知回路
に結合されていて、電流発生回路によって発生された電
流を制御する様に作用し得る切換え制御回路とで構成さ
れている回路。
が、メモリの出力に結合されていて、該メモリの出力の
状態を検出する様に作用し得る感知回路と、該感知回路
に結合されていて、電流発生回路によって発生された電
流を制御する様に作用し得る切換え制御回路とで構成さ
れている回路。
（４） （１）項に記載した回路に於いて、電流発生回
路が、陽極が切換え回路に結合され、陰極がアースに結
合されていて、電圧レベルを設定する様に作用し得るダ
イオードと、前記電圧レベルに応答して電流を発生する
様に作用し得る複数個のトランジスタとで構成されてい
る回路。
路が、陽極が切換え回路に結合され、陰極がアースに結
合されていて、電圧レベルを設定する様に作用し得るダ
イオードと、前記電圧レベルに応答して電流を発生する
様に作用し得る複数個のトランジスタとで構成されてい
る回路。
（５） （３）項に記載した回路に於いて、感知回路
が、メモリの出力及び切換え回路の間に結合された差動
トランジスタ対で構成されている回路。
が、メモリの出力及び切換え回路の間に結合された差動
トランジスタ対で構成されている回路。
（６） （５）項に記載した回路に於いて、差動対が、
エミッタが電流源に結合され、ベースがメモリの出力に
結合され、コレクタが切換え回路に結合された第１のNP
N感知トランジスタと、エミッタが前記電流源に結合さ
れ、ベースが基準電圧に結合され、コレクタが前記切換
え回路に結合された第２のNPN感知トランジスタとで構
成されている回路。
エミッタが電流源に結合され、ベースがメモリの出力に
結合され、コレクタが切換え回路に結合された第１のNP
N感知トランジスタと、エミッタが前記電流源に結合さ
れ、ベースが基準電圧に結合され、コレクタが前記切換
え回路に結合された第２のNPN感知トランジスタとで構
成されている回路。
（７） （６）項に記載した回路に於いて、更に感知回
路が、第１の感知トランジスタのコレクタと電流源VSの
間に結合された第１の抵抗、及び前記第２の感知トラン
ジスタのコレクタとVSの間に結合された第２の抵抗とを
有する回路。
路が、第１の感知トランジスタのコレクタと電流源VSの
間に結合された第１の抵抗、及び前記第２の感知トラン
ジスタのコレクタとVSの間に結合された第２の抵抗とを
有する回路。
（８） （３）項に記載した回路に於いて、前記切換え
回路が、エミッタが電流発生回路に結合され、ベースが
第２の感知トランジスタに結合され、コレクタがVCCに
結合された第１のNPN感知トランジスタと、エミッタが
メモリの出力に結合され、ベースが第１の感知トランジ
スタのコレクタに結合され、コレクタがVCCに結合され
た第２のNPN感知トランジスタとで構成されている回
路。
回路が、エミッタが電流発生回路に結合され、ベースが
第２の感知トランジスタに結合され、コレクタがVCCに
結合された第１のNPN感知トランジスタと、エミッタが
メモリの出力に結合され、ベースが第１の感知トランジ
スタのコレクタに結合され、コレクタがVCCに結合され
た第２のNPN感知トランジスタとで構成されている回
路。
（９） （８）項に記載した回路に於いて、切換え回路
が更に、前記第１の切換えトランジスタのエミッタと電
流発生回路のダイオードの陽極の間に結合された第１の
抵抗と、第２の切換えトランジスタのエミッタとメモリ
の出力の間に結合された第２の抵抗とを有する回路。
が更に、前記第１の切換えトランジスタのエミッタと電
流発生回路のダイオードの陽極の間に結合された第１の
抵抗と、第２の切換えトランジスタのエミッタとメモリ
の出力の間に結合された第２の抵抗とを有する回路。
（10） 複数個の積線及び高並びに低論理状態を発生す
る様に作用し得る出力を持つ論理アレイの速い切換えを
行なう方法に於いて、出力の論理状態を感知し、感知さ
れた状態に応答して前記積線を通る電流を制御する工程
を含む方法。
る様に作用し得る出力を持つ論理アレイの速い切換えを
行なう方法に於いて、出力の論理状態を感知し、感知さ
れた状態に応答して前記積線を通る電流を制御する工程
を含む方法。
（11） （10）項に記載した方法に於いて、制御する工
程が、出力が第１の論理状態にある時、積線を通る電流
を増加し、出力が第２の論理状態にある時、積線を通る
電流を減少する工程を含む方法。
程が、出力が第１の論理状態にある時、積線を通る電流
を増加し、出力が第２の論理状態にある時、積線を通る
電流を減少する工程を含む方法。
（12） （10）項に記載した方法において、感知する工
程が、メモリの出力状態を一定の基準電圧と比較する工
程を含む方法。
程が、メモリの出力状態を一定の基準電圧と比較する工
程を含む方法。
（13） （12）項に記載した方法において、比較する工
程が、前記出力を用いて差動対の第１の感知トランジス
タを駆動し、基準電圧を用いて差動対の第２の感知トラ
ンジスタを駆動して、メモリの出力が高論理状態にある
時は、第１の感知トランジスタがターンオフになると共
に第２の感知トランジスタがターンオンになり、メモリ
の出力が低論理状態にある時は、第１の感知トランジス
タがターンオンになり、第２の感知トランジスタがター
ンオフになる様にする工程を含む方法。
程が、前記出力を用いて差動対の第１の感知トランジス
タを駆動し、基準電圧を用いて差動対の第２の感知トラ
ンジスタを駆動して、メモリの出力が高論理状態にある
時は、第１の感知トランジスタがターンオフになると共
に第２の感知トランジスタがターンオンになり、メモリ
の出力が低論理状態にある時は、第１の感知トランジス
タがターンオンになり、第２の感知トランジスタがター
ンオフになる様にする工程を含む方法。
（14） （10）項に記載した方法に於いて、第１の論理
状態が高論理状態であり、第２の論理状態が低論理状態
である方法。
状態が高論理状態であり、第２の論理状態が低論理状態
である方法。
（15） （10）項に記載した方法に於いて、制御する工
程が、切換えトランジスタを用いて電流源を制御する工
程を含む方法。
程が、切換えトランジスタを用いて電流源を制御する工
程を含む方法。
（16） （10）項に記載した方法に於いて、第２の論理
状態に応答して、積線を引上げる工程を含む方法。
状態に応答して、積線を引上げる工程を含む方法。
（17） （16）項に記載した方法に於いて、引上げる工
程が積線及び電圧源に結合された切換えトランジスタを
高に切換える工程を含む方法。
程が積線及び電圧源に結合された切換えトランジスタを
高に切換える工程を含む方法。
（18） メモリ装置（10）が、メモリ装置（12）の出力
の次の状態を予測して、メモリの出力に応答して電流源
（20）をターンオン及びターンオフする感知及び制御回
路（24及び26）を持っていて、出力の切換えを一層速く
する。
の次の状態を予測して、メモリの出力に応答して電流源
（20）をターンオン及びターンオフする感知及び制御回
路（24及び26）を持っていて、出力の切換えを一層速く
する。
第１図は従来の固定メモリ装置の回路図、第２図はこの
発明の速度上昇回路を用いた固定メモリ装置のブロック
図、第３図はこの発明の論理を示すフローチャートの図
面、第４図はこの発明の好ましい実施例の回路図であ
る。 主な符号の説明 16:出力節 20:電流源 26:電流切換え回路 PL1−PLN:積線
発明の速度上昇回路を用いた固定メモリ装置のブロック
図、第３図はこの発明の論理を示すフローチャートの図
面、第４図はこの発明の好ましい実施例の回路図であ
る。 主な符号の説明 16:出力節 20:電流源 26:電流切換え回路 PL1−PLN:積線
フロントページの続き (56)参考文献 特開 昭63−4713（ＪＰ，Ａ) 特開 昭60−91722（ＪＰ，Ａ) 特開 昭55−125725（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/177
Claims (2)
- 【請求項１】複数の積線、ならびに高および低のアレイ
出力論理状態を発生するように作用し得る出力を持つ論
理アレイの速い切り替えを行う回路において、 前記積線に結合され、第１および第２の大きさを持ち前
記積線を通る電流を発生するように作用し得る電流発生
回路を有し、 前記電流発生回路は、 陽極が制御回路に接続され、陰極がアースに接続され、
ある電圧レベルを与えるダイオードと、 前記電圧レベルに応じた電流を発生するよう作用し得る
複数のトランジスタと、を有し、 前記制御回路は前記第１および第２の大きさの電流のう
ちアレイ出力論理状態に応じて発生された電流を選択す
るように動作しうることを特徴とする回路。 - 【請求項２】複数の積線、ならびに高および低のアレイ
論理状態を発生するように作用し得る出力を持つ論理ア
レイの速い切り替えを行う方法において、 アレイ出力論理状態を感知する工程と、 前記感知状態に応じ、前記積線を通る第１および第２の
大きさの電流のうちの一方を選択する工程を有し、 前記論理状態は前記アレイ出力に接続されたダイオード
により感知され、前記第１および第２の大きさの電流の
うちの前記一方は前記感知された論理状態に応じた電流
を発生し得る複数のトランジスタにより選択されること
を特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US42327589A | 1989-10-18 | 1989-10-18 | |
| US423275 | 1989-10-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03187520A JPH03187520A (ja) | 1991-08-15 |
| JP3193712B2 true JP3193712B2 (ja) | 2001-07-30 |
Family
ID=23678277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28054890A Expired - Fee Related JP3193712B2 (ja) | 1989-10-18 | 1990-10-18 | 論理アレイの速い切換えを行なう回路と方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3193712B2 (ja) |
| KR (1) | KR100216434B1 (ja) |
-
1990
- 1990-10-17 KR KR1019900016526A patent/KR100216434B1/ko not_active IP Right Cessation
- 1990-10-18 JP JP28054890A patent/JP3193712B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03187520A (ja) | 1991-08-15 |
| KR910008957A (ko) | 1991-05-31 |
| KR100216434B1 (ko) | 1999-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3025278B2 (ja) | 負荷制御エミッタ結合論理過渡ドライバ | |
| US4939393A (en) | ECL to TTL/CMOS translator using a single power supply | |
| US4695750A (en) | Voltage level converting circuit | |
| JPH04287519A (ja) | 交流結合相補形プル・アップ及びプル・ダウン回路 | |
| US4251737A (en) | Dottable active collector driver circuit | |
| JPS61177022A (ja) | 遷移加速回路 | |
| JP2743401B2 (ja) | Ｅｃｌ回路 | |
| US4717839A (en) | Transistor comparator circuit having split collector feedback hysteresis | |
| US5038058A (en) | BiCMOS TTL output driver | |
| JP3193712B2 (ja) | 論理アレイの速い切換えを行なう回路と方法 | |
| US5128558A (en) | High speed, low power consumption voltage switching circuit for logic arrays | |
| US5059827A (en) | ECL circuit with low voltage/fast pull-down | |
| US4458162A (en) | TTL Logic gate | |
| US4801825A (en) | Three level state logic circuit having improved high voltage to high output impedance transition | |
| US4998029A (en) | Dual supply ECL to TTL translator | |
| JPH05315918A (ja) | 電流ミラー・プルダウンを有する高速プッシュプル・ドライバ | |
| US4745308A (en) | Non-inverting three state TTL logic with improved switching from a high impedance state to an active high state | |
| JPH03192921A (ja) | スタンバイ電力散逸を減少させたｅｃｌカットオフドライバ回路 | |
| US5287016A (en) | High-speed bipolar-field effect transistor (BI-FET) circuit | |
| US4734656A (en) | Merged integrated oscillator circuit | |
| US4675554A (en) | NPN transient driver circuit | |
| EP0147635A2 (en) | Gate having reduced miller capacitance | |
| JP2794024B2 (ja) | 高速センスアンプ | |
| US4585953A (en) | Low power off-chip driver circuit | |
| US6377088B1 (en) | Sharp transition push-pull drive circuit with switching signal input circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090525 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |