JPS59186043A - 並列結合回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は加算装置及び判定ロジックを有し、該ロジック
は群ごと及び時間段階ごとに配置構成さ汎ていて、群ご
とに対応づけら九た、条件づけられたキャリイを求める
ようにし、入カキャリイを考慮して、２つの２進コード
化オペランＰＶｒＣ対して短縮したキャリイ通過伝送を
行なう並列結合回路に関する。

２つの２進数の論理（ロジック）結合は周知のようにす
べての十つの基本計算形式に対して２つのオペランドの
加算に帰させ得る。その際高い動作速度が問題になる場
合は直列処理より並列処理のはうが好ましい。並列処理
の場合は両オペランドのビット列が例えばデ・ジット又
はバイトごとに細分化さｎ５桁ごとに同時に相互に結合
される。

結合の完全な同時性にはキャリイの処理が問題になり、
このキャリイに場合により或１つの群から次の群に移さ
なければなら々い。この移す通過伝送時間により・ξラ
レル加算器の処理時Ｔｒａｎｓａｃｔｉｏｎｓ　　ａｎ
ｄ　　Ｅｌｅｃｔｒｏｎｊ−ｃ　　Ｃｏｍｐｕｔｅｒｓ
　　＋１９６０年６月第２２６頁〜第２３１頁中の論文
Ｊ、　５ｋｌａｎｓｋｉ氏記述による’　Ｃｏｎｄｉｔ
ｉｏｎａｌ−３ｕｍ−Ａｄｄｉｔｉｏｎ−Ｌｏｇｉｃ”
に記載されている。この加算法ハ゛′条件付きの和及び
キャリイの計算に基く。その場合すべての可能なキャリ
イが生ずるという仮定のもとて順次連続する時間間隔に
て個々の、ビット列群に対する択一的な和が求めら扛る
。１つの群に対する入カキャリイの実際の値が定まると
直ちにその牛ヤリイに対し７て既に計算さｎた結果、な
いし中間和及び中間キヤリイが炊の処理段にて選択さ九
、ひきつづいての泪算の基礎となる。従ってその際各処
理段において既に計算さ九たビット列の少なくとも一部
を適合ないし新たに加算しなければならない。この方法
の実施に必要な回路コストがオペランドの処理幅の増大
と共に益々増加する。

この課題の解決のため本発明にょ汎ば冒頭に述べた形式
の並列結合回路において、両オペランドに相応するビッ
ト列をそのウェイトにしたがっての配列で且群ごとに同
時ＶＣ２つのキャリイ出力側を有する第１の結合ユニッ
トに供給し該両ギャリイ出力側には２つの可能な択一的
なキャリイ（キャリイ対〕のうちの各１つが現われるよ
うにし、第１群に所属する第１の結合ユニットのキャリ
イ出力を対ごとに第２群において判定ロジックにおける
第１選択スイッチのデ番目 一タ入力側に供給し、入カキャリイを第２の最低ウェイ
ト群の第１選択スイッチの制御入力側に加わるようにし
、さらに、入カキャリイがわかっているないし既知の群
のすべてのキャリイ対が、当該入カキャリイにより制御
さする第１の選択スイッチを介して、前記キャリイ対に
所属する結果出力側にて取出されるようにし１つより多
くの第２群について複数時間段階のうちの１つにおいて
２番目ごとの群のそｆぞ九最低つエイトキャリイ対を、
既に結果出力の出ている第２群を除いて、択一的に、対
配置の選択スイッチの制御入力側に印加接続し、前記別
の選択スイッチのデータ入力側にはそのつど当該群の他
のキャリイ対が加わり、また、そ牡のデータ出力側［Ｕ
条件づけら肛た択一的なキャリイが取出可能であり、後
続の複数時間段階の１つにおいて、先行の時間段階の、
２つの最高ウェイトの択一的キャリイを後続の第２群の
対配置の選択スイッチの制御入力側に印加接続し、前記
選択スイッチのデータ入力＃ニハ択一的キヤ弯 リイが加わるようにし、２つの数に相応するビット列を
、第１群に配属さ汎た第２結合装置と接続し、該第２結
合装置の制御入力側にはそれぞれ結果出力側をそのつど
１つの群たけウェイトの増大する方向にずらして接続し
たのであるこの装置構成を用いて結合すべきビット列が
ＩＦ（’に分けら肛、各群に対してギャリイが求められ
、その際ビット列に繰返して割算操作（オペレー／ヨン
）に用いられることばない。キャリイに制御可能な選択
スイッチによりすべての可能な択−値から求めら九、そ
の際結合の制御のため、ないし２つの択一的な和の選択
のために用いら牡る。キトリイを求めるための判定口、
ノックに簡単な制御可能な選択スイッチから構成され得
る。時間段階の個数の増大と共に各群がまとめられ従っ
て処理時間が短縮され回路コストがさらに低減さ６得る
。

判定口・ノック内でキャリイを任意の語長の群にまとめ
得る。その際どの群も同じ幅を有する必要はない。さら
に本発明の大きな利点とするところは判定口・シックへ
の反転さ扛た入力信号の印加の際、判定口・ノックの出
力側における否定された結果キャリイを得るのに、１つ
のキャリイ対に所属する入力側を入れ替えしさえす扛ば
よいとよである。判定ロジックにて、複数時間段階の選
択スイッチを相互に接続することにより、キャリイを求
める際時間的に得をすることができる。判定ロジックの
群ごとの構成により個々の群にてキャリイを他の公知方
式により求めることも可能である。換言す汎ば本発明は
種々異なる計算方式を組合せて用いることに適する。

次に図示の実施例を用いて本発明を説明する第１図のブ
ロック接続図は８つの並列接続さｔた第１の結合ユニツ
）１を示し、この結合ユニットは２つの択一的なキャリ
イＣ、Ｃを導出するため２つの２進コード化さ扛たオペ
ランｌ′Ａ、Ｂを加算するために用いらする。第１図の
ブロック接続図にてさらに第１結合ユニット１にて生じ
るキャリイを求めるだめの判定ロジック２が結合ユニッ
ト１に後置接続さ汎ている。この判定口・ノックの出力
側が結合ユニット１に戻されている。両オペランドＡ＋
ＢＶＬ結合ユニット１にデジットごとにビット列として
倶糸合さ扛、その際、夫々牛つのピッ）ＡＤ　　〜Ａ３
、　ＢＱ　　〜Ｅ３　　、ｒ　Ａ４　〜Ａ７等を有する
そのつど第１の群が形成さ汎る。各々の第１の結合ユニ
ッ）Ｉにおいて、２つの相補入カキャリイの印加のもと
て２つの択一的な出力ギャリイＯ，＋０が求められ、利
足ロジック２に供給される。下の添字ｉ（ｉ”！＋８＋
１２＋１６＋２０＋２８）はそれが現われる、ビット列
内の位置を示す。上方の添字Ｏないし１は、相応のキャ
リイが、値０ないし１の入カキャリイｃＩＮの条件下で
求めら汎たことを示す。例えば第１の２つの群Ａｏ−Ａ
３　　＋　ＢＯ−Ｂ５　の加算の結果として生じるキャ
リイを００　、ｃｌで示す。判定回路４ ２ば２つの択一的な結果から、比較的に低い群のうちか
らのすべてのキャリイ全考慮して実際の結果を選び出し
、その際その実際の結果は加算の制御のためないし択一
的な和の選択のためそのつど後続する比較的に高いウェ
イトの群ｒ供給される。こｎは第７．８図に詳しく示し
である。

例えば最も低いウェイトの結合ユニット１の結果キャリ
イＣ４は次に比較的に高いウェイトの結合ユニット／２
の制御入力側に導かれる。両オペランドＡ、Ｂの加算の
際考慮すべき入カキャリイＣ６は最も低いウェイトのユ
ニット１イの制御入力側と、判定ロジック２とに接続さ
れてイル。図示の判さ口・シック２において求めら扛る
最も高いウェイトのキャリイＣ（これに２ 結合結果のビット列の第３２桁に現わ九る）は判定口・
ノックにより、上述の形式の別の回路へ入カキャリイと
して伝送さ汎得る。

群の呼称は複数のまとめられたビットに用いらｎるのみ
ならず、相応の信号レベルを供給される線路にも選択ス
イッチ（マルチプレクサ装置〕、これが達している加算
器と共に用いら汎る。その場合各群はビットないし線路
の任意数及び構成ユニットを含み得る。

第２図の表を用いて第１結合ユニットの動作に就いて説
明する。

両オペランドＡ　、　Ｅｉｄ夫々３２ビットの１列から
成り、こｎらビットはウェイトの増大するに、従って１
−〇〜３１と番ぞが利さ汎ている。

ビット列に牛桁を有する８つの第１群に；１ｉｌＪ１分
さ扛ている。第１図に関連して述べたように同時に各第
１の群に対して隣接せる第１群に無関係に夫々２つの択
−的和Ｓ０　・Ｓｌ　　が形成され、その際一方の和Ｓ
　は値Ｏの入カキャリイの仮定のもとで形成され、他方
の和Ｓ　は値１の入カギャリイの仮定のもとて形成さ扛
る。（Ｃ工、−〇ないしＣ工Ｎ　”　ｌ）。個々の群に
て生じる牛ヤリイは入カキャリイ０１Ｎ二〇〇場＠ｃ工
、で示し、入カキャリイＣ工、＝１の場合ｃＩＮで示し
、その際ｉｉｄ（ｉＭ４−．８，１２，１６，２０，２
４．２８．３２をとる。

左欄に示す最低桁の群Ａ。〜Ａ３・ＢＯ〜Ｂ３において
オペランドＡは例えばビット列００１０を有し、オペラ
ンドＢＵビット列１１１１を有する。入カキャリイがＯ
であると仮定すると、和ハビット列０００１から成り、
キャリイＣ４は値１ｅとる。入カキャリイが値ｌをとる
ものと仮定すると、和はビット列００１０となり、キャ
リイＣ４ハこの場合値１をとる。

第３図は判定ロジック２の機能を示し、この判定ロジッ
クにより、択一的なキャリイＣエ　及びＣから結果キャ
リイＣが選ばれる。その選択は順次連続する時間間隔、
時間段階０，１・２（右縁コラム）［て行なわ九る。説
明を簡単化するため表の行１〜已に番号が伺」Ｊら肛て
いる（左縁コラム）。行１は最も低いウェイトの入カキ
ャリイＣ９から始まって最も高いウェイト（桁）の結果
キャリイＣ２８までのキャリイを示してあり、その際そ
の最高ウエイトキャリイは和形成の際ビット列の第２８
桁の後生し、最も高いウェイトの群（Ａ２８〜Ａ３１１
　Ｂ２８〜Ｂ３ｉ〕の和形成の際入カキャリイとして用
いられる時間段階Ｏの択一的なキャリイは次のようなキ
ャリイに相応する即ち第１結合ユニット１により求めら
れ判さロジック２に供給されたキャリイに相応する。時
間段階ｌにおいて、図示の基礎と 例でに次のようなことを伍奪している。即ち最も低い群
に加入するキャリイないし最低ウェイトの加算装置１に
加わる入カキトリイＣ９が値Ｏをとる（このことば行２
［てその値の記入によって示す）ものとに定しである。

時間段階ｌにおいてそれぞｎ２つの相並ぶ第１の群が、
１つＤ第２群［４とめらｎｌその結果、簡単化のため仮
定した、２つのキャリイの１つの群へのまとめの際群敬
はΦつに減らされる。時間段階１において択−値として
準備されたキャリイ対の第１の選択が行なゎ九る。時間
段階Ｏから時間段階１への移行の際択一的なキヤｌＪイ
０ｉ１の選択がひきつづいテ行すゎｔｌその際そのつど
１つの群の比較的低ウェイトのほうのキャリイにより、
その可能な後続値が選択さ几る（こｎｉ矢印で示す〕。

最低ウェイト群に入力する入力中ヤリイＣ６ないし最低
ウェイトユニット１［１０わる入カキャリイＣ９（こ扛
には上述のようになした仮定に相応して択−性の余地は
々い）は値Ｏを有するので、２つの可能ナキャリイＣ４
，Ｃ４からその後続値Ｃ４＝１を選ぶ。従ってこ肛らの
両キャリイは疑いなく結果キャリイとして固定している
。したがってそｎらキャリイは変更せずに次の時間段階
中に引継がｎおよび／又に判定口・ノック２の出力側に
導か肛得る。

まとめらｎた群ＯＢ＋０１２及び０１６１　Ｃ’２０並
びにａ　　、Ｃにおける可能な後続値の選択に２４　　
　　２８ 時間段階Ｏから時間段階１へ移行の際最終的に行なわｎ
得るのではない。そ乳というのはそのときに、最低ウェ
イト群からの入カキャリイ〔すなわちキャリイＣ〕が未
だ固定してないからである。従って選択は次のようにし
て行なわｎる。即ち、まとめら扛た各群内で最低ウエイ
トキャリイの値に相応して後続値が選ばれるように行な
わ汎る。したがって、行２においてキャリイＣ（８，Ｃ
Ｏ，１６，Ｃ藁。はその値○ないしｌに相応して、入カ
キャリイＯないしｌの仮定下に甜算された後続値を選ぶ
。行３においてそ汎らのキャリイｃ、ｃ１．ａ　　ばそ
れの値１，１８　　　　　　１６　　　　　２４ ＩＯに相応してそれの後続値Ｏ９０，１を選択゛する。

これらの値は破線の矢印に相応して群ことに時間段階１
〔行中ないし５〕中に引継が汎る。

時間段階Ｉにおいて最高ウェイト結果キャリイ（図示の
例ではキャリイＣ４）は次により高い群のキャリイ（こ
れはキャリイｃ８，０１２がら成る）を選ぶ。上記結果
キャリイにその値１に相応して、次のようなキャリイを
選ぶ、即ち値１の入カギャリイの仮定のもとに言１算さ
ｎた〔行５〕キャリイを選ぶ。したがって数値１ないし
Ｏを有するキャリイＯ＋０１２ｆｌ別の結果キャリイと
して固定している。それと同時に時間段階ｌにおいて各
群の最高キャリイは次に高イＣ２４”　２８から成る群
を選ぶ。その際その群は値Ｏの入カキャリイの仮定下で
計算さ扛たもので、値０．１を有する（行４）。

時間段階１から時間段階２へ移行の際再び時間段階１・
・の結果から新たな群が形成さ肛る。その場合そこから
また。結果キャリイが選ばれていない群、すなわちそ汎
の中になお択−値として用意さ几たキャリイが含ま九て
いる群がまとめら几る。時間段階２において１つの群の
最も、−石いウェイトの結果キャリイがその値にイ・［
」応して群ごとにその後続値を選ぶ。したがって、キヤ
リイＣばその値Ｏにしたがって０１６〜Ｃ２８の２ スヘてのキャリイを選び、その際それらのキヤリイは値
Ｏの入カキャリイの仮定下に求めらｎだのである（行６
）。そｆ’、、、　Ｋよりその例でほすべての結果キャ
リイ（Ｃ〜Ｃ２８）が求めら几ている。相応のビット列
１００１０１１０Ｕ行８に記さ八ている。時間段階の個
数と共にそ九ぞ扛の群構成要素の数が増大し、キャリイ
の選択が群ごとに行なわｎるので、動作速度は直接的に
オ被ランＰの数に依存する。

第４図の利足ロジックは７つの線路入力（側）対を有し
、この線路入力（側）対は第２の（２つの）群にまとめ
ら扛ており、キャリイＣ４ｒ　（：！４＋　Ｏａ　＋Ｏ
Ｂ　　・・・０２８　”　２Ｂを表わす信号レベルを供
給さ汎る。例えば最低ウェイト対にはキャリイ対Ｃ、Ｃ
４が対応づけら九ており、結果出力側からに結果キー・
リイＣを表わす信号レベルが取出さｎる。

判定ロジ゛ンクに群ごと及び段階ごとに接続構成さ九て
いる。その際所定の時間間隔内で作動さ汎る判定ロジッ
クの各構成部分が、複数時間段階０，１．２の１つに対
応づけられている。

グルーピングないし群構成はすべての時間段階に亘って
は同一ではない。−１とめることによって新たな群を生
じさせることができる。

時間段階Ｏにおける最低ウェイト群はキャリイ対Ｃ４１
０４を有する線路対を有し、このキヤリイ対に１つの線
路対を介して第１選択スイッチ３１０のデータ入力側に
導かｎる。ひきつづく比較的に高いウェイトのすべての
群に２つのキャリイ対を有し、その際そｎぞ扛比較的に
高いウェイトのキャリイ対は並列［２つの選択スイッチ
３１０に導か詐る。最低ウェイト群の選択スィッチ３１
０Ｈ人カキャリイＣ８によって制御される。最低ウェイ
ト群の選択スイ・ンテ３１０は七ｎの、所属のキャリイ
対から結果キャリイＣ４を選ぶ。時間段階Ｏの別の群の
選択スイッチ３１０ｉｄこｎに所属のキャリイ対から別
のキャリイ対（こ九はやはり２つの択一的なギャリイか
ら成る）を選ぶ。

これらのキャリイ、及び、制御のために用いら九るキャ
リイは時間段階１にて新たなグル−ピング（群構成）で
別の選択スイ゛ンチ３／１に供給さｎる。

時間段階１において、１つの群の最高ウェイトの一餞的
に求まる結果キャリイは次により高いウェイトの群の選
択スイッチ３　／　１　（７）制御ノため用いら扛る。

時間段階１において結果キャリイＣ４のみが既知である
ので、次の群については択一的なキャリイからのみ結果
キャリイＣ６、Ｃ１２を求めることができる。こ扛ばそ
れぞｎキャリイの択一的々対が導か肛るデータ出力側ヲ
有スる選択スイッチ３／ｌ［よって行なわｎる。次によ
り高いウェイトの群ではそのつど最高ウェイトの択一的
キャリイ対が、そｎのやはりその次のより高い群におけ
る対配置さ扛た選択スイッチ３の制御のために用いられ
る。このようにして、例えば入カキャリイＣ２４，Ｃ２
４及びＣ＋　Ｃ！　２８を有する群においてすべての、
３ 対として現わ扛るキャリイが、そｎぞｔ並列の対の選択
スイッチ３に供給さ几る。その際その選択スイッチに交
互に、先行する群の、時間段階Ｏにおいて求まる最高ウ
エイトキャリイ対により制御さ汎る。

そｎ（Ｆより求まる、対として現わ几るキャリイは時間
段階２において選択スイッチ３／２を用いて選択さ九る
。たんに対として現わｎるすべてのキャリイが、時間段
階２において１つの新たな群に捷とめらｆている。この
群の選択スイッチ３／２は先行群の最高ウェイト結果キ
ヤリイにより側聞ｊさｎる。従って時間段階２において
同時に結果キャリイＣ４６，Ｃ２゜ｌ　Ｃ２４”　２Ｂ
が選ば扛る。

第５図に第４図の判定ロジックにおける選択スイッチの
接続構成の変形を示してあり、この変形回路により、キ
ャリイが、複数の群又は段階に亘って求めら九る。図示
の実施例でにキヤリイ対Ｃ４２，Ｃ１２はキャリイ対Ｃ
Ｉ６　”　１６より低いウェイトの群に屈する。両キャ
リイ対は選択スイッチ３と多重選択スイッチ３　のデー
タ入力側に導かｔｌその際比較的に高いウェイトのキャ
リイ対の多重スイッチ３′ハ入カキＡ・ライＣ０ト、比
較的に低いキャリイ対Ｃ１２”　１２とによって制御さ
扛る。そのようにして、結果キャリイ０１６ｔｒｉ結果
キャリイＣ１２に無関係に計算可能である。よって、結
果キャリイＣ１６の計算に必要な時間は結果キャリイＣ
１６の計算の際節減できる。選択スイッチ３　は複数個
のマルチプレクサ配置から成る。

第６図はデータ入力側に並列に加わる２つのオペランド
Ａ　＋　Ｂの結合の際の択一的キャリイを求めるための
第２結合回路５を示す。ロジック回路１３の出力側ＰＫ
はオペランドＡ　＋　Ｂのオア結合により生じる値が取
出入可能である。

出力側ＯＶＣは画オペランドのアンＰ結合により生じる
値が取出可能である。それらの結合ばそｎぞ九ビットご
とに行なわｎる。オペランドＡ、Ｂの結合により生じる
キャリイＣ０、すなわち値Ｏの入カキャリイの仮定下で
のキャリイは出力側Ｇに現わ九る値に相応する。キャリ
イＣ１、すなわち、値１の入カキ１′リイの仮定下での
キトリイはスイッチング回路６における出力量ＰとＧの
オア結合によって得られる。

第２結合ユニット５′　の、第８図に関連して記載した
別の例と同様に、その第２結合ユニット５は上述の第１
結合ユニツ）１の回路部分であってよい。第７゜第８図
には第２結合ユニット５′　と第３結合−−゛ント９と
から成る第１結合ユニット１の回路全体の例を示す。

第７図は２つの並列加算装置から成る第１結合ユニット
１の例を示す。こｆＬにそれぞｎ４ピントのビット列と
して形成さ扛た２つのオペランＦ’Ａ　、　Ｂの加算に
用いられる。その際個々のビットはＡ　４＋　Ｂ　４１
　Ａｓ　　Ｔ　Ｂ６　等で示しである。さらに上記ユニ
ットは２つの択一的な条イ４：づけら汎たキャリイＣ４
，Ｃ４の形成のために７に供給さ几、その際それらの加
算器の和出ブコ側及びキャリイ出力側は並列的に２つの
加算器８［供給さｎる。こｎらの両７ＪＯ算器８は相互
に缶関係に動作し、その際その両７１０算器に固定的に
定めらｎた相補的な入カキャリイＣＩＮ＝０、Ｃ工、＝
１を供給される。この種加算器８は゛′簡単なりツゾル
ーキャリイー加算器″′の名称で知られている。こ九ら
の面別算器８の各々は各ビットに対してΦつの出力側を
有する。値Ｏの入カキャリイを有する加算器Ｉｎ；ｊＳ
４１５５１ｓ６ｒ　８０　　で示すビットの１つの結果
ビット列を生じさせる。値１の入力キャリイを有する加
算器の］、つの択一的結果ビット列を生じさせる。さら
に、面別算器８は夫々Ｃ８，Ｃ８で示すキヤリイを生し
させる。

２つの択一的なビット列の同しウェイトの各ビットは対
として選択スイッチΦのデータ入力側に供給さｎｌその
際その選択スイッチは６対から１つの結果和ビットを選
ぶ。その選択（ζキャリイＣ４によりル［ｊ御人カ側に
おける匍１　＠ｔ　Ｋよって行なわｎる。その際そのキ
ャリイｃ４ハ判定ロジック２を用いて、最も低いウェイ
トの群の択一的に計算されるキャリイ０４　　＋０４　
のうちから選ば九だものである。選ば九たビット列のビ
ットばＳ５〜Ｓ８　で示す。こｎらのビットは和形成の
結果を示す。オペランドＡ＋Ｂの和のビット列全体はす
べての群の結果和ビットの互並 装置によって得られる。

第８図は２つの並列加算装置１０から成る結合ユニット
５　のほかに第５結合ユニット９の実施例を示す。この
第３結合ユニットは実施例中入カキャリイＣ工、を考慮
して入力側に加わる２つのビット列Ａ４＋　Ｂ４　　＋
　Ａ５　　＋　Ｂｓ等から１つの和ビツト列５４１ｓ５
　１Ｓ６　　Ｉｓ７　　を形成する。入カキャリイとし
てはこの場合判定回路２により形成さ扛た結果キャリイ
Ｃ４が供給される。入カキャリイを表わす信号の加わる
入力側Ｈ一般に制御入力側として呼称さ扛ている。

そｎというのはその入力側によって結果の形成が副側）
さ几るからである。この第２結合ユニット９の実施例で
に和形成がすべての可能な入力キャリイの仮定の下で行
なわ汎たものではないので、その結果ビット列は既にし
て最終結果を表わす。

第９ａ図、第９ｂ図は一般的な形式で第１群の任意数に
対するキャリイの形成及び選択が行なわれるかを表であ
るダイヤグラムで示す。第１ｎ［Ｐｆｒ属するキャリイ
は下方のインデックス（添字）ｌ　　＋　１２　′ｌｐ
１　　＋ｌｐ２　　＋・・・ｐｉ＋ｐＪ　　で示す。上
方のインデックス（添字）０ないし１は第２図の表であ
るダイヤグラムにおけるように、相応のキャリイが値０
ないしｌの入カキャリイの仮定下で求めら几たか否かを
示す。結果キャリイの算出は段階Ｏ〜ｎ−１に亘ってお
り、このことＬｒＪＯ，図の右縁コラムに示さｎている
。最後の段ｍ−１において、択一的結果が、入カキャリ
イＣ６の値に依存して選ばゎる。図示の例では入カギャ
リイＣ８は値○をとり、その結果相応のキャリイが結果
キャリイとしは第９ａ図、第９ｂ図から成る〕。

第１０ａ図〜第１０ｃ図は選択スイッチ３の群接続構成
を示す。わかり易くするため３つの図、第１０ａ図〜ｍ
　１０　ａ図で示しである。さらに、付言すべきは各選
択スイッチ３に複数の図示してない別の選択スイッチか
ら成ることができる。判定口・・２ツク２の入力側には
第１群において択一キャリイＣ、Ｃが加わる。各群の表
示は下方のインデックス（添字）によって行なわｎ１最
低ウ工イト群を表わす、Ｌ１〜Ｌｐ１から最高ウェイト
群を表わす１１＋１・・ｒ　１ｐ１＋ｐ２・・・ｐｉ　
＋ｐｊまで及ぶ。時間段階の数げ０〜ｍ−１に及ぶ。２
番目ごとの群 ０　、。　、。。　　　１ ．１１　　　ｊｌ　　　１ｐ１＋１　１ｐ１＋１　１ｐ
ｌ＋ｐン°＋ｐｉ＋ｐｊ等々を除いて１つの群のすべて
のキャリイ対が同時に第１段の選択スイッチ３１０のデ
ータ入力側に導かわる。各群の最低ウエイトキャリイ対
は当該群のそ九ぞｎの選択スイッチの制御入力側に加わ
る。次の段においてに第１群１ Ｃ”　　＋ＯＨ・・Ｃ＋・・・＋ｐｉ＋ｐｊｌｐ１　　
　ｌｐ＋　　　　工ｐ１ の選択スイッチの出力側における最高ウエイトキャリイ
対は第２段の対配置の選択スイッチ３／ｌの制御に用い
ら几、この選択スイッチのデータ入力側には先行段の他
の（残りの）キャリイ対が導かｎる。その際、先行段に
対して異なるグルービングが行なっておき得る。第２時
間段階の最低ウェイト群において例えばキャリイ対 Ｃ１ｐ１＋１　　”　１ｐ＋＋１　　ツ　Ｃ１ｐｌ＋ｐ
２”’＋如が選択スイッチ３／１のデータ入力側に導か
れる。この段において生じる択一的なキャリイ対ばやは
り新たな群にて別の段の選択スイッチに供給さ汎、結局
最後の段ｍ−１においてすべてのキャリイ対が、選択ス
イッチ３　／　ｍ　−１のデータ入力側に導か汎、この
選択スイッチの制御入力側は例えば入カキャリイＣ６全
供給される。この最後の段においてキャリイ対から結果
キャリイ Ｃ１１°”　　Ｃ１１）１＋１）２＋　　　”’　　ｐ
ｌ　　　＋１）ｊが選択さｎる。

第１１ａ図、第１１ｂ図及びｍ　ｌ　２　ａ図、第１２
ｂ図の回路装置は同種の゛′ディスク（スライス）″か
ら構成されている。この技術は所謂ヒツトスライス技術
として知ら汎ている。

第４−図の判定ロジックのよう［第１１図の判定ロジッ
クは７つの線路久方対を有しこｎらは第２・の群にまと
めら九、キャリイＣ、Ｃ〜４ ００＋Ｏ’　　を表わす信号レベルを供給さｆる。

２８　　　　２８ 既述のようにそれらのキャリイ対ｔｒ１次のようにして
生じる、即ちウェイトに従って配列さｎたビット列から
成る２つのオペランドＡ、Ｂが相互に結合さ汎、かつ、
その結＠はときには正の入力変成器の前提の下で、とき
［は負の入力変成器の前提下で行なわｎるようにするの
である。そｉ″Ｌにより２つの択一的結果ビット列、例
えば和と、２つの択一的キャリイ（キャリイ対）が生じ
る。オペランＦのビット列は群ことに配列されており、
その際各群には１つのキャリイ対が対応づけらｔている
。

２つのオペランドの３２ビット処理幅と牛ピッＩ・幅ブ
ロック（スライス）の例を用いて、次に判定ロジックに
ついて説明する。

７つのブロックの各々が群ないしキャリイ対のウェイト
に無関係に同じように構成されている。比較的低ウェイ
トのキャリイ対への異なる関係ないし依存性が次のよう
にして考慮さする、即ち個々のブロックにおける選択ス
イッチ３が先行のブロックにより異なって制御されるよ
うにするのである。

第１１ａ図、第１１ｂ図の判定ロジックには７つのキャ
リイ対が供給されこれらキャリイ対ｆｉｃ÷　・Ｃ！　
で示す。上方のインデックスｌないし０の示しているの
は相応のキャリイは入力キャリイエないしＯ゛の仮定の
もとで求めら九たということである。下方のインデック
ス１（１＝φ、８，１２，１６，２０，２Φ、２８）は
ウェイトの増大と共にオペランドＡ、Ｂのビット列内で
キャリイの現わ几る桁を示す。図示の例では各φビット
が１つの群にまとめらｎでいる際キャリイが生じる。判
定ロジックを用いて可能な択一的キャリイＣ・Ｃがら、
そのっど結果キャリイＣ工が、１つ又は複数の低つェイ
トキャリイを考慮して求められる。

ブロック 複数キャリイ対の各々［は１つの〜災彎へ鴬内で３つの
時間段階０，１．２で直列接続された選択スイッチ３が
対応づけ′らｎている。時間段階Ｏないし１の選択スイ
ッチ３１０ないし３／１は夫々対配置さｎている。第３
の時間段階は夫々唯１つの選択スイッチ３／２を有する
。

複数先行群のうちの１つの選択スイッチ３の入力側と制
御入力側との接続構成は比較的に低いウェイト群からの
キャリイがそれぞ汎の群と時間段階におけるキャリイの
選択のために必要か否かに依存する。そうでない場合、
選択スイッチの制御がＸ　”で示す一定の制御量によっ
て定まる。こ汎らの固定的に与えら扛た制御量にロバ２
ツク信号レベルＯないし１を有する。同市的な制御量を
用いて１つのブロック（スライスンのりダンダントな選
択スイッチ３が、２つの加わる入力量の１つが固定的配
線に相応して貫通接続される。１つの時間段階の選択ス
イッチに対してそのような捕捉状態が選択されるのはそ
の時間段階において、比較的に低いウェイトのブロック
の、選択に必要なキャリイが未だ知られていない場合で
ある。先行の時間段階および／又は比較的に低ウェイト
のブロックから必要なキャリイが知らｎている場合そ肛
らキャリイは選択スイッチの制御のために用いらｎる第
１１ａ図、第１１ｂ図に示す例では３つの時間段階０，
１．２において複数キャリイ対の各々に選択スイッチ３
が対応づけら扛ている。

時間段階Ｏないし１の選択スイッチ３１０ないし３／１
は夫々対配置さｔている。第３の時間段階は夫々唯１つ
の選択スイッチ３／２を有する。キャリイ対Ｃ，＋ａ、
　　は夫々同時に第２時間段階Ｏの両選択スイッチ３１
０に４かわる。

その出力側ＩｒＪ、第２時間段階１の選択スイッチ３／
１の入力側に分岐される。第３時間段階の選択スイッチ
３／２は第２時間段階の結果がらそのつど結果キャリイ
Ｃを選ぶ。このことはすべてのブロックに対して同時に
、入カキャリイｃｏ　により制御されて行なわｎる。こ
れに対して第１２ａ図、第１２ｂ図に示す利足ロジック
次のように構成されている、ｆｆ１Ｊち、谷淘久駕λｌ
が、処理すべきすべてのキャリイ対を受入ｎ得るように
構成さｔている。１つの群列内の位置ないしウェイトに
相応して第２時間段階Ｏの１つ又は複数選択スイッチ３
はリダンダントである。その選択スイッチは固定入力量
を供給さｎて、後続の時間段階の選択スイッチ３の制御
を確実に行なわせる。各セクションおよびこ扛に後置接
続さ牡た選択スイッチ３′の２つの最低ウエイトキャリ
イ対に対する選択スイッチは有利にオア素子ないし所謂
ワイヤードオア素子として構成さｎている。図示の例中
では否定されたキャリイ対が用いら扛ている。第１１ａ
図、第１１ｂ図、第１２ａ図、１１２ｂ図の比較から明
らかなように、図示のように各ブロック（スライス）当
り８ビツトを有するＦ１２ａ図、第１２ｂ図の判定ロジ
ックは第１１ａ図、第Ｌｌｂ図の牛ビットブロック（ス
ライス）の場合におけるよりもわずかな所要回路部品な
いし回路設計素子で済む。比較的わずかな所要回路部品
々いし回路設計素子によりすべてのキャリイの短縮通過
伝送時間が得られる。

第１３図に示す誤り監視装置の回路装置はオペランドＡ
、Ｂの２つのビット列に対する第１結合ユニット及び２
つの択一的な和Ｓ、ｉｔｓ□の形成に基いている。

その場合第１結合ユニットに２つの全加算器又はＡＬＵ
　１０　ａ　＋　１０　ｂ　（こ汎らは相補入カキャリ
イ○ないし１を供給さする〕力）ら成る。第１全加算器
１０ａの和出力側Ｓ　は別の加算器１１、例えば半加算
器又はＥＸＯＲ−回路に供給さ汎る。このような別の７
１１］ｎ器１１は第１全加算器１０ａの入カキャリイに
対して相補的な入力キャリイＣＩＮ＝１を供給さ飢る。

第１及び第２全加算器１０　ａ　＋　１０　ｂ　におい
て加算が誤りなく行なわ九た場合には別の加算器１１の
出力側から和Ｓ　が取出可能である。

その際その和は第２全加算器ＩＱｂＶＣより形成さｎた
和に相応する。結果のチェックはビットごとに比較器１
２において行なわ汎、この比較器は例えば対等（一致）
回路から構成さｎる。

一致の場合、相応の信号が比較器１２の出力側から取出
可能である。そうでない場＠は誤りの通報信号Ｆが現わ
ｎる。

【図面の簡単な説明】

第１図は２つのオペランド用の並列結合回路のブロック
接続図、第２図に２つのオペランドの結合がどのように
行なわ八るかを示すダイヤグラムを表わす図、第３図は
第１図の判定回路におけるキャリイの選択及び形成の状
態を示すダイヤグラムを表わす図、第４図に判定ロジッ
クの１実施例を示す接続図、第５図１は第１図の一部構
成の実施例の接続図、第６図に結合ユニットの実施例の
接続図、第７図及び第８図は夫々第１の加算装置の有利
ガ実施例の接続図、第９ａ図、第９ｂ図に２つのオー！
２ン゛ドの結合状ｆａ　ｋ−膜形式で示すダイヤグラム
を表わす図、第１０ａ図から第１０ｃ図までは第１図９
判定ロジックの一般的実施例を示す接続図、第１．１ａ
図、第１１ｂ図、及び第１２ａ図、ｉ　１．２　ｂ図は
夫々判定口・ノックの１　ｆ！Ｉを示す接続図、第１３
図は誤り検出用回路装置の接゛続図である。 １・・・結合ユニット、２・・・判定ロジック、３・・
・選択スイッチ、Ａ、Ｅ・・・オペランド、ＦＩＧ　１
０ｂ ＦＩＧ　１０ｃ ＦＩＧ　１１ａ ＦＩ６１１ｂ ＦＩＧ１２ａ ＩＧ１２ｂ 手続補正書（自刃 昭和５９年Ｕ月７日 特許庁長官殿 １、事件の表示 昭和５９年特許願第６１３２０　　号 ２　発明の名称 並列結合回路 ３、補正をする者 事件との関係　特許出願人 名　称　シーメンス・アクチェンゲゼル／ヤフト４代理
人 ａ図〜第１Ｏｃ図を別紙の通シ訂正する。

Claims (1)

1. 【特許請求の範囲】 １　加算装置及び判定ロジックを有し、該ロジックは群
   ごと及び時間段階ごとに配置構成されていて、群ごとに
   対応づけらねた、東件づけら肛たキャリイを求めるよう
   にし、入カキャリイを考慮して、２つの２進コー１’化
   オペランドに対して短縮したキャリイ通過伝送を行なう
   並列結合回路において、両オペランド（Ａ＋　Ｂ　）に
   相応するビット列をそのウェイトにしたがっての配列で
   且群ごとに同時［２つのキャリイ出力側を有する第１の
   結合ユニット（１）に供給し該両キャリイ出力側には２
   つの可能な択一的なキャリイ（キャリイ対）のうちの各
   １つが現われるようにし、第１群に所属する第１の結合
   ユニット（１）のキャリイ出力を対ごとに第２群におい
   て判定ロジック（２）における第１選択スイッチ（３）
   〕の制却入力側に加わるようにし、さらに、入カキャリ
   イがわかっているないし既知の群のすべてのキャリイ対
   が、当該入カキャリイにより制偶１される第１の選択ス
   イッチ（３）を介して、前記キャリイ対に所属する結果
   出力側にて取出されるようにし１つより多くの第２群に
   ついて複数時間段階のうちの１つにおいてぐ２番目ごと
   の群のそれぞれ最低ウエイトキャリイ対を、既に結果出
   力の出ている第２群を除いて、択一的に、対配置の別の
   選択スイッチ（３）の制御入力側に印加接続し、前記別
   の選択スイッチのデータ入力側にはそのつと当該群の他
   のキャリイ対が加わり、また、そｎのデータ出力側Ｅ１
   条件づけられた択一的なキャリイが取出可能であり、後
   続の複数時間段階の１つにおいて、先行の時間段階の、
   ２つの最高ウェイトの択一的キャリイを後続の第２群の
   対配置の選択スイッチの制御入力側に印加接続し、前記
   選択スイッチのデータ入力側には択一的キャリイが加わ
   るようにし、２つの数に相応するビット列を、第１群に
   配属さ几た第２結合装置と接続し、該第２結合装置の制
   御入力側にはそｎぞ扛結果出力側をそのつど１つの群だ
   けウェイトの増大する方向にずらして接続したことを特
   徴とする並列結合回路。 ２、入力側［７ＪＯわる２つのピット列がそれぞれ２８
   ピツ］・全有し、該２８ビツトはそれぞれ各牛ビット宛
   ７つの第１群にまとめら扛ており、さらに、第１時間段
   階においては、最低ウェイト６第２群が、１つの第１選
   択スイッチのデータ入力側に加わるキャリイ対から成シ
   、３つの比較的に高いウェイトの第２の群が、夫々１対
   の第１選択スイッチに加わる２つのキャリイ対から成り
   、前記対の第１選択スイッチのデータ入力側に同時にそ
   ｎぞれ当該群の比較的高いウェイトのキャリイ対が加わ
   り、前記第１選択スイッチの制御入力側にはそれぞ扛択
   −的に各群の比較的に低いウェイトのキャリイ対が８口
   わり、さらに、第２時間段階においてｌ”ｌ：第１群の
   選択スイッチの出力側（結果出力側）が、２つの選択ス
   イッチの制御入力側と接続さ牡ており、該両選択スイッ
   チのデータ入力側は、低ウェイトのキャリイの加わるよ
   うに接続さ牡且ｍ１時間段階の第２番目の最高のウェイ
   トの群の対配置の選択スイッチの出力側に接続さｎてお
   り、さらに第２時間段階においては（第１の時間段接続
   さ扛ており、さらに、一方の対の選択スイッチのデータ
   入力側には同時に第３番目の最高ウェイトの群の比較的
   に低ウェイトのキャリイが加わり、他方の対の選択スイ
   ッチのデータ入力側には同時に第１時間段階の両選択ス
   イッチの出力が７１０わり、さらに第３時間段階におｒ
   ては第２番目の最高ウェイトの群の最高ウェイト結果出
   力側が、別の１つの群にまとめらｔた牛つの選択スイッ
   チの制御入力側と接続されており、前記牛つの選択スイ
   ッチのデータ入力側にはそれぞれ第３番目の最高のウェ
   イトの群の比較的に低いウェイトのキャリイ対と、第１
   群の、対として現われるキャリイが加わるようにした特
   許請求の範囲第１項記載の並列結合回路。 ３、第１の結合ユニット（１）が、２つの並列の第１加
   算装置から成り、該加算装置ににそ几ぞ肛相補的入カキ
   ャリイが加わるようにした特許請求の範囲第１項記載の
   並列結合回路４、　第２結合ユニット（５）はキャリイ
   の通過伝送さ九る２つの並列接続さ扛た加算器（８）か
   ら成り、該加算器の出力側が、１つの制御入力側を有す
   る第２選択スイッチ（４）のデータ入力側と接続されて
   いる特許請求の範囲第１項記載の並列結合回路。 ・５．第２結合ユニツ）　（５）ｌ−ｊ：キャリイの通
   過伝送される３つの並列接続の加算器（１０〕から成り
   、こｎら加算器（１０）の２つに相補の入カキャリイが
   供給され、さらに、制御入力側として、第３加算Ｎ　（
   １０）の入カキャリイに対する入力側が、判定ロジック
   （２）の出力側と接続されている特許請求の範囲第１項
   記載の並列結合回路。 ６、判定口・タック（２１Ｊ２つより多くの入力対を有
   する多重選択スイッチ（３′　）を有する特許請求の範
   囲第１項記載の並列結合回路７、１つのキャリイ対が並
   列的に１つの選択スイッチ（３）の入力側及び比較的に
   高いウェイトの群又に時間段階の多重選択スイッチ（３
   ′）の制御入力側及び選択スイッチ（３〕の入力側に導
   かｎ１選選択スイッチ３）の入カキャリイが、選択スイ
   ッチ（３）の制御入用６項記載の並列結合回路。 ８、Ｒ筏親風入礪判定口・ノックを有し、該ロジツクに
   群ごと及び時間段階ごとに配置構成されていて、群ごと
   に対応づけられた、条件づけられたキャリイを求めるよ
   うにし、入カキャＩＪイヲ考慮して、２つの２進コード
   化オペランＩ−′に対して短縮したキャリイ通過伝送を
   行なう並列結合回路において、両オペランド（ＡＩＢ）
   に相応するビット列をそのウェイトにしたがっての配列
   で且群ごとに同時に２つのキャリイ出力側を有する少な
   くとも１つの第１の結合ユニツ１−（１）に供給し該両
   キャリイ出力側には１つの群の２つの可能な択一的なキ
   ャリイ（キャリイ対）のうちの各１つが取出可能であり
   、すべてのキャリイ対が判定ロジックに供給さｎ該判定
   ロジックは複数個の、群ごとに配属され時間段階にて順
   次連続する対配置された選択スイッチ（３）から成り、
   該選択スイッチの出方側は夫々、後続する時間段階の選
   択スイッチ対のデータ入力側に分岐さｎｌさらに、各選
   択スイッチ対の制御入力側に、 ａ）そｎぞｎのキャリイ対が知ら九ている場合少なくと
   も１つの比較的に低いウェイトの群の少なくとも１つの
   先行の時間段階の少なくとも１つのキャリイ対を供給さ
   汎、もしくは ｂ）そ肛ぞｎのキャリイ対が知ら扛ていない場合固定的
   に定めら九だ制御量を供給さ几て段階に切換１送される
   ようにしたことを特徴とする並列結合回路。 ９１つの群の最後の時間段階が、夫々唯１つの選択スイ
   ッチを有する特許請求の範囲第８項記載の並列結合回路
   。 １０、入カキャリイを、すべての群の最後の時間段階の
   制御入力側に並列に導く特許請求の範囲第８項記載の並
   列結合回路。 １１、第１結合ユニットは夫々相補人カキャリイを有す
   る第１、第２加算器から成り、第１加算器の和出力（側
   ）を、第１加算器に対して相補的な入カキャリイを有す
   る別の加算器に供給し、さらに、第２及び別の加算器の
   和出力を両相のビット比較のため比較器に供給する特許
   請求の範囲第８項記載の並列結合回路１２、第１、第２
   加算器を全加算器として、また別の加算器を半加算器と
   して構成した特許請求の範囲第１１項記載の並列結合回
   路。