SU959069A1 - Последовательный цифровой сумматор - Google Patents
Последовательный цифровой сумматор Download PDFInfo
- Publication number
- SU959069A1 SU959069A1 SU803228343A SU3228343A SU959069A1 SU 959069 A1 SU959069 A1 SU 959069A1 SU 803228343 A SU803228343 A SU 803228343A SU 3228343 A SU3228343 A SU 3228343A SU 959069 A1 SU959069 A1 SU 959069A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- register
- input
- cycle
- control unit
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
Изобретение относитс к вычислительной технике.
Известно арифметическое устройство последовательного действи , содержшцее регистры слагаемых, элементы И, ИЛИ, триггер и блок управлени 1J.
Однако это устройство характеризуетс огрсшиченными фун кциональным возможност ми, поскольку число операндов ограничено двум и отсутствует возможность операции одновременного сложени -вычитани .
Наиболее близким по технической сущности к предлагаемому вл етс последовательный цифровой сумматор/ содержащий регистр слагаемых, iTi элементов И, элемент ИЛИ, генератор тактовой частоты и распределитель импульсов {2.
Недостатком этого устройства вл етс невозможность одновременного сложени и вычитани п чисел, подаваекых последовательными кодами младшими разр дами вперед.
Цель изобретени - расширение класса решаекых задач за счет получени возможности в|1читани п чисел, подаваемых последовательными кодами мпгщшими разр дами впереЛ
Поставленна цель достигаетс тем, что в последовательный сумматор, содержащий регистр слагаемых,п элементов И, элемент ИЛИ, генератор тактовой частоты и распределитель импульсов , причем п выходов регистра слагаемых соединены соответственно с первыми входами п элементов И,вторые входы которых соединены соответ10 ственно с п выходами распределител импульсов, вход которого соединен с выходом генератора тактовой частоты, ) h выходов элементов И соединены.со- ; ответственно с И входами элемента
15 ИЛИ, введены счетчик, регистр цикла, триггер .цикла, триггер устаноззки в ноль и блок управлени , содеркащий первый, второй, третий и четвертый элементы И, первый вход первого эле20 мента И блока управлени - соединен с выходом первого разр да регистра цикла , первый-вход .второго элемента i блока управлени соединен с выходом третьего разр1Зда регистра цикла,
Claims (2)
- 25 первый вход третьего элемента И блока управлени соединен с выходом (2 ( ) разр да регистра цикла, .вторые входы первого,- второго, третьего элементов И объединены и соеди30 нены с пр мь1М выходом триггера цикла. вход установки в ноль которогр соединен с выходом первого разр да регистра цикла, вход установки в единицу - с п + 2 выходом распределител импульсов, выход тактовых импульсов которого соединен с управл ющим входом регистра цикла, счетным входо триггера установки в ноль, третьим входом второго элемента И-и первым входом четвертого элемента И блока управлени , выход первого элемента блока управлени соединен с входом разрешени записи регистра anaraeivtix выход второго элемента И блока управлени соединен с вторым входом четвертого элемента И блока управлени , выход которого соединен со сдви говым входом счетчика, счетный вход которого соединен с выходом генератора тактовой частоты, управл ющий вход - с выходом элементаИЛИ, а выход вл етс выходом сумматора, выход третьего элемента И блока управлени соединен с К-входом триггера установки в ноль, D-вход которого вл етс входом Запуск сумматора а пр мой выход соединен с входами установки в ноль регистра цикла, рас пределител импульсов и счетчика. На чертеже изображена схема последовательного цифрового сумматора. Последовательный цифровой сумматор содержит регистр 1 слагаемых, п. элементов И 2, элемент ИЛИ 3, распр делитель 4 импульсов, генератор 5 тактовой частоты, регистр б цикла, триггер 7 цикла, триггер 8 установки в ноль, счетчик 9, блок 10 управ лени , содержащий первый, второй, третий, четвертый элементы И 1-1,12 13 и 14. Устройство работает следующим образом . Пусть необходи ю одновременно сло жить и вычесть несколько чисел с раз личными знаками. Положительные числ записаны в пр мом коде, отрицательны в дополнительном. Вычитание числа пр псдачё инвертируют. Числа подают на параллельные входы регистра 1 слагаeivtjx (каждое число на свой разр д регистра) младшими разр дами вперед По сигналу Запуск снимаетс установка в ноль регистра цикла, распределител импульсов и счетчика. В liepBOM цикле работы сумматора в ра р да регистра 1 слагаемых,на которые будут подаватьс вычитаеи«де числа, записываютс единицы и с распределител .4 импульсов на вторале входы « элементов И 2 поступает сери из импульсов.С выхода элемента ИЛИ 3 н управл ющий вход счетчика 9 импульсов поступает и записываетс число, равное количеству вычитае «х чисел. Сигнал, поступающий с выхода элемента И 14 блока 10 управлени запрещае сдвиг информации в счетчике 9 и в следующем цикле в разр ды регистра 1 слагаемых подаютс младшие разр ды всех чисел, участвующих в процессе сложени -вычитани , а затем на вторые входы элементов И 2 с выходов распределител 4 импульсов вновь подаетс сери изп импульсов. Состо ние счетчика 9 суммируетс с количеством единиц в младщих разр дах чисел, Ь частвующих в операции сложени -вычитани . В следующих циклах работы устройства производитс сдвиг информации , записанной в счетчике 9, на один разр д в сторону младших разр дов и запись в разр ды регистра 1 слагаемых последующих разр дов чисел с подачей на вторые входы п элементов И 2 серий из п импульсов с выходов распределител 4 импульсов и запись полученной информации в счетчик 9. С каждым сдвигом счетчика 9 выводитс соответствующий разр д результата сложени -вычитани . Положительный результат получаетс в пр мом коде, отрицательный - в дополнительном . После введени в разр ды регистра 1 слагаемых знаковых разр дов чисел , в начале (п+1)-го цикла распределител 4 импульсов (так как в первом цикле ввод тс единицы поправки мпадшего разр да) на выходе элемента И 1Г блока 10 управлени формируетс сигнал запрета записи в регистр 1 слагае «ых, который сохран етс до конца операции. Триггер 7 цикла устанавливаетс в единицу по (п+2)-му импульсу распределител 4. импульсов в конце п цикла, поэтому дл введени знаковых разр дов чисел в регистр 1 слагае ых, на выходе элемента И 11 блока 10 управлени нужно иметь разрешение еще на один такт сдвига, дл чего на первый вход элемента И 11 блока 10.управлени подаетс значение первого разр да регистра б цикла, которое задерживает действие триггера 7 цикла на врем , достаточное дл ввода знаковых разр дов чисел в регистр 1 слагаемых. Окончание операции сложени -вычитани п чисел происходит после прохождени (1+п+} о(5дп) циклов распределител 4 импульсов-, (п+1)-й цикл полностью проходит при наличии единицы во втором разр де регистра 6 цикла и при значении триггера 7 цикла , равном единице, значит дл получени результату необходимо после введени знаковых разр дов чисел провести еще (I ofijinC ) циклов распределител -4 импульсов. Дл этого на первый вход И 13 блока 10 управлени подаетс значение- ( )-го разр да регистра 6,и в конце этого цикла по тактовому импульсу распределител 4 импульсов происходит установ сумматора в ноль. Таким образом, данный сумматор может проводить операцию сложени вычитани над числами с любым натуральным основанием, числа могут быт целыми, правильными или смешанными дроб ми. Приведенный режим сложени вычитани можно использовать не тол ко при последовательной, но и при параллельной подаче чисел. Количеств или разр дность чисел, участвующих в операции, неограничено. Формула изобретени Последовательный цифровой суюлатор , содержащий регистр слагаемых,п элементов И, элемент ИЛИ, генератор тактовой частоты и распределитель импульсов, причем гт выходов регистра слагаеьФах соединен соответственно с первыми входами п элементов И, вторые входы которых соединены соответственно с п. выходами распределител импульсов, вход которого соединен с выходом генератора тактовой частоты , п выходов элементов И соедит ны соответственно с п входами эледМента ИЛИ, отличающийс Тем, что, с целью расширени класса решаемых задач за счет получени возможности вычитани и чисел, подаваемых последовательнымикодами млад шими разр дами вперед, в него введены счетчик, регистр цикла, триггер цикла, триггер установки в ноль и блок управлени , содержащий первый, второй, третий и четвертый элементы И, первый вход первого элемента И ,.. блока управлени соединен с выходом первого разр да регистра цикла, nepi вый вхЬд второго элемента .И блок. управлени соединен с выходом третьего разр да регистра цикла, первый вход третьего элемента И блока управлени соединен с выходом (2+ ,2.чС ) разр да регистра цикла, вторые входы первого, второго, третьего элементов 1л объединены и соединены с пр млм выходом триггера цикла, вход установки в ноль которого соединен с выходом первого разр да регистра цикла, авход установки в единицу - с п +2 выходом распределител импульсов, илход тактовых импульсов которого соединен с управл ющим входом регистра цикла, счетным входом триггера установки в ноль, третьим входом второго элемента И и первым входом четвертого элемента И блока управлени , выход первого элемента блока управлени соединен с входом разрешени зсшиси регистра -слагаемых., выход второго элементами блока управлени соединен с вторым входом четвертого элемента И блока управлени , выход которого соединен со сдвиговым входом счетчика, счетный вход которого соединен с выходом генератора тактовой частоты, управл ющий вход - с выходом элемента ИЛИ, а выход вл етс выходом сумматора, выход третьего элемента И блока управлени соединен с К -входом триггера установки в ноль,J -вход которого вл етс входом Запуск суммато- тора, а пр мой выход соединен с входами установки в ноль регистра цикла , распределител импульсов и счетчика , . . . . . Источники информации, во внимание при экспертизе 1.Авторское свидетельство СССР 693371, кл. G Об F 7/50, 1976.
- 2.Малиновский Б.Н. Введение в кибернетическую технику. Киев, Наукова думка , 1979, с. 122, рис. 34 (прототип). Запаек о BxoS слагаемы)(.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU803228343A SU959069A1 (ru) | 1980-12-12 | 1980-12-12 | Последовательный цифровой сумматор |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU803228343A SU959069A1 (ru) | 1980-12-12 | 1980-12-12 | Последовательный цифровой сумматор |
Publications (1)
Publication Number | Publication Date |
---|---|
SU959069A1 true SU959069A1 (ru) | 1982-09-15 |
Family
ID=20935824
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU803228343A SU959069A1 (ru) | 1980-12-12 | 1980-12-12 | Последовательный цифровой сумматор |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU959069A1 (ru) |
-
1980
- 1980-12-12 SU SU803228343A patent/SU959069A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU959069A1 (ru) | Последовательный цифровой сумматор | |
SU1280624A1 (ru) | Устройство дл умножени чисел с плавающей зап той | |
SU631919A1 (ru) | Устройство дл умножени п-разр дных чисел,представленных последовательным кодом | |
SU817702A1 (ru) | Устройство дл умножени чисел | |
SU1265763A1 (ru) | Устройство дл делени | |
SU479111A1 (ru) | Устройство дл одновременного выполнени арифметических операций над множеством чисел | |
SU675423A1 (ru) | Цифровое множительное устройство | |
RU2028661C1 (ru) | Устройство для вычисления функции | |
SU731436A1 (ru) | Двоично-дес тичное арифметическое устройство | |
SU603989A1 (ru) | Устройство дл умножени | |
SU551642A1 (ru) | Устройство делени чисел без восстановлени остатка | |
SU746507A1 (ru) | Арифметическое устройство | |
SU656056A1 (ru) | Устройство дл возведени в степень | |
SU1290315A1 (ru) | Арифметическое устройство в системе остаточных классов | |
SU1262482A1 (ru) | Последовательное устройство дл умножени | |
SU1119008A1 (ru) | Устройство дл умножени двоичных чисел в дополнительных кодах | |
SU938280A1 (ru) | Устройство дл сравнени чисел | |
SU593211A1 (ru) | Цифровое вычислительное устройство | |
SU815726A1 (ru) | Цифровой интегратор | |
SU485447A1 (ru) | Устройство дл делени чисел с восстановлением остатка | |
SU411452A1 (ru) | ||
SU666538A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный код | |
SU970356A1 (ru) | Устройство дл делени чисел | |
SU773620A1 (ru) | Число-импульсный функциональный преобразователь | |
SU568051A1 (ru) | Устройство дл возведени в квадрат |