SU551642A1 - Устройство делени чисел без восстановлени остатка - Google Patents
Устройство делени чисел без восстановлени остаткаInfo
- Publication number
- SU551642A1 SU551642A1 SU2123858A SU2123858A SU551642A1 SU 551642 A1 SU551642 A1 SU 551642A1 SU 2123858 A SU2123858 A SU 2123858A SU 2123858 A SU2123858 A SU 2123858A SU 551642 A1 SU551642 A1 SU 551642A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- register
- input
- quotient
- private
- dividend
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
- Error Detection And Correction (AREA)
Claims (3)
- На чертеже дана схема предлагаемого устройства. Оно содержит регистр 1 делимого, регистр 2 целител , регистр 3 частного, сумматор 4, преобразователь кодов 5, блок 6 анализа знаков, блок 7 коррекции частного , элементы И 8,9, элементы ИЛИ 1О, 11. Устройство делени предназначено дл делани чисел с фиксированной зап той, представленных в модифгщированном дополнитель ном коде. Код делимого числа записываетс в регистр 1, код делител - в регистр
- 2. В первом цикле на блоке 6 анализа зна- ков определ етс знак частного: если знаки делимого и делител совпадают, то в младмий разр д регистра 3 частного запиоывает с О, если знаки не совпадают - I . Знак регистра 1 делимого записываетс в блок 6 анализа знаков. Со второго по (n+l) циклы, где п - чи ло разр дов мантиссы делимого и делител , производитс вычисление цифр частного, блок анализа 6 анализирует знаки делител и делимого (остатка). Если знаки делител и делимого (остатка) не совпадают, то осуществл етс сложение содержимого регистjpoB 1 и 2 на сумматоре -4. Если знаки одинаковы , на сумматоре 4 происходит вычитание из делимого (остатка) делител , при этом в пепь переноса младшего разр да cyiv матора 1 через элемент ИЛИ 11 поступает I Затем открываетс элемент И 8, че- рез который код сумматора 4 со сдвигом влево на один разр д поступает на информационные входы регистра 3, При подаче первого управл ющего синхроимпульса с блока управлени одновременно частное с р&гистра 3 переписываетс в регистр 1, а полученный остаток из сумматора 4 в регистр 3 со сдвигом влево на один разр д. Вентили преобразовател кодов 5 запрещаютс . Второй управл ющий синхроимпульс осуществл ет запись частного в регистр 3 со сдвигом вл с на один разр д и запись остатка в регистр 1. Знак регистра 1 отсылаетс в блок 6 анализа знаков. В результате сравне ни знаков регистров 1 и 2 на блоке аналиоа знаков формируетс цифра частного. ЕСЛИ знаки сопарают, то в младший разр д регистра 3 частного записываетс 1, а если знаки не совпадают, то - О, С целью у1 8еньшени методической погрешности в конце операции, в случае, если делимое-положительно , а делитель - отрицательный , что запоминаетс в блоке 7 коррекции частного, осуществл етс коррекци частного через элемент И 9. Частное переписываетс в регистр 1, подачей первого управл ющего синхроимпульса на вход регистра 1. К младшему разр ду частного, записанного в сумматоре 4, через элемент И ИЛИ 11 частного прибавл етс единица и г.ри подаче второго управл ющего синхроимпульса скорректированное частное переписываетс в регистр 3 частного через элемент И 9 пр мой передачи кода сумматора на регистр
- 3. Формула изобретен Устройство делени чисел без восстановлени остатка, содержащее регистр целител , выход которого подключен к первому входу преобразовател кодов, выход которого подк первому входу сумматора, второй ключей вход которого подключен к выходу регистра делимого, блок анализа знаков, входы которого соответственно подключены к выходам стари(их разр дов регистра делимого и регистра делител , а выход блока анализа знаков подключен к второму входу преобразовател кодов и ко входу младщего разр да регистра частного, элементы И и элементы ИЛИ, отличающеес тем, что. с целью повышени точности и надежности. в устройство введен блок коррекциии частного , выход которого подключен к первым входам первого элемента И и первого элемента ИЛИ, второй вход которого подключен к первому управл ющему входу устройства и к первому входу второго элемента И, а выход первого элемента ИЛИ подключен к входу младшего разр да сумматора , выход которого подключен к вторым входам элементов И, выходы которых подключены к соответствующим входам второго элемента ИЛИ, выход которого подключен к первому входу регистра частного, второй вход которого подключен к второму управл ющему входу устройства и к первому входу регистра делимого, второй вход которого подключен к выходу регистра частного, входы блока коррекции частного подключены к выходам старших разр дов регистров делимого и делител .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2123858A SU551642A1 (ru) | 1975-04-10 | 1975-04-10 | Устройство делени чисел без восстановлени остатка |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2123858A SU551642A1 (ru) | 1975-04-10 | 1975-04-10 | Устройство делени чисел без восстановлени остатка |
Publications (1)
Publication Number | Publication Date |
---|---|
SU551642A1 true SU551642A1 (ru) | 1977-03-25 |
Family
ID=20616075
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU2123858A SU551642A1 (ru) | 1975-04-10 | 1975-04-10 | Устройство делени чисел без восстановлени остатка |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU551642A1 (ru) |
-
1975
- 1975-04-10 SU SU2123858A patent/SU551642A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1433833A (en) | Binary divider | |
SU551642A1 (ru) | Устройство делени чисел без восстановлени остатка | |
SU762003A1 (ru) | Устройство для редактирования информации 1 | |
SU959069A1 (ru) | Последовательный цифровой сумматор | |
SU666538A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный код | |
SU429423A1 (ru) | Арифметическое устройство | |
SU485447A1 (ru) | Устройство дл делени чисел с восстановлением остатка | |
SU568051A1 (ru) | Устройство дл возведени в квадрат | |
SU783787A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный код градусов и минут | |
SU815726A1 (ru) | Цифровой интегратор | |
SU1265763A1 (ru) | Устройство дл делени | |
SU593211A1 (ru) | Цифровое вычислительное устройство | |
SU424147A1 (ru) | Устройство для деления двоичных чисел | |
SU411452A1 (ru) | ||
SU1262482A1 (ru) | Последовательное устройство дл умножени | |
SU479111A1 (ru) | Устройство дл одновременного выполнени арифметических операций над множеством чисел | |
GB960951A (en) | Fast multiply system | |
SU418853A1 (ru) | ||
SU675423A1 (ru) | Цифровое множительное устройство | |
SU398948A1 (ru) | УСТРОЙСТВО дл ДЕЛЕНИЯ ЧИСЕЛ БЕЗ ВОССТАНОВЛЕНИЯ ОСТАТКА | |
SU817702A1 (ru) | Устройство дл умножени чисел | |
SU1405055A1 (ru) | Устройство дл извлечени квадратного корн | |
SU1552210A1 (ru) | Устройство дл делени | |
SU995088A1 (ru) | Устройство дл округлени числа в двоичном коде | |
SU362301A1 (ru) | ВСЕСОЮЗНАЯ ' ййТ?йТйО«т:11:;Г'е"ндп |