RU2008148940A - Способ и устройство кодирования с исправлением ошибок - Google Patents

Способ и устройство кодирования с исправлением ошибок Download PDF

Info

Publication number
RU2008148940A
RU2008148940A RU2008148940/09A RU2008148940A RU2008148940A RU 2008148940 A RU2008148940 A RU 2008148940A RU 2008148940/09 A RU2008148940/09 A RU 2008148940/09A RU 2008148940 A RU2008148940 A RU 2008148940A RU 2008148940 A RU2008148940 A RU 2008148940A
Authority
RU
Russia
Prior art keywords
polynomial
parts
length
multiplication
sequences
Prior art date
Application number
RU2008148940/09A
Other languages
English (en)
Other versions
RU2408979C2 (ru
Inventor
Норифуми КАМИЯ (JP)
Норифуми КАМИЯ
Original Assignee
Нек Корпорейшн (Jp)
Нек Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Нек Корпорейшн (Jp), Нек Корпорейшн filed Critical Нек Корпорейшн (Jp)
Publication of RU2008148940A publication Critical patent/RU2008148940A/ru
Application granted granted Critical
Publication of RU2408979C2 publication Critical patent/RU2408979C2/ru

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/1151—Algebraically constructed LDPC codes, e.g. LDPC codes derived from Euclidean geometries [EG-LDPC codes]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H03M13/1162—Array based LDPC codes, e.g. array codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H03M13/1168—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices wherein the sub-matrices have column and row weights greater than one, e.g. multi-diagonal sub-matrices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/611—Specific encoding aspects, e.g. encoding by means of decoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/615—Use of computational or mathematical techniques
    • H03M13/617—Polynomial operations, e.g. operations related to generator polynomials or parity-check polynomials
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6561—Parallelized implementations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Probability & Statistics with Applications (AREA)
  • General Physics & Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Discrete Mathematics (AREA)
  • Algebra (AREA)
  • Computing Systems (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Correction Of Errors (AREA)

Abstract

1. Способ кодирования с исправлением ошибок, использующий код с проверкой на четность с низкой плотностью, содержащий этапы, на которых: ! разделяют информационную битовую последовательность, которую необходимо обработать для кодирования с исправлением ошибок, на (m-r) частей первых блоков, каждый из которых содержит битовую последовательность, имеющую длину n и r частей вторых блоков, содержащих соответствующие битовые последовательности, которые имеют длины k1, k2, …, kr, где m, n являются положительными целыми числами, r целое число в интервале 1≤r≤m, и k1, k2, …, kr целые числа в интервале 0≤ k1, k2, …, kr≤n-1; ! первую арифметическую операцию для осуществления полиномиального умножения на упомянутые (m-r) частей первых блоков, и выводят r частей битовых последовательностей, имеющих длину n; и ! вторую арифметическую операцию для осуществления полиномиального деления и полиномиального умножения на упомянутые r частей вторых блоков и r частей результатов операции упомянутой первой арифметической операции, и вывод битовой последовательности, включая последовательности избыточных битов, которые имеют соответствующую длину n-k1, n-k2, …, n-kr. ! 2. Способ согласно п.1, при этом упомянутая вторая арифметическая операция содержит: ! первую операцию полиномиального деления и умножения для одновременного осуществления не более чем одного полиномиального деления и не более чем (r-1) полиномиальных умножений на второй блок, который имеет длину kr и r частей результатов операции от упомянутой первой арифметической операции, и вывод (n-kr) битов и (r-1) частей битовых последовательностей, которые имеют длину n упомянутых последовательностей избыто

Claims (11)

1. Способ кодирования с исправлением ошибок, использующий код с проверкой на четность с низкой плотностью, содержащий этапы, на которых:
разделяют информационную битовую последовательность, которую необходимо обработать для кодирования с исправлением ошибок, на (m-r) частей первых блоков, каждый из которых содержит битовую последовательность, имеющую длину n и r частей вторых блоков, содержащих соответствующие битовые последовательности, которые имеют длины k1, k2, …, kr, где m, n являются положительными целыми числами, r целое число в интервале 1≤r≤m, и k1, k2, …, kr целые числа в интервале 0≤ k1, k2, …, kr≤n-1;
первую арифметическую операцию для осуществления полиномиального умножения на упомянутые (m-r) частей первых блоков, и выводят r частей битовых последовательностей, имеющих длину n; и
вторую арифметическую операцию для осуществления полиномиального деления и полиномиального умножения на упомянутые r частей вторых блоков и r частей результатов операции упомянутой первой арифметической операции, и вывод битовой последовательности, включая последовательности избыточных битов, которые имеют соответствующую длину n-k1, n-k2, …, n-kr.
2. Способ согласно п.1, при этом упомянутая вторая арифметическая операция содержит:
первую операцию полиномиального деления и умножения для одновременного осуществления не более чем одного полиномиального деления и не более чем (r-1) полиномиальных умножений на второй блок, который имеет длину kr и r частей результатов операции от упомянутой первой арифметической операции, и вывод (n-kr) битов и (r-1) частей битовых последовательностей, которые имеют длину n упомянутых последовательностей избыточных битов; и
p-ую операцию полиномиального деления и умножения, где p является целым числом в интервале 2≤p≤r, для одновременного осуществления не более чем одного полиномиального деления и не более чем (r-p) полиномиальных умножений на (r-p+1) частей битовых последовательностей, которые имеют длину n, передаваемую от (p-1)-ой операции полиномиального деления и умножения, и упомянутый второй блок, который имеет длину kr-p+1, и выводят (n-kr-p+1) битов и (r-p) частей битовых последовательностей, которые имеют длину n упомянутых последовательностей избыточных битов.
3. Способ по п.2, при этом делитель в операции полиномиального деления содержит частное полинома, порождаемое делением полинома xn-1 на полином, содержащий произведение минимальных полиномов по простому полю элементов конечного поля, включая n-й корень из 1.
4. Устройство кодирования с исправлением ошибок, использующее код с проверкой на четность с низкой плотностью, содержащее:
блок деления для разделения информационной битовой последовательности, которую необходимо обработать для кодирования с исправлением ошибок, на (m-r) частей первых блоков, каждый из которых содержит битовую последовательность, имеющую длину n и r частей вторых блоков, содержащих соответствующие битовые последовательности, которые имеют длины k1, k2, …, kr, где m, n являются положительными целыми числами, r целое число в интервале 1≤r≤m, и k1, k2, …, kr целые числа в интервале 0≤ k1, k2, …, kr≤n-1;
r частей первых арифметических процессоров для осуществления полиномиального умножения на упомянутые (m-r) частей первых блоков, и каждый выводит битовую последовательность, имеющую длину n как результат операции; и
второй арифметический процессор для осуществления полиномиального деления и полиномиального умножения на упомянутые r частей вторых блоков и результаты операции соответственно, предоставляются параллельно от упомянутых r частей первых арифметических процессоров, и вывод битовой последовательности, включая последовательности избыточных битов, которые имеют соответствующие длины n-k1, n-k2, …, n-kr.
5. Устройство согласно п.4, при этом упомянутый второй арифметический процессор содержит:
первый модуль полиномиального деления и умножения для одновременного осуществления не более чем одного полиномиального деления и не более чем (r-1) полиномиальных умножений на второй блок, который имеет длину kr и результаты операции от упомянутых r частей первых арифметических процессоров, и вывод (n-kr) битов и (r-1) частей битовых последовательностей, которые имеют длину n упомянутых последовательностей избыточных битов; и
p-ый модуль полиномиального деления и умножения, где p является целым числом в интервале 2≤p≤r, для одновременного осуществления не более чем одного полиномиального деления и не более чем (r-p)полиномиальных умножений на (r-p+1) частей битовых последовательностей, которые имеют длину n, передаваемую от (p-1)-ого модуля полиномиального деления и умножения, и упомянутый второй блок, который имеет длину kr-p+1, и вывод (n-kr-p+1) битов и (r-p) частей битовых последовательностей, которые имеют длину n упомянутых последовательностей избыточных битов.
6. Устройство по п.4, при этом каждый из упомянутых первых арифметических процессоров содержит:
множество регистров, расположенных каскадом на множестве уровней; и
схемы исключающего ИЛИ, соединенные с соответствующими входными концами регистров в каскадном соединении,
при этом упомянутые схемы исключающего ИЛИ имеют логические состояния вывода, установленные соединениями, определяемыми на основе заранее заданной полиномиальной арифметической операции из условия, что логическое состояние вывода каждой из упомянутых схем исключающего ИЛИ - это одно из неинвертируемого и инвертируемого.
7. Устройство по п.5, при этом r-й модуль полиномиального деления и умножения содержит не более чем одну схему полиномиального деления и не более чем (r-q) частей схем полиномиального умножения, где q является целым числом в интервале 1≤q≤r.
8. Устройство по п.7, при этом упомянутая схема полиномиального деления осуществляет полиномиальное деление, используя делитель, который содержит частное полинома, получаемое делением полинома xn-1 на полином, содержащий произведение минимальных полиномов по простому полю элементов конечного поля, включая n-й корень из 1.
9. Устройство по п.5, при этом упомянутый первый арифметический процессор содержит:
множество регистров, расположенных каскадом на множестве уровней; и
схемы исключающего ИЛИ, соединенные с соответствующими входными концами регистров в каскадном соединении;
при этом упомянутые схемы исключающего ИЛИ имеют логические состояния вывода, установленные соединениями, определяемыми на основе заранее заданной полиномиальной арифметической операции из условия, что логическое состояние вывода каждой из упомянутых схем исключающего ИЛИ - это одно из неинвертируемого и инвертируемого.
10. Устройство передачи данных для модулирования входящих данных и передачи модулированных данных, содержащее устройство кодирования с исправлением ошибок согласно любому из пп.4-9 для осуществления кодирования с исправлением ошибок по входящим данным.
11. Устройство хранения данных для модулирования входящих данных и записи модулированных данных в записывающее устройство, содержащее устройство кодирования с исправлением ошибок согласно любому из пп.4-9 для осуществления кодирования с исправлением ошибок по входящим данным.
RU2008148940/09A 2006-05-12 2007-04-25 Способ и устройство кодирования с исправлением ошибок RU2408979C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006134092 2006-05-12
JP2006-134092 2006-05-12

Publications (2)

Publication Number Publication Date
RU2008148940A true RU2008148940A (ru) 2010-06-20
RU2408979C2 RU2408979C2 (ru) 2011-01-10

Family

ID=38693755

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2008148940/09A RU2408979C2 (ru) 2006-05-12 2007-04-25 Способ и устройство кодирования с исправлением ошибок

Country Status (6)

Country Link
US (1) US8205142B2 (ru)
EP (1) EP2031759B1 (ru)
JP (1) JP4978625B2 (ru)
CN (1) CN101490963B (ru)
RU (1) RU2408979C2 (ru)
WO (1) WO2007132656A1 (ru)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101809872B (zh) 2007-09-28 2013-06-05 松下电器产业株式会社 编码方法、编码器以及解码器
KR101464023B1 (ko) 2008-07-28 2014-11-20 에이저 시스템즈 엘엘시 가변 보상된 플라이 하이트 측정용 시스템들 및 방법들
US9343082B2 (en) * 2010-03-30 2016-05-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for detecting head contact
WO2012128309A1 (ja) 2011-03-22 2012-09-27 日本電気株式会社 誤り訂正符号化装置、誤り訂正符号化方法および誤り訂正符号化プログラム
US8526133B2 (en) 2011-07-19 2013-09-03 Lsi Corporation Systems and methods for user data based fly height calculation
WO2014054283A1 (ja) * 2012-10-05 2014-04-10 パナソニック株式会社 符号化方法、復号方法、符号化器、及び、復号器
US9293164B2 (en) 2013-05-10 2016-03-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for energy based head contact detection
US8937781B1 (en) 2013-12-16 2015-01-20 Lsi Corporation Constant false alarm resonance detector
US9129632B1 (en) 2014-10-27 2015-09-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Loop pulse estimation-based fly height detector
RU2639661C1 (ru) * 2016-09-02 2017-12-21 Акционерное общество "Калужский научно-исследовательский институт телемеханических устройств" Способ умножения и деления элементов конечных полей
WO2018218466A1 (zh) 2017-05-28 2018-12-06 华为技术有限公司 信息处理的方法和通信装置
CN110870207B (zh) * 2017-06-03 2022-05-10 华为技术有限公司 信息处理的方法和通信装置
RU2659025C1 (ru) * 2017-06-14 2018-06-26 Общество с ограниченной ответственностью "ЛЭНДИГРАД" Способы кодирования и декодирования информации
JP7004008B2 (ja) 2017-12-27 2022-01-21 日本電気株式会社 通信路分極を用いた誤り訂正符号化方法および装置、復号方法および装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05502539A (ja) 1990-09-19 1993-04-28 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 主データファイル及び制御ファイルが記録された記録担体、その記録方法及び装置、及びその読取装置
JP4045872B2 (ja) * 2001-07-18 2008-02-13 ソニー株式会社 符号化方法および符号化装置
US7162684B2 (en) * 2003-01-27 2007-01-09 Texas Instruments Incorporated Efficient encoder for low-density-parity-check codes
US7865806B2 (en) * 2006-03-03 2011-01-04 Peter Lablans Methods and apparatus in finite field polynomial implementations
US8225173B2 (en) * 2004-06-25 2012-07-17 Runcom Technologies Ltd Multi-rate LDPC code system and method
JP4821613B2 (ja) * 2004-12-15 2011-11-24 日本電気株式会社 誤り訂正符号化装置及びそれに用いる誤り訂正符号化方法
DE602005007320D1 (de) * 2005-02-22 2008-07-17 Lucent Technologies Inc Vorgehensweise und Apparat zur Encodierung von Low-Density Parity-Check (LDPC) Codes
CN1753315A (zh) * 2005-11-03 2006-03-29 华中科技大学 一种低密度奇偶校验码的编码方法

Also Published As

Publication number Publication date
RU2408979C2 (ru) 2011-01-10
EP2031759A4 (en) 2012-07-04
JP4978625B2 (ja) 2012-07-18
US8205142B2 (en) 2012-06-19
WO2007132656A1 (ja) 2007-11-22
CN101490963B (zh) 2013-11-06
JPWO2007132656A1 (ja) 2009-09-24
US20090187810A1 (en) 2009-07-23
EP2031759B1 (en) 2014-07-30
CN101490963A (zh) 2009-07-22
EP2031759A1 (en) 2009-03-04

Similar Documents

Publication Publication Date Title
RU2008148940A (ru) Способ и устройство кодирования с исправлением ошибок
US4584686A (en) Reed-Solomon error correction apparatus
Albertengo et al. Parallel CRC generation
US4873688A (en) High-speed real-time Reed-Solomon decoder
US5440570A (en) Real-time binary BCH decoder
US9450615B2 (en) Multi-bit error correction method and apparatus based on a BCH code and memory system
KR920000828B1 (ko) 가로아체(Galois field)연산장치
KR100202206B1 (ko) 유한체의 곱셈적역원을 계산하는 데이타 처리 장치
US7162679B2 (en) Methods and apparatus for coding and decoding data using Reed-Solomon codes
US10879934B2 (en) Integrated circuit and method for processing an encoded message word
US8103943B2 (en) Symbol reconstruction in Reed-Solomon codes
Ji et al. Fast parallel CRC algorithm and implementation on a configurable processor
Blahut Algebraic fields, signal processing, and error control
US8099655B1 (en) Galois field multiplier system and method
KR102519667B1 (ko) 일반화된 텐서곱(gtp) 코드의 효율적인 인코딩 방법 및 그 장치
RU2314639C1 (ru) Устройство декодирования кодов рида-соломона
US6405339B1 (en) Parallelized programmable encoder/syndrome generator
US20080140740A1 (en) Systems and methods for processing data sets in parallel
US6735737B2 (en) Error correction structures and methods
EP0329775B1 (en) High bandwidth reed-solomon encoding, decoding and error correcting circuit and method
US7526518B2 (en) Galois field multiplication system and method
RU2605672C1 (ru) Реконфигурируемый кодер рида-соломона
US20100031126A1 (en) System and method for using the universal multipole for the implementation of a configurable binary bose-chaudhuri-hocquenghem (BCH) encoder with variable number of errors
WO1991020028A1 (en) Universal galois field multiplier
Wu et al. Stream cipher by reed-solomon code