JP7004008B2 - 通信路分極を用いた誤り訂正符号化方法および装置、復号方法および装置 - Google Patents

Description

本発明はディジタルデータに生じたビット誤りを訂正可能な符号化／復号技術に係り、特に通信路分極を用いた符号化／復号技術に関する。

ディジタルデータの通信システムおよび記憶システムの運用では、様々な要因によって生じ得るビット誤りへの対策が必要である。その代表的な技術である誤り訂正符号化は、データ系列から予め規定された演算によって冗長データを計算し、それをデータ系列に付加することでビット誤りの訂正を可能にする。たとえば、特許文献１および２には、低密度パリティ検査符号の性質を用いて情報ビット系列を分割することで符号化利得を改善する誤り訂正符号化技術が開示されている。誤り訂正符号化方式のビット誤りに対する耐性は冗長数と伝送路の統計的な性質に依存する。

このようなビット誤りに対する耐性が最も優れている方式として、通信路分極を利用したＰｏｌａｒ符号化技術が知られている（非特許文献１）。通信路分極は、通信路の線形変換により、複数の通信路を誤り耐性の高い高信頼な通信路と耐性の低い通信路とに分極化することであり、誤り耐性の高い通信路を用いることで信頼性の高い情報送信が可能となる。Ｐｏｌａｒ符号化技術は、フレーム長を極めて長く設定する事によって理論限界に到達する誤り耐性を保証することができる。また、フレーム長が数千ビット程度のケースにおいても、Ｐｏｌａｒ符号化技術にＳＣ－Ｌｉｓｔ復号法（非特許文献２）を適用することで、他の符号化技術以上に高い訂正能力を達成できる。また、特許文献３には、Ｐｏｌａｒ符号のレートマッチング技術が開示されており、使用するシステムの要求に応じて、フレーム長の異なるＰｏｌａｒ符号を単一のＰｏｌａｒ符号から生成する手段を提供している。

また、Ｐｏｌａｒ符号化技術における復号処理遅延を抑制する技術として、ＳＣ復号法で省略可能な処理を選別して簡略化したSimplified SC（ＳＳＣ）復号法が提案されている（非特許文献３）。

国際公開第ＷＯ２０１０／０７３９２２号パンフレット 国際公開第ＷＯ２００７／１３２６５６号パンフレット 特表２０１７－５１２００４号公報

E. Arikan, "Channel polarization: A method for constructing capacity-achieving codes for symmetric binary-input memoryless channels," IEEE Transactions on Information Theory, vol.55, no.7, pp.3051-3073, July 2009. I. Tal and A. Vardy, "List decoding of polar codes," IEEE Transactions on Information Theory, vpl.61, no.5, pp.2213-2226, May 2015. A. A-. Yazdi and F. R. Kschischang, "A simplified successive-cancellation decoder for polar codes," IEEE Communications Letters, vol.15, no.2, pp.1378-1380, Dec. 2011.

Ｐｏｌａｒ符号化技術における課題は復号処理の高速化が困難なことである。

たとえば、非特許文献１にて提示されたSuccessive-Cancellation復号法（以下、ＳＣ復号法と略記する。）は、先頭から１ビットずつ順次、逐次的に訂正処理を行うため、原理的に並列処理による高速化が難しい。したがって、Ｐｏｌａｒ符号化技術では、フレーム長を長く設定する程ビット誤りへの耐性が向上する利点がある一方で、復号処理の並列化の困難さにより処理遅延の増大が問題となる。

また、フレーム長が数千ビット程度以下のケースで特に効果を発揮するＳＣ－Ｌｉｓｔ復号法でも同様に、並列処理の困難さに起因する処理遅延の増大が問題となる。

また、上述したＳＳＣ復号法では、ＳＣ復号法で省略可能な処理の選別がＰｏｌａｒ符号の構成方法や符号化率等の設定パラメータに依存する。このために、ＳＳＣ復号法は、通信状況の変化に応じて幅広いパラメータ設定が要求されるシステムへの適用が困難である。最近では、伝送容量の拡大のため、通信路状況に応じて符号化率や変調多値数を適応的に変化させるシステムが主流となっているので、ＳＳＣ復号法の適用が益々困難になっている。

そこで、本発明は上記の課題を解決しようとするものであり、その目的は、通信路分極を利用した誤り訂正復号処理を高速化できる符号化および復号技術を提供することにある。

本発明の第一の観点によれば、符号化装置は、一定ビット長Ｋにブロック化された情報ビット系列を符号化し、一定ビット長Ｍ×Ｌの符号ビット系列を生成する符号化装置であって、情報ビット長切替信号に従った指定ビット長毎に前記情報ビット系列を分割入力し、前記指定ビット長の情報ビットブロックに対して誤り訂正符号化を実行することで、各々が所定ビット長Ｍを有するＬ個のＭビット符号を生成する誤り訂正符号化手段と、前記Ｌ個のＭビット符号のビット順序を入れ替えて、各々が所定ビット長Ｌを有するＭ個のＬビットブロックに変換するブロック長変換手段と、通信路分極処理により前記Ｍ個のＬビットブロックを各々がビット長Ｌを有するＭ個のＬビット符号に変換し、変換されたＭ×Ｌビット符号を前記符号ビット系列として出力するＰｏｌａｒ変換手段と、前記Ｐｏｌａｒ変換手段の通信路分極情報に基づいて、前記情報ビット系列を一定長とは限らないＬ個の指定ビット長に分割するための前記情報ビット長切替信号を生成する情報ビット長切替手段と、を有する。
本発明の第二の観点によれば、復号装置は、符号化装置において一定ビット長Ｋの情報ビット系列に対して誤り訂正符号化および通信路分極処理により一定ビット長Ｍ×Ｌの符号ビット系列が生成され、当該符号ビット系列に対応した入力信号系列を入力し、前記入力信号系列から前記情報ビット系列を推定する復号装置であって、前記入力信号系列を各々がＬ個の入力信号からなるＭ個の入力信号ブロックに分割し、前記Ｍ個の入力信号ブロックに対してそれぞれ通信路分極処理を実行し、前記Ｍ個の入力信号ブロックの各々に対してＬ個のＰｏｌａｒ復号信号を出力するＭ個のＰｏｌａｒ復号手段と、前記Ｍ個のＰｏｌａｒ復号手段からそれぞれ出力される、各々がＬ個のＰｏｌａｒ復号信号からなるＭ個のＰｏｌａｒ復号信号ブロックから、情報ビット長切替信号により指定される指定ビット
長に従ってＰｏｌａｒ復号信号を入力し、誤り訂正復号方式により前記情報ビット系列を推定する誤り訂正復号手段と、前記Ｍ個のＰｏｌａｒ復号手段からそれぞれ出力される前記Ｍ個のＰｏｌａｒ復号信号ブロックに含まれる情報ビット長を前記指定ビット長として指定する前記情報ビット長切替信号を生成する情報ビット長切替手段と、を有する。
本発明の第三の観点によれば、符号化方法は、一定ビット長Ｋにブロック化された情報ビット系列を符号化し、一定ビット長Ｍ×Ｌの符号ビット系列を生成する符号化方法であって、誤り訂正符号化手段が、情報ビット長切替信号に従った指定ビット長毎に前記情報ビット系列を分割入力し、前記指定ビット長の情報ビットブロックに対して誤り訂正符号化を実行することで、各々が所定ビット長Ｍを有するＬ個のＭビット符号を生成し、ブロック長変換手段が、前記Ｌ個のＭビット符号のビット順序を入れ替えて、各々が所定ビット長Ｌを有するＭ個のＬビットブロックに変換し、Ｐｏｌａｒ変換手段が、通信路分極処理により前記Ｍ個のＬビットブロックを各々がビット長Ｌを有するＭ個のＬビット符号に変換し、変換されたＭ×Ｌビット符号を前記符号ビット系列として出力し、情報ビット長切替手段が、前記Ｐｏｌａｒ変換手段の通信路分極情報に基づいて、前記情報ビット系列を一定長とは限らないＬ個の指定ビット長に分割するための前記情報ビット長切替信号を生成する。
本発明の第四の観点によれば、復号方法は、符号化装置において一定ビット長Ｋの情報ビット系列に対して誤り訂正符号化および通信路分極処理により一定ビット長Ｍ×Ｌの符号ビット系列が生成され、当該符号ビット系列に対応した入力信号系列を入力し、前記入力信号系列から前記情報ビット系列を推定する復号方法であって、Ｍ個のＰｏｌａｒ復号手段が、前記入力信号系列を各々がＬ個の入力信号からなるＭ個の入力信号ブロックに分割し、前記Ｍ個の入力信号ブロックに対してそれぞれ通信路分極処理を実行し、前記Ｍ個の入力信号ブロックの各々に対してＬ個のＰｏｌａｒ復号信号を出力し、誤り訂正復号手段が、前記Ｍ個のＰｏｌａｒ復号手段からそれぞれ出力される、各々がＬ個のＰｏｌａｒ復号信号からなるＭ個のＰｏｌａｒ復号信号ブロックから、情報ビット長切替信号により指定される指定ビット長および出力順序に従ってＰｏｌａｒ復号信号を入力し、誤り訂正復号方式により前記符号ビット系列を推定し、情報ビット長切替手段が、前記Ｍ個のＰｏｌａｒ復号手段からそれぞれ出力される前記Ｍ個のＰｏｌａｒ復号信号ブロックに含まれる情報ビット長を前記指定ビット長として指定する前記情報ビット長切替信号を生成する。
本発明の第五の観点によれば、プログラムは、一定ビット長Ｋにブロック化された情報ビット系列を符号化し、一定ビット長Ｍ×Ｌの符号ビット系列を生成する符号化装置としてコンピュータを機能させるプログラムであって、情報ビット長切替信号に従った指定ビット長毎に前記情報ビット系列を分割入力し、前記指定ビット長の情報ビットブロックに対して誤り訂正符号化を実行することで、各々が所定ビット長Ｍを有するＬ個のＭビット符号を生成する誤り訂正符号化機能と、前記Ｌ個のＭビット符号のビット順序を入れ替えて、各々が所定ビット長Ｌを有するＭ個のＬビットブロックに変換するブロック長変換機能と、通信路分極処理により前記Ｍ個のＬビットブロックを各々がビット長Ｌを有するＭ個のＬビット符号に変換し、変換されたＭ×Ｌビット符号を前記符号ビット系列として出力するＰｏｌａｒ変換機能と、前記Ｐｏｌａｒ変換機能の通信路分極情報に基づいて、前記情報ビット系列を一定長とは限らないＬ個の指定ビット長に分割するための前記情報ビット長切替信号を生成する情報ビット長切替機能と、を前記コンピュータで実現する。
本発明の第六の観点によれば、プログラムは、符号化装置において一定ビット長Ｋの情報ビット系列に対して誤り訂正符号化および通信路分極処理により一定ビット長Ｍ×Ｌの符号ビット系列が生成され、当該符号ビット系列に対応した入力信号系列を入力し、前記入力信号系列から前記情報ビット系列を推定する復号装置としてコンピュータを機能させるプログラムであって、前記入力信号系列を各々がＬ個の入力信号からなるＭ個の入力信号ブロックに分割し、前記Ｍ個の入力信号ブロックに対してそれぞれ通信路分極処理を実行し、前記Ｍ個の入力信号ブロックの各々に対してＬ個のＰｏｌａｒ復号信号を出力するＭ個のＰｏｌａｒ復号機能と、前記Ｍ個のＰｏｌａｒ復号機能からそれぞれ出力される、
各々がＬ個のＰｏｌａｒ復号信号からなるＭ個のＰｏｌａｒ復号信号ブロックから、情報ビット長切替信号により指定される指定ビット長に従ってＰｏｌａｒ復号信号を入力し、誤り訂正復号方式により前記情報ビット系列を推定する誤り訂正復号機能と、前記Ｍ個のＰｏｌａｒ復号機能からそれぞれ出力される前記Ｍ個のＰｏｌａｒ復号信号ブロックに含まれる情報ビット長を前記指定ビット長として指定する前記情報ビット長切替信号を生成する情報ビット長切替機能と、を前記コンピュータで実現する。

本発明によれば、通信路分極を利用した高い誤り訂正能力を保証し、且つ高速処理が可能となる。さらに、指定ビット長に応じて誤り訂正符号化器を切り替えることで幅広い符号化率の設定においても高速な処理が可能である。

図１は、本発明による符号化および復号方法を適用したシステムの一例を示す構成図である。 図２は、本発明の一実施形態による符号化装置および復号装置の概略的構成を示すブロック図である。 図３は、図２に示す符号化装置における可変情報長符号化器の一構成例を示すブロック図である。 図４は、図３に示す可変情報長符号化器における符号化器の一構成例を示すブロック図である。 図５は、図２に示す符号化装置におけるブロック長変換器の変換方法の一例を示すビット配列図である。 図６は、図２に示す符号化装置におけるＰｏｌａｒ変換器の一構成例を示すブロック図である。 図７は、図２に示す符号化装置における情報長切替指示部の一構成例を示すブロック図である。 図８は、図２に示す復号装置における可変情報長復号器の一構成例を示すブロック図である。 図９は、図８に示す可変情報長復号器における復号器の一構成例を示すブロック図である。 図１０は、図２に示す符号化装置における符号化方法を説明するためのビット系列の一例を示す図である。 図１１は、図２示す復号装置における復号方法を説明するためのビット系列の一例を示す図である。 図１２は、情報ビット長２、符号ビット長１６の符号トレリスの一例を示す図である。 図１３は、情報ビット長４、符号ビット長１６の符号トレリスの一例を示す図である。 図１４は、情報ビット長５、符号ビット長１６の符号トレリスの一例を示す図である。 図１５は、情報ビット長１１、符号ビット長１６の符号トレリスの一例を示す図である。 図１６は、情報ビット長１２、符号ビット長１６の符号トレリスの一例を示す図である。 図１７は、情報ビット長１４、符号ビット長１６の符号トレリスの一例を示す図である。 図１８は、本発明の他の実施形態による符号化装置および／または復号装置と同様の機能を備えたデータ処理装置の概略的構成を示すブロック図である。

＜実施形態の概要＞
本発明の実施形態によれば、通信路分極に関する情報、たとえばＰｏｌａｒ符号化方式での凍結ビット位置情報を利用して符号化すべき情報のビット長を指定し、符号化すべき情報ビット系列を指定ビット長毎に分割する。このように分割された情報ビットブロックに基づいて誤り訂正符号化、続いてＰｏｌａｒ符号化を施すことにより、復号側におけるＰｏｌａｒ復号処理を並列化することが可能となる。さらに、符号化すべき情報ビットの指定ビット長に応じて誤り訂正符号化器を切り替えることで、通信状況の変化に応じて幅広いパラメータ設定が要求されるシステムへの適用が可能となる。

図１に例示するように、本発明の実施形態による符号化装置１００および復号装置２００は、伝送路を介した通信システムあるいは記憶媒体を介した記憶システムに適用可能である。符号化装置１００はデータ系列を符号化して符号系列を生成し、その符号系列に対応する信号が伝送路を通して送信されるか、あるいはメモリ等に記憶される。復号装置２００は、伝送路を通して受信した信号系列あるいはメモリから読み出された信号系列から元のデータ系列を推定する。

このようなシステムにおいて、データ伝送中に、あるいはデータ保存中に、雑音等の外乱によってディジタルデータにビット誤りが生じる場合がある。本実施形態による符号化／復号方法は、このようなビット誤りを高信頼かつ高速で訂正することができる。以下、本発明の実施形態について図面を参照して詳細に説明する。ただし、以下の実施形態に記載されている構成は例示であって、本発明の技術的範囲をそれらに限定する趣旨ではない。

１．構成
１．１）システム
図２に例示する符号化装置１００および復号装置２００は、図１に示すような符号化／復号システムを構成するものとする。

符号化装置１００は、可変情報長符号化器１０１、ブロック長変換器１０２、Ｐｏｌａｒ変換器１０３および情報ビット長切替部１０４を備える。可変情報長符号化器１０１は、入力するビット長Ｋの情報ビット系列を、情報ビット長切替部１０４から提供されるＬ個の指定ビット長（ｋ_０，ｋ_１，…，ｋ_Ｌ－１）に従って順次分割し、分割された情報ビットブロックｋｉ（ｉ＝０，１，…，Ｌ－１）に冗長ビットを付加して一定ビット長Ｍの符号を生成する。したがって、Ｌは情報ビット系列の分割数であり、Ｌ個の指定ビット長ｋ_０，ｋ_１，…，ｋ_Ｌ－１は同一長とは限らない。ｋ_０，ｋ_１，…，ｋ_Ｌ－１の各値は、後述するように、通信路分極に応じて、具体的にはＰｏｌａｒ符号化方式の凍結ビット位置情報に依存して、決定されうる。なお、数値Ｌは２のべき乗に設定される。Ｍビット符号を入力すると、ブロック長変換器１０２はブロック長をＭからＬに変換し（詳しくは後述する。）、ビット長Ｌのビット列をＰｏｌａｒ変換器１０３へ出力する。Ｐｏｌａｒ変換器１０３は、ビット長Ｌのビット列に対して線形変換を施し、ビット長Ｎ＝Ｍ×Ｌの符号ビット系列を出力する。

復号装置２００は、切替部２０１とマルチプレクサ／デマルチプレクサ２０２との間に並列配置されたＭ個のＰｏｌａｒ復号器Ｐ－ＤＥＣ（ｊ）（ｊ＝０，１，２，…，Ｍ－１）と、マルチプレクサ／デマルチプレクサ２０２に接続した可変情報長復号器２０３と、可変情報長復号器２０３へ指定ビット長（ｋ_０，ｋ_１，…，ｋ_Ｌ－１）を提供する情報ビット長切替部２０４と、を備える。切替部２０１は、符号化装置１００が出力したビット長Ｍ×Ｌの符号ビット系列に対応した信号系列を入力し、符号ビット系列のＬビットブロックに対応する信号系列ブロック毎に分割して、それぞれをＭ個のＰｏｌａｒ復号器Ｐ－
ＤＥＣ（ｊ）へ順次出力する。マルチプレクサ／デマルチプレクサ２０２は、Ｍ個のＰｏｌａｒ復号器Ｐ－ＤＥＣ（ｊ）によりそれぞれ復号された信号系列の同一順番の信号どうしを結合して可変情報長復号器２０３へ出力する。可変情報長復号器２０３は、Ｍ個のＰｏｌａｒ復号器Ｐ－ＤＥＣ（ｊ）から信号系列の信号を入力すると、そのＭ個の信号にそれぞれ対応する符号ビットをＭ個のＰｏｌａｒ復号器Ｐ－ＤＥＣ（ｊ）の対応する一つへフィードバックする。各Ｐｏｌａｒ復号器Ｐ－ＤＥＣ（ｊ）は、それぞれ符号ビットのフィードバックを受けながら、次の入力信号の復号を実行する。さらに、可変情報長復号器２０３は、対応する指定ビット長を参照しながらＭビット符号を復号して情報ビットブロックｋｉを生成し、それらを順次選択することでビット長Ｋの情報ビット系列を復号出力として生成する。なお、符号化装置１００の情報ビット長切替部１０４および復号装置２００の情報ビット長切替部２０４の機能については後述する。

以下、符号化装置１００および復号装置２００をそれぞれ構成する機能ブロックについて更に説明する。

１．２）可変情報長符号化器
図３に例示するように、可変情報長符号化器１０１は、切替部１１１とセレクタ１１２との間に並列配置されたＭ＋１個の誤り訂正符号化器Ｅ（ｈ）（ｈ＝０，１，２，…，Ｍ）を備える。Ｍ＋１個の誤り訂正符号化器Ｅ（ｈ）は、０ビットからＭビットまでの情報ビット長にそれぞれ対応した符号化器であるが、後述するように、誤り訂正符号化器Ｅ（０）、Ｅ（１）およびＥ（Ｍ）だけは機能が異なっている。切替部１１１とセレクタ１１２は、情報ビット長切替部１０４から入力する指定ビット長ｋ_ｉ（ｋ_０，ｋ_１，…，ｋ_Ｌ－１）に従って、Ｍ＋１個の誤り訂正符号化器Ｅ（ｊ）のうち当該指定ビット長に対応した一つの誤り訂正符号化器を選択する。各誤り訂正符号化器Ｅは、生成行列との行列演算により符号化ビット系列を生成する。誤り訂正符号化器Ｅの典型例を図４に示す。

図４に例示するように、Ｍ＋１個の誤り訂正符号化器Ｅ（ｊ）の各々は、入力するｋビットの情報ビット系列を保持するレジスタ１２１と、行列乗算部１２２と、予め指定したｋ×Ｍ生成行列Ｇ_ｋを保持した記憶部１２３とを有する。行列乗算部１２２は、レジスタ１２１に保持されたビット列とｋ×Ｍ生成行列Ｇ_ｋとを乗算することで、ｋビット入力情報を符号化したＭビット符号を出力する。

１．３）ブロック長変換器
ブロック長変換器１０２は、可変情報長符号化器１０１から入力した符号化ビット系列を所定の配列でメモリに記憶し、そのブロック長ＭをＰｏｌａｒ変換器１０３の符号長Ｌに変換する。一例として、図５に示すように、１６ビット長の入力ブロックを８ビット長の出力ブロックに変換する方法を示す。すなわち、１６ビット入力ブロックを図５のようにビット順を一致させて配列することで、８ビット出力ブロックは、各入力ブロックの同じビット位置の８ビットデータとなる。このようにブロック長変換器１０２は、一定の規則に従って、入力ビットブロックを所望のビット長を有する出力ビット系列に並び替えることができる。

１．４）Ｐｏｌａｒ変換器
図６に例示するように、Ｐｏｌａｒ変換器１０３は、Ｌビットの入力ビット系列を保持するレジスタ１３１と、行列乗算部１３２とを有する。サイズＬのビット反転行列Ｂ_Ｌと、２×２行列Ｇ_２

にｌ（エル）回クロネッカ積を施して得られるＬ×Ｌ行列と、の積行列を

とすれば、行列乗算部１３２は、レジスタ１３１に保持されたビット列に上記式（１）を乗算することで、Ｐｏｌａｒ符号化によるＬビット符号を生成し出力する（尚、Ｌ＝２^ｌである）。

１．５）情報ビット長切替部
図７に例示するように、情報ビット切替部１０４は、凍結ビット位置情報生成部１４１と分割ビット長生成部１４２とを有する。凍結ビット位置情報生成部１４１は、符号ビット長Ｍ×Ｌおよび情報ビット長Ｋを入力し、Ｋビット長の情報ビット系列をＭ×Ｌビット長の符号ビット系列に符号化するＰｏｌａｒ符号化の凍結ビット位置情報を算出する。分割ビット長生成部１４２は、凍結ビット位置情報および分割数Ｌを用いて、Ｌ個の指定ビット長（ｋ_０，ｋ_１，…，ｋ_Ｌ－１）を生成する。たとえば、分割ビット長生成部１４２は、ｉ＝０，１，…，Ｌ－１の各々に対して、整数の集合｛ｉＭ，ｉＭ＋１，…,（ｉ＋１）Ｍ－１｝の中で凍結ビット位置でない整数の個数をカウントし、そのカウント値を指定ビット長ｋ_ｉとして設定する。すなわち、このように指定ビット長ｋ_ｉを設定することにより、Ｐｏｌａｒ符号化方式において、耐性の低い通信路を凍結ビットとして除外し、誤り耐性の高いｋ_ｉ個の通信路に情報ビットを割り当てることを可能にする。

１．６）可変情報長復号器
図８に例示するように、可変情報長復号器２０３は、切替部２１１とセレクタ２１２との間に並列配置されたＭ＋１個の誤り訂正復号器Ｄ（ｈ）（ｈ＝０，１，２，…，Ｍ）を備える。Ｍ＋１個の誤り訂正復号器Ｄ（ｈ）は入力信号系列に対応する情報ビット数が互いに異なり、符号化装置１００の誤り訂正符号化器Ｅ（ｈ）にそれぞれ対応する。切替部２１１とセレクタ２１２は、情報ビット長切替部２０４から入力する指定ビット長（ｋ_０，ｋ_１，…，ｋ_Ｌ－１）に従って、Ｍ＋１個の誤り訂正復号器Ｄ（ｈ）のうち当該指定ビット長に対応した一つの誤り訂正復号器を選択する。各誤り訂正復号器Ｄは、ビタビ復号アルゴリズムを用いて符号ビット系列および情報ビット系列を生成し、情報ビット系列をセレクタ２１２へ、符号ビット系列を切替部２１１へ出力する。後述するように、各誤り訂正復号器Ｄから出力された符号ビットは、切替部２１１を通してＭ個のＰｏｌａｒ復号器Ｐ－ＤＥＣ（ｊ）へそれぞれフィードバックされる。誤り訂正復号器Ｄの典型例を図８に示す。

図９に例示するように、Ｍ＋１個の誤り訂正復号器Ｄ（ｈ）の各々は、符号トレリス情報保存部２２１、ブランチメトリック算出部２２２、パスメトリック算出部２２３およびパスメトリック選択部２２４を備える。ブランチメトリック算出部２２２、パスメトリック算出部２２３およびパスメトリック選択部２２４は、符号トレリス情報保存部２２１に保持された符号トレリス情報を参照しながらメトリック計算および最良メトリック選択を行う。ブランチメトリック算出部２２２は入力信号系列からブランチメトリックを算出し、パスメトリック算出部２２３はブランチメトリックからパスメトリックを算出し、パス
メトリック選択部２２４は、算出されたパスメトリックから最尤パスメトリックを選択し、最尤パスメトリックに対応する符号ビット系列および情報ビット系列を算出して出力する。具体例は後述する。

２．動作
２．１）符号化動作
図１０に例示するように、符号化装置１００はＫビット長の情報ビット系列を入力し、Ｍ×Ｌビット長の符号ビット系列を出力するものとする。Ｋビットの情報ビット系列は、通信路分極に応じた指定ビット長ｋ_０，ｋ_１，…，ｋ_Ｌ－１に従って、各々の長さが０ビット以上（０ビットも含む）Ｍビット以下のＬ個のブロックに分割されるものとする。すなわち、ｉ＝０，１，…，Ｌ－１として、０=<ｋ_ｉ=<Ｍである。Ｌ個の指定ビット長ｋ_０，ｋ_１，…，ｋ_Ｌ－１は情報ビット長切替部１０４に保持され、可変情報長符号化器１０１に供給される。

可変情報長符号化器１０１は、情報ビット長切替信号によりビット長ｋ_ｉが指定されると（動作Ｓ３０１）、切替部１１０およびセレクタ１１１により指定ビット長ｋ_ｉに対応する符号化器Ｅ（ｋ_ｉ）を選択し、当該選択された符号化器Ｅ（ｋ_ｉ）が指定ビット長ｋ_ｉと同数の情報ビットからＭビット長の符号ブロックＢ_ｉを生成する。可変情報長符号化器１０１は、この符号化動作をｉ＝０～Ｌ－１までＬ回実行し（動作Ｓ３０２）、これによりＬ個のＭビット符号ブロックＢ_０～Ｂ_Ｌ－１をブロック長変換器１０２へ出力する。

ただし、ｋ_ｉ＝０の場合に選択される符号化器Ｅ（０）は、情報ビット長切替信号をトリガとして、Ｍ個の０からなる系列０００・・・０を出力する。ｋ_ｉ＝１の場合に選択される符号化器Ｅ（１）は、情報ビット長切替信号をトリガとして、入力した情報１ビットをＭ回繰り返して出力する。ｋ_ｉ＝Ｍの場合に選択される符号化器Ｅ（Ｍ）は、入力のＭビット情報系列をそのまま出力する。それ以外のケース（ｋ_ｉ＝２、３、・・・Ｍ－１）では、それぞれの場合に選択された符号化器Ｅ（ｋ_ｉ）が、図４に例示したように、当該ｋ_ｉビット情報をｋ×Ｍ生成行列Ｇ_ｋと乗算し、その結果をＭビット符号ブロックとして出力する。

ブロック長変換器１０２は、Ｌ個のＭビット符号ブロックＢ_０～Ｂ_Ｌ－１を入力すると、所定の規則に従ってＭ個のＬビットブロックＢＬ_０～ＢＬ_Ｍ－１に変換され、Ｐｏｌａｒ変換器１０３へ出力される（動作Ｓ３０３）。たとえば、図５に例示するように、Ｌ個のＭビット符号ブロックＢ_０～Ｂ_Ｌ－１をビット順を一致させて配列し、Ｌ個の符号ブロックＢ_０～Ｂ_Ｌ－１の同じビット位置のＬビットを順次読み出すことで、Ｍ個のＬビットブロックＢＬ_０～ＢＬ_Ｍ－１を得ることができる。

Ｐｏｌａｒ変換器１０３は、Ｍ個のＬビットブロックＢＬ_０～ＢＬ_Ｍ－１を順次入力し、Ｍ個のＬビット符号データＣ_０～Ｃ_Ｍ－１を順次出力する。入力をＬ次元の行ベクトルｕとすれば、Ｐｏｌａｒ変換器１０３は、当該行ベクトルｕと式（１）に示すＬ×Ｌ行列とを乗算して得られるＬ次元の行ベクトルｃ：

を出力する。

こうしてＰｏｌａｒ変換器１０３は、Ｍ個のＬビットブロックＢＬ_０～ＢＬ_Ｍ－１のすべてについて上記Ｌ次元の行ベクトルｃを生成し、計Ｍ×Ｌビットの符号データＣ_０～Ｃ_Ｍ－１を符号化装置１００の符号ビット系列として出力する。

２．２）復号動作
復号装置２００は、符号化装置１００により出力されたＭ×Ｌビットの符号ビット系列に対応した信号系列を伝送路あるいは記憶媒体を介して入力する。この入力信号系列は、符号化装置１００が出力する符号ビットに対応した対数尤度比の系列で表現される。以下、出力側の１ビットに対応する入力側の対数尤度比をｍビットで表記するものとする。したがって、復号装置２００の入力信号系列のビット数はｍ×Ｍ×Ｌ（以下、ｍＭＬと記す。）となる。また、説明を簡単にするため、ＳＣ復号法を用いた復号動作について説明するが、ＳＣ－Ｌｉｓｔ復号法の場合も同様である。

＜Ｐｏｌａｒ復号＞
図１１に例示するように、ビット長ｍＭＬの入力信号系列は、切替部２０１によりｍＬビット毎に分割され、それぞれＭ個のＰｏｌａｒ復号器Ｐ－ＤＥＣ（０）～Ｐ－ＤＥＣ（Ｍ－１）へ入力する。これらＭ個のｍＬビットの対数尤度比データは、符号化装置１００のＰｏｌａｒ変換器１０３が出力したＬビット符号データＣ_０～Ｃ_Ｍ－１にそれぞれ対応する。Ｍ個のＰｏｌａｒ復号器Ｐ－ＤＥＣ（０）～Ｐ－ＤＥＣ（Ｍ－１）はＭ個のｍＬビット入力信号をそれぞれ入力し、Ｐｏｌａｒ符号の復号法を使用して、それぞれに対応したｍＬビットからなる対数尤度比データを順次出力する（動作Ｓ４０１）。より詳しくは、各Ｐｏｌａｒ復号器Ｐ－ＤＥＣは、そのｍＬビット対数尤度比データをｍビットずつＬ回に分けて順次出力する。以下、Ｐｏｌａｒ復号器の出力であるＬ個のｍビットデータの各々は出力順序ｉ（＝０，１，…，Ｌ－１）で区別される。なお、出力順序ｉに関する情報は、符号化装置１００と同様に、情報長切替部２０４から供給される。

既に述べたＳＣ復号法あるいはＳＣ－Ｌｉｓｔ復号法では、ｍビットの対数尤度比データが出力される毎に１ビットのデータを対応するＰｏｌａｒ復号器にフィードバックする必要がある。本実施形態によれば、そのフィードバックデータは後段の可変情報長復号器２０３によって生成される。

Ｍ個のＰｏｌａｒ復号器Ｐ－ＤＥＣ（０）～Ｐ－ＤＥＣ（Ｍ－１）の各々から出力されるｉ番目の出力ｍビットデータは、マルチプレクサ／デマルチプレクサ２０２を通してまとめられ、ｍＭビットデータとして可変情報長復号器２０３へ入力する。可変情報長復号器２０３は、後述するビタビ復号により、ｍＭビットデータに対応するｋ_ｉビットの情報ビット系列と、このｋ_ｉビットの情報ビット系列に対応するＭビット符号データとを生成する（動作Ｓ４０２）。たとえば、後述するように、Ｍビット符号データの一部がｋ_ｉビットの情報ビット系列となる。ｋ_ｉビットの情報ビット系列が復号装置２００の出力となり、Ｍビット符号データがマルチプレクサ／デマルチプレクサ２０２を通して分離され、各ビットが対応するＰｏｌａｒ復号器Ｐ－ＤＥＣへフィードバックされる。

より詳しくは、ｉ＜Ｌ－１である場合、マルチプレクサ／デマルチプレクサ２０２は、可変情報長復号器２０３が生成するＭビット符号を１ビットずつ分離し、各ビットを対応するＰｏｌａｒ復号器Ｐ－ＤＥＣにフィードバックする。Ｐｏｌａｒ復号器Ｐ－ＤＥＣは、フィードバックされた１ビットのデータを利用してｉ＋１番目のｍビットデータを算出する。以下同様にして、ｉ＝Ｌ－１まで上記の復号処理を繰り返す。最終的に、合計Ｋ（＝ｋ_０＋ｋ_１＋…＋ｋ_Ｌ－１）ビットの情報ビット系列が得られる。

＜可変情報長復号＞
可変情報長復号器２０３の動作について説明する。原理的には、図８に示したように、切替部２１１およびセレクタ２１２は、情報長切替部２０４からの情報ビット長切替信号に従って、Ｍ＋１個の復号器Ｄ（０）～Ｄ（Ｍ）から一つの復号器Ｄを選択する。復号器Ｄ（ｋ_ｉ）は、ｋ_ｉビットの情報ビット系列と、それに対応するＭビットの符号ビット系
列と、を生成し、ｋ_ｉビット情報をセレクタ２１２を介して出力し、Ｍビット符号を切替部２１１を通してＰｏｌａｒ復号器側へフィードバックする。

Ｍ＋１個の復号器Ｄ（０）～Ｄ（Ｍ）は、符号化装置１００の可変情報長符号化器１０１における符号化器Ｅ（０）～Ｅ（Ｍ）にそれぞれ対応する。したがって、ｋ_ｉ＝０の場合に選択される復号器Ｄ（０）は、セレクタ２１２から出力する情報ビットはないが、切替部２１１へＭ個の０からなるフィードバックデータ“０００・・・０”を返す。

また、ｋ_ｉ＝１の場合に選択される復号器Ｄ（１）は、ｍビットの対数尤度比で表現されたＭ個のＰｏｌａｒ復号信号に対して、正の値となる復号信号の総和と負の値となる復号信号の総和とを比較する。その比較結果に応じて、復号器Ｄ（１）は、０あるいは１の１ビット情報をセレクタ２１２から出力すると共に、生成した１ビットをＭ回繰り返して得られるＭビット系列０００・・・０あるいは１１１・・・１をフィードバックデータとして切替部２１１を通して返す。

さらに、ｋ_ｉ＝Ｍの場合に選択される復号器Ｄ（Ｍ）は、Ｍ個のＰｏｌａｒ復号信号の各々の正負を判定してＭビットデータを生成し、それをセレクタ２１２から出力すると共に、切替部２１１を通してＰｏｌａｒ復号器側へフィードバックする。

それ以外のケース（ｋ_ｉ＝２、３、・・・Ｍ－１）では、それぞれの場合に選択された復号器Ｄ（ｋ_ｉ）が、図９で説明したように、ビタビ復号アルゴリズムを用いてＭビット符号およびｋ_ｉビット情報を生成し、ｋ_ｉビット情報をセレクタ２１２へ、Ｍビット符号をフィードバックデータとして切替部２１１へ出力する。

以上の復号動作により、復号装置２００は、ｍＭＬビット長の入力信号系列からＫビット長の情報ビット系列を出力した時点で処理を終了する。

２．３）効果
以上述べた本発明の実施形態によれば、ビット長ＬのＰｏｌａｒ復号処理をＭ個並列に処理することができる。さらに、次の実施例で述べるように、ビタビアルゴリズムを使用する可変情報長復号器２０３での復号処理に要する時間ステップ数がＭとなる。復号処理に要する時間ステップ数がＭであるから、復号処理に要する総時間ステップ数はＭＬ＋Ｌｌｏｇ_２Ｌと概算される。

例えば、Ｍ＝１６、Ｌ＝６４と設定した場合、１０２４ビット長の符号ビット系列の復号処理を行うことになる。本実施形態によれば、１０２４ビット長のＰｏｌａｒ符号と同じ通信路分極を利用して情報ビットの分割を行うので、従来のＰｏｌａｒ符号化／復号方法と比較して、同程度以上の誤り訂正能力を有し、かつ約１４％の時間ステップ数で復号処理を完了することができる。

３．実施例
上述した符号化装置１００および復号装置２００の具体的な動作について説明する。一例として、情報ビット数Ｋ＝６４ビット、符号ビット長ＭＬ＝１２８、分割数Ｌ＝８、誤り訂正符号長Ｍ＝１６とする。従来の１２８ビット長のＰｏｌａｒ符号と同様の通信路分極に基づいて、６４ビットの情報ビット系列をｋ_０＝０、ｋ_１＝２、ｋ_２＝４、ｋ_３＝１１、ｋ_４＝５、ｋ_５＝１２、ｋ_６＝１４、ｋ_７＝１６と分割する場合、すなわちＫ＝０＋２＋４＋１１＋５＋１２＋１４＋１６の場合を説明する。以下に述べるように、本実施例によれば、従来の１２８ビット長のＰｏｌａｒ符号化／復号方法と比較して、同程度以上の誤り訂正能力を得ることができ、かつ約１７％の時間ステップ数で復号処理を完了する事が可能である。

３．１）符号化
図１０を参照すれば、Ｋ＝６４ビットの情報ビットは、長さの異なる８つのブロックに分割される（Ｋ＝０＋２＋４＋１１＋５＋１２＋１４＋１６）。ブロック毎に可変情報長符号化器１０１内の対応する符号化器Ｅに入力され、８つの１６ビット長の符号化ビットブロックＢ_０－Ｂ_７が出力される。

可変情報長符号化器１０１は、図３に示したように合計１７（＝Ｍ＋１）種類の符号化器Ｅを備えるが、本実施例ではｋ＝０、２、４、１１、５、１２、１４、１６の８種類のみを使用する。既に述べたように、ｋ＝０のケースは１６ビット長の０００・・・０を出力し、ｋ＝１６のケースは入力をそのまま出力するため、実質的に６種類の符号化器Ｅ（２）、Ｅ（４）、Ｅ（５）、Ｅ（１１）、Ｅ（１２）、Ｅ（１４）が必要となる。図４に示したように、符号化器Ｅはｋビットの入力情報ビットと、ｋ×１６生成行列Ｇ_ｋとの乗算処理を行う。したがって、本実施例では、以下の６つの生成行列が使用される。

可変情報長符号化器１０１の出力である８つの１６ビット符号ブロックＢ_０－Ｂ_７は、ブロック長変換器１０２によりブロック長が１６から８へ変換される。すなわち、図５に示すように、メモリに横方向（１６ビットずつ）に入力ビット列を書き込み、縦方向（８ビットずつ）読み出す。このようにビット順序が入れ替えられた１６個の８ビット系列が順次、Ｐｏｌａｒ変換器１０３へ出力される。

図６に例示したように、Ｐｏｌａｒ変換器１０３は、８ビットの入力情報に対して、以下に示す８×８行列を乗算して８ビット符号を出力する。Ｐｏｌａｒ変換器１０３は１６個の８ビット符号を順次出力して符号化処理を終了する。

３．２）復号
復号装置２００は、符号化装置１００の出力であるＭＬ（＝１２８）ビットの符号系列に対応した信号系列を入力する。各入力信号が正負を表す１ビットを含む９（＝ｍ）ビットで量子化される場合、復号装置２００への入力ビット数は１１５２（＝１２８×９＝ＭＬ×ｍ）ビットとなる。この入力信号系列を先頭から７２（＝８×９＝Ｌ×ｍ）ビットずつ１６個に分割することで、１６個の分割信号系列を１６個のＰｏｌａｒ復号器Ｐ－ＤＥＣ（０）～Ｐ－ＤＥＣ（１５）へそれぞれ入力させる。

Ｐｏｌａｒ復号器Ｐ－ＤＥＣは、出力データ毎に必要なフィードバックデータの生成を除けば、既存のＰｏｌａｒ復号技術を使用するので説明は省略する。以下、フィードバックデータの生成と復号出力の生成とを行う可変情報長復号器２０３について説明する。

可変情報長復号器２０３は、図８に示したように、原理的には合計１７（＝Ｍ＋１）種類の復号器Ｄを備えるが、本実施例では、ｋ＝０、２、４、１１、５、１２、１４、１６の８種類のみを使用する。既に述べたように、ｋ＝０とｋ＝１６のケースは問題にならないため、符号化装置１００の場合と同様に、実質的に６種類の復号器Ｄ（２）、Ｄ（４）、Ｄ（５）、Ｄ（１１）、Ｄ（１２）、Ｄ（１４）が必要となる。これら６種類の復号器Ｄは、上述した６種類の符号化器Ｅにおける生成行列Ｇ_２、Ｇ_４、Ｇ_５、Ｇ_１１、Ｇ_１２、Ｇ_１４にそれぞれ対応した符号トレリスを保持し、ビタビアルゴリズムを適用することで情報ビット系列と符号ビット系列とを出力する。

図１２～図１７は、生成行列Ｇ_２、Ｇ_４、Ｇ_５、Ｇ_１１、Ｇ_１２、Ｇ_１４にそれぞれ対応した６種類の符号トレリスを示す。ただし、図１５中の枝に記したラベルa, b, c, d, e, f, g, hは、次に示すように２つの４ビットデータからなる８つの集合をそれぞれ表す。

また、図１６中の枝に記したラベルは、上記８つの集合から選択した、二つの集合の和集合を表す。例えば、

となり、他も同様である。

さらに、図１７中の枝に記したラベルは、上記８つの集合から選択した、４つの集合の和集合を表す。例えば、

となり、他も同様である。

以上の様に、図１２、図１３および図１４に示すトレリスにおける各枝（ブランチ）には、図中に記載した４ビットのラベルが一つずつ対応しており、図１５に示すトレリスは、４ビットのラベルが二つずつ、図１６では４ビットのラベルが四つずつ、図１７では４ビットのラベルが八つずつ対応する。いずれのケースも単位時間ステップで４ビット分の処理が行えるため、最短で４単位時間ステップで復号処理を完了する。

各復号器Ｄでは、入力信号系列に対して、各符号トレリスに基づいたビタビアルゴリズムを適用し、最尤パスを算出する。最尤パスの算出は前述の様に最短４単位時間で行うことができる。最尤パスは４つの枝からなり、対応する各ｋビットの情報ビット系列を出力すると共に、同じく最尤パスとなる４つの枝のラベルによって構成される１６ビットを符号ビット系列として、Ｐｏｌａｒ復号器Ｐ－ＤＥＣへフィードバックする。

以上、復号装置２００の実施例について、可変情報長復号器２０３と、その構成要素である復号器Ｄを中心に説明した。復号器Ｄの構成例として、符号トレリスを用いたビタビアルゴリズムを使用する場合を説明したが、ビタビアルゴリズムの利用は一例であって、これに限定するものではない。特に、Ｐｏｌａｒ復号器Ｐ－ＤＥＣとしてＳＣ－Ｌｉｓｔ復号を使用する場合は、それに合わせてリストビタビアルゴリズムあるいは他のリスト復号方法を利用する事で、従来のＰｏｌａｒ符号および復号方法による誤り訂正能力と同程度以上の能力を保証することができる。

４．他の実施形態
上述した符号化装置１００および復号装置２００は、それぞれ単体の装置であってもよいし、両方が一つのデータ処理装置内に内蔵されていてもよい。また、符号化器／復号器として１チップに構成されていてもよい。また、符号化装置１００および復号装置２００のそれぞれの機能はコンピュータプログラムをプロセッサ上で実行するにより実現することもできる。このようなプログラムあるいはプログラムを格納した記憶装置も本発明の技術的範囲内に含まれる。

図１８に例示するように、データ処理装置５００が、プロセッサ５０１、外部とデータのやりとりを行うインタフェース５０２、およびプログラム等を格納するメモリ５０３から構成されているものとする。プロセッサ５０１は、メモリ５０３から上述した符号化機能および／または復号機能を実現するプログラムを実行することにより、符号化装置１００および／または復号装置２００として機能する。このようなデータ処理装置５００は、通信装置あるいはデータ書き込み／読み出し装置の符号化器および復号器として用いることができる。

５．付記
上述した実施形態の一部あるいは全部は、以下の付記のようにも記載されうるが、これらに限定されるものではない。
（付記１）
一定ビット長Ｋにブロック化された情報ビット系列を符号化し、一定ビット長Ｍ×Ｌの符号ビット系列を生成する符号化装置であって、
情報ビット長切替信号に従った指定ビット長毎に前記情報ビット系列を分割入力し、前記指定ビット長の情報ビットブロックに対して誤り訂正符号化を実行することで、各々が所定ビット長Ｍを有するＬ個のＭビット符号を生成する誤り訂正符号化手段と、
前記Ｌ個のＭビット符号のビット順序を入れ替えて、各々が所定ビット長Ｌを有するＭ個のＬビットブロックに変換するブロック長変換手段と、
通信路分極処理により前記Ｍ個のＬビットブロックを各々がビット長Ｌを有するＭ個のＬビット符号に変換し、変換されたＭ×Ｌビット符号を前記符号ビット系列として出力す
るＰｏｌａｒ変換手段と、
前記Ｐｏｌａｒ変換手段の通信路分極情報に基づいて、前記情報ビット系列を一定長とは限らないＬ個の指定ビット長に分割するための前記情報ビット長切替信号を生成する情報ビット長切替手段と、
を有する符号化装置。
（付記２）
前記情報ビット長切替手段は、ｉ＝０，１，…，Ｌ－１として、各ｉに対する整数の集合｛ｉＭ，ｉＭ＋１，…,（ｉ＋１）Ｍ－１｝の中で前記通信路分極の凍結ビット位置でない整数の個数を前記指定ビット長として設定する付記１に記載の符号化装置。
（付記３）
前記誤り訂正符号化手段は、
それぞれ入力する指定ビット長ｋ（ｋは０以上Ｍ以下の整数）が異なるＭ＋１個の誤り訂正符号化器と、
前記情報ビット長切替信号に従って前記Ｍ＋１個の誤り訂正符号化器から一の誤り訂正符号化器を選択する選択手段と、
を有し、前記Ｍ＋１個の誤り訂正符号化器の各々は指定ビット長ｋの情報ビットブロックに冗長ビットを付加してＭビット符号を生成し、前記選択手段は前記情報ビット長切替信号に従った指定ビット長ｋに応じて誤り訂正符号化器を切り替える、付記１または２に記載の符号化装置。
（付記４）
符号化装置において一定ビット長Ｋの情報ビット系列に対して誤り訂正符号化および通信路分極処理により一定ビット長Ｍ×Ｌの符号ビット系列が生成され、当該符号ビット系列に対応した入力信号系列を入力し、前記入力信号系列から前記情報ビット系列を推定する復号装置であって、
前記入力信号系列を各々がＬ個の入力信号からなるＭ個の入力信号ブロックに分割し、前記Ｍ個の入力信号ブロックに対してそれぞれ通信路分極処理を実行し、前記Ｍ個の入力信号ブロックの各々に対してＬ個のＰｏｌａｒ復号信号を出力するＭ個のＰｏｌａｒ復号手段と、
前記Ｍ個のＰｏｌａｒ復号手段からそれぞれ出力される、各々がＬ個のＰｏｌａｒ復号信号からなるＭ個のＰｏｌａｒ復号信号ブロックから、情報ビット長切替信号により指定される指定ビット長に従ってＰｏｌａｒ復号信号を入力し、誤り訂正復号方式により前記情報ビット系列を推定する誤り訂正復号手段と、
前記Ｍ個のＰｏｌａｒ復号手段からそれぞれ出力される前記Ｍ個のＰｏｌａｒ復号信号ブロックに含まれる情報ビット長を前記指定ビット長として指定する前記情報ビット長切替信号を生成する情報ビット長切替手段と、
を有する復号装置。
（付記５）
前記情報ビット長切替手段は、ｉ＝０，１，…，Ｌ－１として、各ｉに対する整数の集合｛ｉＭ，ｉＭ＋１，…,（ｉ＋１）Ｍ－１｝の中で、前記Ｐｏｌａｒ復号手段に対応するＰｏｌａｒ符号化方式における凍結ビット位置でない整数の個数を前記指定ビット長として設定する付記４に記載の復号装置。
（付記６）
前記誤り訂正復号手段は、
それぞれ出力する指定ビット長ｋ（ｋは０以上Ｍ以下の整数）が異なるＭ＋１個の誤り訂正復号器と、
前記情報ビット長切替信号に従って前記Ｍ＋１個の誤り訂正復号器から一の誤り訂正復号器を選択する選択手段と、
を有し、前記Ｍ＋１個の誤り訂正復号器は、指定ビット長の情報ビットブロックに冗長ビットを付加してＭビット符号を生成するＭ＋１個の誤り訂正符号化器にそれぞれ対応し、前記選択手段は前記情報ビット長切替信号に従った指定ビット長に応じて誤り訂正復号
器を切り替える、付記４または５に記載の復号装置。
（付記７）
前記Ｍ＋１個の誤り訂正復号器は、
指定ビット長ｋが０以上Ｍ以下の整数として、サイズがｋ×Ｍの生成行列から定まる符号トレリス情報を保存する保存手段と、
前記符号トレリス情報を用いたビタビアルゴリズムによってビット長ｋの情報ビット系列を推定する計算手段と、
を有する、付記６に記載の復号装置。
（付記８）
前記誤り訂正復号手段は、前記Ｍ＋１個の誤り訂正復号器において復号された前記情報ビット系列に対応する符号ビット系列の符号ビットを前記Ｍ個のＰｏｌａｒ復号手段へそれぞれＰｏｌａｒ復号のためにフィードバックする、付記４－７のいずれか１項に記載の復号装置。
（付記９）
一定ビット長Ｋにブロック化された情報ビット系列を符号化し、一定ビット長Ｍ×Ｌの符号ビット系列を生成する符号化方法であって、
誤り訂正符号化手段が、情報ビット長切替信号に従った指定ビット長毎に前記情報ビット系列を分割入力し、前記指定ビット長の情報ビットブロックに対して誤り訂正符号化を実行することで、各々が所定ビット長Ｍを有するＬ個のＭビット符号を生成し、
ブロック長変換手段が、前記Ｌ個のＭビット符号のビット順序を入れ替えて、各々が所定ビット長Ｌを有するＭ個のＬビットブロックに変換し、
Ｐｏｌａｒ変換手段が、通信路分極処理により前記Ｍ個のＬビットブロックを各々がビット長Ｌを有するＭ個のＬビット符号に変換し、変換されたＭ×Ｌビット符号を前記符号ビット系列として出力し、
情報ビット長切替手段が、前記Ｐｏｌａｒ変換手段の通信路分極情報に基づいて、前記情報ビット系列を一定長とは限らないＬ個の指定ビット長に分割するための前記情報ビット長切替信号を生成する、
符号化方法。
（付記１０）
前記情報ビット長切替手段は、ｉ＝０，１，…，Ｌ－１として、各ｉに対する整数の集合｛ｉＭ，ｉＭ＋１，…,（ｉ＋１）Ｍ－１｝の中で前記通信路分極の凍結ビット位置でない整数の個数を前記指定ビット長として設定する付記８に記載の符号化方法。
（付記１１）
前記誤り訂正符号化手段は、前記情報ビット長切替信号に従って、それぞれ入力する指定ビット長ｋ（ｋは０以上Ｍ以下の整数）が異なるＭ＋１個の誤り訂正符号化器から一の誤り訂正符号化器を選択し、
前記Ｍ＋１個の誤り訂正符号化器の各々は指定ビット長ｋの情報ビットブロックに冗長ビットを付加してＭビット符号を生成し、前記情報ビット長切替信号に従った指定ビット長ｋに応じて誤り訂正符号化器が切り替えられる、付記８または９に記載の符号化方法。（付記１２）
符号化装置において一定ビット長Ｋの情報ビット系列に対して誤り訂正符号化および通信路分極処理により一定ビット長Ｍ×Ｌの符号ビット系列が生成され、当該符号ビット系列に対応した入力信号系列を入力し、前記入力信号系列から前記情報ビット系列を推定する復号方法であって、
Ｍ個のＰｏｌａｒ復号手段が、前記入力信号系列を各々がＬ個の入力信号からなるＭ個の入力信号ブロックに分割し、前記Ｍ個の入力信号ブロックに対してそれぞれ通信路分極処理を実行し、前記Ｍ個の入力信号ブロックの各々に対してＬ個のＰｏｌａｒ復号信号を出力し、
誤り訂正復号手段が、前記Ｍ個のＰｏｌａｒ復号手段からそれぞれ出力される、各々がＬ個のＰｏｌａｒ復号信号からなるＭ個のＰｏｌａｒ復号信号ブロックから、情報ビット
長切替信号により指定される指定ビット長および出力順序に従ってＰｏｌａｒ復号信号を入力し、誤り訂正復号方式により前記符号ビット系列を推定し、
情報ビット長切替手段が、前記Ｍ個のＰｏｌａｒ復号手段からそれぞれ出力される前記Ｍ個のＰｏｌａｒ復号信号ブロックに含まれる情報ビット長を前記指定ビット長として指定する前記情報ビット長切替信号を生成する、
復号方法。
（付記１３）
前記情報ビット長切替手段は、ｉ＝０，１，…，Ｌ－１として、各ｉに対する整数の集合｛ｉＭ，ｉＭ＋１，…,（ｉ＋１）Ｍ－１｝の中で、前記Ｐｏｌａｒ復号手段に対応するＰｏｌａｒ符号化方式における凍結ビット位置でない整数の個数を前記指定ビット長として設定する付記１２に記載の復号方法。
（付記１４）
前記誤り訂正復号手段は、選択手段が、前記情報ビット長切替信号に従って、それぞれ出力する指定ビット長ｋ（ｋは０以上Ｍ以下の整数）が異なるＭ＋１個の誤り訂正復号器から一の誤り訂正復号器を選択し、
前記Ｍ＋１個の誤り訂正復号器が、指定ビット長の情報ビットブロックに冗長ビットを付加してＭビット符号を生成するＭ＋１個の誤り訂正符号化器にそれぞれ対応し、
前記選択手段が、前記情報ビット長切替信号に従った指定ビット長に応じて誤り訂正復号器を切り替える、
付記１２または１３に記載の復号方法。
（付記１５）
前記Ｍ＋１個の誤り訂正復号器が、
指定ビット長ｋが０以上Ｍ以下の整数として、サイズがｋ×Ｍの生成行列から定まる符号トレリス情報を保存し、
前記符号トレリス情報を用いたビタビアルゴリズムによってビット長ｋの情報ビット系列を推定する、
付記１４に記載の復号方法。
（付記１６）
前記誤り訂正復号手段が、前記Ｍ＋１個の誤り訂正復号器において復号された前記情報ビット系列に対応する符号ビット系列の符号ビットを前記Ｍ個のＰｏｌａｒ復号手段へそれぞれＰｏｌａｒ復号のためにフィードバックする、付記１２－１５のいずれか１項に記載の復号方法。
（付記１７）
一定ビット長Ｋにブロック化された情報ビット系列を符号化し、一定ビット長Ｍ×Ｌの符号ビット系列を生成する符号化装置としてコンピュータを機能させるプログラムであって、
情報ビット長切替信号に従った指定ビット長毎に前記情報ビット系列を分割入力し、前記指定ビット長の情報ビットブロックに対して誤り訂正符号化を実行することで、各々が所定ビット長Ｍを有するＬ個のＭビット符号を生成する誤り訂正符号化機能と、
前記Ｌ個のＭビット符号のビット順序を入れ替えて、各々が所定ビット長Ｌを有するＭ個のＬビットブロックに変換するブロック長変換機能と、
通信路分極処理により前記Ｍ個のＬビットブロックを各々がビット長Ｌを有するＭ個のＬビット符号に変換し、変換されたＭ×Ｌビット符号を前記符号ビット系列として出力するＰｏｌａｒ変換機能と、
前記Ｐｏｌａｒ変換機能の通信路分極の通信路分極情報に基づいて、前記情報ビット系列を一定長とは限らないＬ個の指定ビット長に分割するための前記情報ビット長切替信号を生成する情報ビット長切替機能と、
を前記コンピュータで実現するためのプログラム。
（付記１８）
符号化装置において一定ビット長Ｋの情報ビット系列に対して誤り訂正符号化および通
信路分極処理により一定ビット長Ｍ×Ｌの符号ビット系列が生成され、当該符号ビット系列に対応した入力信号系列を入力し、前記入力信号系列から前記情報ビット系列を推定する復号装置としてコンピュータを機能させるプログラムであって、
前記入力信号系列を各々がＬ個の入力信号からなるＭ個の入力信号ブロックに分割し、前記Ｍ個の入力信号ブロックに対してそれぞれ通信路分極処理を実行し、前記Ｍ個の入力信号ブロックの各々に対してＬ個のＰｏｌａｒ復号信号を出力するＭ個のＰｏｌａｒ復号機能と、
前記Ｍ個のＰｏｌａｒ復号機能からそれぞれ出力される、各々がＬ個のＰｏｌａｒ復号信号からなるＭ個のＰｏｌａｒ復号信号ブロックから、情報ビット長切替信号により指定される指定ビット長に従ってＰｏｌａｒ復号信号を入力し、誤り訂正復号方式により前記情報ビット系列を推定する誤り訂正復号機能と、
前記Ｍ個のＰｏｌａｒ復号機能からそれぞれ出力される前記Ｍ個のＰｏｌａｒ復号信号ブロックに含まれる情報ビット長を前記指定ビット長として指定する前記情報ビット長切替信号を生成する情報ビット長切替機能と、
を前記コンピュータで実現するためのプログラム。
（付記１９）
付記１－３のいずれか１項に記載の符号化装置と付記４－８のいずれか１項に記載の復号装置とを有するデータ処理装置。
（付記２０）
付記１９に記載のデータ処理装置を有する通信装置。
（付記２１）
付記１９に記載のデータ処理装置を有するデータ書き込み／読み出し装置。

本発明は、雑音等の外乱によってディジタルデータにビット誤りが生じうるシステムの符号化装置および復号装置に適用可能である。

１００ 符号化装置
１０１ 可変情報長符号化器
１０２ ブロック長変換器
１０３ Ｐｏｌａｒ変換器
１０４ 除法ビット長切替部
１１１ 切替部
１１２ セレクタ
１２１ レジスタ
１２２ 行列乗算部
１２３ ｋ×Ｍ生成行列
１３１ レジスタ
１３２ 行列乗算部
１４１ 凍結ビット位置情報生成部
１４２ 分割ビット長生成部
２００ 復号装置
２０１ 切替部
２０２ マルチプレクサ／デマルチプレクサ
２０３ 可変情報長復号器
２０４ 情報ビット長切替部
２１１ 切替部
２１２ セレクタ
２２１ 符号トレリス情報保存部
２２２ ブランチメトリック算出部
２２３ パスメトリック算出部
２２４ パスメトリック選択部
５００ データ処理装置
５０１ プロセッサ
５０２ インタフェース
５０３ メモリ

Claims (21)

1. 一定ビット長Ｋにブロック化された情報ビット系列を符号化し、一定ビット長Ｍ×Ｌの符号ビット系列を生成する符号化装置であって、
   情報ビット長切替信号に従った指定ビット長毎に前記情報ビット系列を分割入力し、前記指定ビット長の情報ビットブロックに対して誤り訂正符号化を実行することで、各々が所定ビット長Ｍを有するＬ個のＭビット符号を生成する誤り訂正符号化手段と、
   前記Ｌ個のＭビット符号のビット順序を入れ替えて、各々が所定ビット長Ｌを有するＭ個のＬビットブロックに変換するブロック長変換手段と、
   通信路分極処理により前記Ｍ個のＬビットブロックを各々がビット長Ｌを有するＭ個のＬビット符号に変換し、変換されたＭ×Ｌビット符号を前記符号ビット系列として出力するＰｏｌａｒ変換手段と、
   前記Ｐｏｌａｒ変換手段の通信路分極情報に基づいて、前記情報ビット系列を一定長と
   は限らないＬ個の指定ビット長に分割するための前記情報ビット長切替信号を生成する情報ビット長切替手段と、
   を有する符号化装置。
2. 前記情報ビット長切替手段は、ｉ＝０，１，…，Ｌ－１として、各ｉに対する整数の集合｛ｉＭ，ｉＭ＋１，…,（ｉ＋１）Ｍ－１｝の中で前記通信路分極の凍結ビット位置でない整数の個数を前記指定ビット長として設定する請求項１に記載の符号化装置。
3. 前記誤り訂正符号化手段は、
   それぞれ入力する指定ビット長ｋ（ｋは０以上Ｍ以下の整数）が異なるＭ＋１個の誤り訂正符号化器と、
   前記情報ビット長切替信号に従って前記Ｍ＋１個の誤り訂正符号化器から一の誤り訂正符号化器を選択する選択手段と、
   を有し、前記Ｍ＋１個の誤り訂正符号化器の各々は指定ビット長ｋの情報ビットブロックに冗長ビットを付加してＭビット符号を生成し、前記選択手段は前記情報ビット長切替信号に従った指定ビット長ｋに応じて誤り訂正符号化器を切り替える、請求項１または２に記載の符号化装置。
4. 符号化装置において一定ビット長Ｋの情報ビット系列に対して誤り訂正符号化および通信路分極処理により一定ビット長Ｍ×Ｌの符号ビット系列が生成され、当該符号ビット系列に対応した入力信号系列を入力し、前記入力信号系列から前記情報ビット系列を推定する復号装置であって、
   前記入力信号系列を各々がＬ個の入力信号からなるＭ個の入力信号ブロックに分割し、前記Ｍ個の入力信号ブロックに対してそれぞれ通信路分極処理を実行し、前記Ｍ個の入力信号ブロックの各々に対してＬ個のＰｏｌａｒ復号信号を出力するＭ個のＰｏｌａｒ復号手段と、
   前記Ｍ個のＰｏｌａｒ復号手段からそれぞれ出力される、各々がＬ個のＰｏｌａｒ復号信号からなるＭ個のＰｏｌａｒ復号信号ブロックから、情報ビット長切替信号により指定される指定ビット長に従ってＰｏｌａｒ復号信号を入力し、誤り訂正復号方式により前記情報ビット系列を推定する誤り訂正復号手段と、
   前記Ｍ個のＰｏｌａｒ復号手段からそれぞれ出力される前記Ｍ個のＰｏｌａｒ復号信号ブロックに含まれる情報ビット長を前記指定ビット長として指定する前記情報ビット長切替信号を生成する情報ビット長切替手段と、
   を有する復号装置。
5. 前記情報ビット長切替手段は、ｉ＝０，１，…，Ｌ－１として、各ｉに対する整数の集合｛ｉＭ，ｉＭ＋１，…,（ｉ＋１）Ｍ－１｝の中で、前記Ｐｏｌａｒ復号手段に対応するＰｏｌａｒ符号化方式における凍結ビット位置でない整数の個数を前記指定ビット長として設定する請求項４に記載の復号装置。
6. 前記誤り訂正復号手段は、
   それぞれ出力する指定ビット長ｋ（ｋは０以上Ｍ以下の整数）が異なるＭ＋１個の誤り訂正復号器と、
   前記情報ビット長切替信号に従って前記Ｍ＋１個の誤り訂正復号器から一の誤り訂正復号器を選択する選択手段と、
   を有し、前記Ｍ＋１個の誤り訂正復号器は、指定ビット長の情報ビットブロックに冗長ビットを付加してＭビット符号を生成するＭ＋１個の誤り訂正符号化器にそれぞれ対応し、前記選択手段は前記情報ビット長切替信号に従った指定ビット長に応じて誤り訂正復号器を切り替える、請求項４または５に記載の復号装置。
7. 前記Ｍ＋１個の誤り訂正復号器は、
   指定ビット長ｋが０以上Ｍ以下の整数として、サイズがｋ×Ｍの生成行列から定まる符号トレリス情報を保存する保存手段と、
   前記符号トレリス情報を用いたビタビアルゴリズムによってビット長ｋの情報ビット系列を推定する計算手段と、
   を有する、請求項６に記載の復号装置。
8. 前記誤り訂正復号手段は、前記Ｍ＋１個の誤り訂正復号器において復号された前記情報ビット系列に対応する符号ビット系列の符号ビットを前記Ｍ個のＰｏｌａｒ復号手段へそれぞれＰｏｌａｒ復号のためにフィードバックする、請求項４－７のいずれか１項に記載の復号装置。
9. 一定ビット長Ｋにブロック化された情報ビット系列を符号化し、一定ビット長Ｍ×Ｌの符号ビット系列を生成する符号化方法であって、
   誤り訂正符号化手段が、情報ビット長切替信号に従った指定ビット長毎に前記情報ビット系列を分割入力し、前記指定ビット長の情報ビットブロックに対して誤り訂正符号化を実行することで、各々が所定ビット長Ｍを有するＬ個のＭビット符号を生成し、
   ブロック長変換手段が、前記Ｌ個のＭビット符号のビット順序を入れ替えて、各々が所定ビット長Ｌを有するＭ個のＬビットブロックに変換し、
   Ｐｏｌａｒ変換手段が、通信路分極処理により前記Ｍ個のＬビットブロックを各々がビット長Ｌを有するＭ個のＬビット符号に変換し、変換されたＭ×Ｌビット符号を前記符号ビット系列として出力し、
   情報ビット長切替手段が、前記Ｐｏｌａｒ変換手段の通信路分極情報に基づいて、前記情報ビット系列を一定長とは限らないＬ個の指定ビット長に分割するための前記情報ビット長切替信号を生成する、
   符号化方法。
10. 前記情報ビット長切替手段は、ｉ＝０，１，…，Ｌ－１として、各ｉに対する整数の集合｛ｉＭ，ｉＭ＋１，…,（ｉ＋１）Ｍ－１｝の中で前記通信路分極の凍結ビット位置でない整数の個数を前記指定ビット長として設定する請求項９に記載の符号化方法。
11. 前記誤り訂正符号化手段は、前記情報ビット長切替信号に従って、それぞれ入力する指定ビット長ｋ（ｋは０以上Ｍ以下の整数）が異なるＭ＋１個の誤り訂正符号化器から一の誤り訂正符号化器を選択し、
    前記Ｍ＋１個の誤り訂正符号化器の各々は指定ビット長ｋの情報ビットブロックに冗長ビットを付加してＭビット符号を生成し、前記情報ビット長切替信号に従った指定ビット長ｋに応じて誤り訂正符号化器が切り替えられる、請求項９または１０に記載の符号化方法。
12. 符号化装置において一定ビット長Ｋの情報ビット系列に対して誤り訂正符号化および通信路分極処理により一定ビット長Ｍ×Ｌの符号ビット系列が生成され、当該符号ビット系列に対応した入力信号系列を入力し、前記入力信号系列から前記情報ビット系列を推定する復号方法であって、
    Ｍ個のＰｏｌａｒ復号手段が、前記入力信号系列を各々がＬ個の入力信号からなるＭ個の入力信号ブロックに分割し、前記Ｍ個の入力信号ブロックに対してそれぞれ通信路分極処理を実行し、前記Ｍ個の入力信号ブロックの各々に対してＬ個のＰｏｌａｒ復号信号を出力し、
    誤り訂正復号手段が、前記Ｍ個のＰｏｌａｒ復号手段からそれぞれ出力される、各々がＬ個のＰｏｌａｒ復号信号からなるＭ個のＰｏｌａｒ復号信号ブロックから、情報ビット長切替信号により指定される指定ビット長および出力順序に従ってＰｏｌａｒ復号信号を
    入力し、誤り訂正復号方式により前記符号ビット系列を推定し、
    情報ビット長切替手段が、前記Ｍ個のＰｏｌａｒ復号手段からそれぞれ出力される前記Ｍ個のＰｏｌａｒ復号信号ブロックに含まれる情報ビット長を前記指定ビット長として指定する前記情報ビット長切替信号を生成する、
    復号方法。
13. 前記情報ビット長切替手段は、ｉ＝０，１，…，Ｌ－１として、各ｉに対する整数の集合｛ｉＭ，ｉＭ＋１，…,（ｉ＋１）Ｍ－１｝の中で、前記Ｐｏｌａｒ復号手段に対応するＰｏｌａｒ符号化方式における凍結ビット位置でない整数の個数を前記指定ビット長として設定する請求項１２に記載の復号方法。
14. 前記誤り訂正復号手段は、選択手段が、前記情報ビット長切替信号に従って、それぞれ出力する指定ビット長ｋ（ｋは０以上Ｍ以下の整数）が異なるＭ＋１個の誤り訂正復号器から一の誤り訂正復号器を選択し、
    前記Ｍ＋１個の誤り訂正復号器が、指定ビット長の情報ビットブロックに冗長ビットを付加してＭビット符号を生成するＭ＋１個の誤り訂正符号化器にそれぞれ対応し、
    前記選択手段が、前記情報ビット長切替信号に従った指定ビット長に応じて誤り訂正復号器を切り替える、
    請求項１２または１３に記載の復号方法。
15. 前記Ｍ＋１個の誤り訂正復号器が、
    指定ビット長ｋが０以上Ｍ以下の整数として、サイズがｋ×Ｍの生成行列から定まる符号トレリス情報を保存し、
    前記符号トレリス情報を用いたビタビアルゴリズムによってビット長ｋの情報ビット系列を推定する、
    請求項１４に記載の復号方法。
16. 前記誤り訂正復号手段が、前記Ｍ＋１個の誤り訂正復号器において復号された前記情報ビット系列に対応する符号ビット系列の符号ビットを前記Ｍ個のＰｏｌａｒ復号手段へそれぞれＰｏｌａｒ復号のためにフィードバックする、請求項１２－１５のいずれか１項に記載の復号方法。
17. 一定ビット長Ｋにブロック化された情報ビット系列を符号化し、一定ビット長Ｍ×Ｌの符号ビット系列を生成する符号化装置としてコンピュータを機能させるプログラムであって、
    情報ビット長切替信号に従った指定ビット長毎に前記情報ビット系列を分割入力し、前記指定ビット長の情報ビットブロックに対して誤り訂正符号化を実行することで、各々が所定ビット長Ｍを有するＬ個のＭビット符号を生成する誤り訂正符号化機能と、
    前記Ｌ個のＭビット符号のビット順序を入れ替えて、各々が所定ビット長Ｌを有するＭ個のＬビットブロックに変換するブロック長変換機能と、
    通信路分極処理により前記Ｍ個のＬビットブロックを各々がビット長Ｌを有するＭ個のＬビット符号に変換し、変換されたＭ×Ｌビット符号を前記符号ビット系列として出力するＰｏｌａｒ変換機能と、
    前記Ｐｏｌａｒ変換機能の通信路分極情報に基づいて、前記情報ビット系列を一定長とは限らないＬ個の指定ビット長に分割するための前記情報ビット長切替信号を生成する情報ビット長切替機能と、
    を前記コンピュータで実現するためのプログラム。
18. 符号化装置において一定ビット長Ｋの情報ビット系列に対して誤り訂正符号化および通信路分極処理により一定ビット長Ｍ×Ｌの符号ビット系列が生成され、当該符号ビット系
    列に対応した入力信号系列を入力し、前記入力信号系列から前記情報ビット系列を推定する復号装置としてコンピュータを機能させるプログラムであって、
    前記入力信号系列を各々がＬ個の入力信号からなるＭ個の入力信号ブロックに分割し、前記Ｍ個の入力信号ブロックに対してそれぞれ通信路分極処理を実行し、前記Ｍ個の入力信号ブロックの各々に対してＬ個のＰｏｌａｒ復号信号を出力するＭ個のＰｏｌａｒ復号機能と、
    前記Ｍ個のＰｏｌａｒ復号機能からそれぞれ出力される、各々がＬ個のＰｏｌａｒ復号信号からなるＭ個のＰｏｌａｒ復号信号ブロックから、情報ビット長切替信号により指定される指定ビット長に従ってＰｏｌａｒ復号信号を入力し、誤り訂正復号方式により前記情報ビット系列を推定する誤り訂正復号機能と、
    前記Ｍ個のＰｏｌａｒ復号機能からそれぞれ出力される前記Ｍ個のＰｏｌａｒ復号信号ブロックに含まれる情報ビット長を前記指定ビット長として指定する前記情報ビット長切替信号を生成する情報ビット長切替機能と、
    を前記コンピュータで実現するためのプログラム。
19. 請求項１－３のいずれか１項に記載の符号化装置と請求項４－８のいずれか１項に記載の復号装置とを有するデータ処理装置。
20. 請求項１９に記載のデータ処理装置を有する通信装置。
21. 請求項１９に記載のデータ処理装置を有するデータ書き込み／読み出し装置。

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