SU752334A1 - Устройство дл возведени в степень - Google Patents
Устройство дл возведени в степень Download PDFInfo
- Publication number
- SU752334A1 SU752334A1 SU782650136A SU2650136A SU752334A1 SU 752334 A1 SU752334 A1 SU 752334A1 SU 782650136 A SU782650136 A SU 782650136A SU 2650136 A SU2650136 A SU 2650136A SU 752334 A1 SU752334 A1 SU 752334A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- multiplier
- input
- output
- switch
- bits
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
(54) УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В СТЕПЕНЬ Изобретение относитс к цифровой вычислительной технике и может быть использовано дл возведени в степен числа, представленного последовательным кодом. Известно устройство дл возведени в степень. Такое устройство пред ставл ет собой универсальную ЦВМ, а возведение в степень с помощью такого устройства осуществл етс путем выполнени последовательности умножений по соответствунхдей программе 1 Однако известное устройство обладает низким быстродействием, так как во-первых, оно не позвол ет совмещать во времени с вычислением процес поразр дного ввода в устройство oneранда X (например, когда операнд X формируетс на аналого-цифровом преобразователе поразр дного уравновеши вани , или когда из-за ограничений накладываемых на канал св зи, операн X может поступать в устройство тольк поразр дно). во-вторых, дл возведени числа X в степень п требуетс в среднем eogjn раз выполнить операцию умножени , где .,. - функци вз ти целой части. В-третьих, при программной реализации алгоритма возведени в степень требуютс дополнительные затраты времани на модификацию команд, на выборку из пам ти команд и операндов и т.п. Таким образом, врем , необходимое дл возведени числа X в степень п с помощью известных устройств определ етс по формуле Та,, разр дность операнда х; где q tn период следовани разр дов числа X ( в общем случае tfi определ етс внешними по отношению к устройству факторами, например, быстро действием источника информации ) ; врем одного умножени ; дополнительные затраты времени, обусловленные программной реализацией. Наиболее близким к за вл емому вл етс устройство дл возведени BJ степень, содержащее последовательно соединенные умножители 21 . Кррме того устройство содержит блок управлени , регистр операнда, регистр результата. Умножители формируют произведени , начина с млад ших разр дов, и имеют один общий регистр множимого. В первом умножителе число X умножаетс само на себ ,, и в каждом цикле в нем формируетс цифра числа Х, котора тут же используетс в качестве цифры -множител во втором умножителе, где таким образом происходит умножение на Х. и формируетс цифра Х, управ л юща передачей кода множимого в третий умножитель и т.д. На выходе (п - 1)-го умножител в каждом i-ом цикле вычислени формируетс значение (nq - i + 1)-го разр да числа х Врем вычислени х в известном устройстве при поразр дном поступле НИИ X определ етс по формуле qtn + (п - l)qt где врем одного сложени в устройстве. Недостатком известного устройств также вл етс низкое быстродействи Целью изобретени вл етс увели ние быстродействи . Поставленна цель достигаетс тем, что в устройство дл возведени в степень, содержащее последователь но соединенные умножители введено К йвадраторов ,где К , а п - максимальный показатель степени К -f 1 коммутаторов, элемент задержк и регистр показател степени разр д ные выходы которого соединены с упр л ющими входами соответствующих ком мутаторов, вход i-ro квадратора (, 2, 3,... К) соединен с выхо дом i-ro коммутатора, а выход i-ro квадратора с первым входом (i + 1)коммутатора и i-ro умножител , выход которого св зан с входом {i + 2)-го коммутатора, вход логической устройства подключен к первому вход первого коммутатора, информационный вход устройства соединен со входами первого коммутатора и элемента задержки , выход которого подключен ко входу первого умножител и второму входу второго коммутатора, а выход устройства св зан с выходом (К + 1)коммутатора . На чертеже изображена структурна схема устройства дл возведени в степень. Устройство содержит умножители 1.1 - 1. К--1, квадраторы 2.1 - 2 К, коммутаторы 3.1 - З.К-fl, регистр 4 показател степени и элемент 5 задержки , вход 6 логической , информационный вход 7 устройства, выход 8 устройства. Устройство работает следующим образом. Перед началом вычислени в регистр 4 заноситс удвоенный показатель степени в коде Гре . При этом, если в 1-ом разр де регистра 4 записана единица, то i-ый коммутатор 3 подключает ко входам 1-го квадратора 2 выходы (i - 2)-го умножител 1, если же в i-ом разр де регистра 4 записан ноль,то 1-ый коммутатор 3 подключает ко входу 1-го квадратора 2 выход (i-l)-ro квадратора 2. Затем на входы 6 и 7 последовательным кодом начинают поступать числа 1 и X соответственно. Каждый квадратор и умножитель формирует на выходе разр ды квадрата и произведени последовательно, по мере поступлени на их входы разр дов операндов, таким образом, что при поступлении на вход i-ых разр дов операндов на выходах формируютс значени (i - р)-ых разр дов результатов , которые тут же используютс в качестве операндов в следующих квадраторах 2 ч умножител х 3. (Здесь р - выраженна в количестве циклов вычислени , задержка по влени разр дов результата относительно поступлени соответствующих разр дов операндов, вносима одним квадратором или умножителем). Элемент 5 задержки выполн ет задержку информации, поступающей на его вход с тем, чтобы разр ды операнда X на входы первого умножител 1 и второго коммутатора 3 одновременно с разр дами того же веса, формирующимис на выходе первого квадратора 2. При таком,выполнении устройства, перва цифра результата по витс на выходе (К +1)-го коммутатора 3 в рК-ом цикле вычислени , а дл получени q-разр дного результата потребуетс выполнить еще (q - 1) циклов. Таким образом, предлагаемое устройство позвол ет возводить число X в любую степень за врем TZ (рК + q - 1)Ьц, где t - длительность цикла вычислени в квадраторе и умножителе, при этом процесс поразр дного ввода операнда X полностью совмещен во времени с процессом вычислени в устройстве. Увеличение быстродействи достигаетс за счет уменьшени количества последовательно включенных операционных блоков при организации их работы в режиме совмещени . Пример. Допустим, устройство дл возведени в степень, содержит К 5 квадраторов 2. Возводим X в степень п 29. Удвоенный показатель степени .в коде Гре запишетс как 100111. В верхнем р ду записаны показатели степени X, Формирующиес на выходах квадраторов 2. В нижнем р ду записаны показатели степени X, формирующиес на выходах элемента 5
задержки и умножителей 1. Стрелками обозначена передача информации через коммутаторы 3, Числа, подаваемые на входы б и 7, и снимаемые с выхода 8 обведены окружност ми.
П 100111X--SV
2-4-8 14 30 / // / /
15 29
3
Claims (2)
1.Карцев М.А. Арифметика цифро0 вых машин. Наука, 1969,
с. 343 - 354.
2.Авторское свидетельство СССР № 425175, кл. G 06 F 7/38, 1972.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782650136A SU752334A1 (ru) | 1978-07-24 | 1978-07-24 | Устройство дл возведени в степень |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782650136A SU752334A1 (ru) | 1978-07-24 | 1978-07-24 | Устройство дл возведени в степень |
Publications (1)
Publication Number | Publication Date |
---|---|
SU752334A1 true SU752334A1 (ru) | 1980-07-30 |
Family
ID=20779448
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782650136A SU752334A1 (ru) | 1978-07-24 | 1978-07-24 | Устройство дл возведени в степень |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU752334A1 (ru) |
-
1978
- 1978-07-24 SU SU782650136A patent/SU752334A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6347874A (ja) | 算術演算装置 | |
SU752334A1 (ru) | Устройство дл возведени в степень | |
SU682895A1 (ru) | Устройство дл вычислени степенных функций | |
SU805304A1 (ru) | Устройство дл вычислени сумм произведений | |
SU734683A1 (ru) | Устройство дл умножени п-разр дных чисел | |
SU731436A1 (ru) | Двоично-дес тичное арифметическое устройство | |
SU1548785A1 (ru) | Мультиконвейерное вычислительное устройство | |
SU1635176A1 (ru) | Устройство дл умножени | |
SU744563A1 (ru) | Устройство дл умножени | |
SU748412A1 (ru) | Устройство дл умножени двоичных чисел | |
SU690477A1 (ru) | Цифровое устройство ограничени числа по модулю | |
SU1005035A1 (ru) | Устройство дл умножени | |
SU1080136A1 (ru) | Устройство дл умножени | |
SU800997A1 (ru) | Вычислительный узел цифровойСЕТКи | |
SU748409A1 (ru) | Устройство дл умножени двоично- дес тичных чисел | |
SU491946A1 (ru) | Устройство дл извлечени корн -ой степени | |
SU1185328A1 (ru) | Устройство дл умножени | |
SU1509875A1 (ru) | Устройство дл умножени | |
SU868767A1 (ru) | Устройство дл вычислени многочленов вида @ @ | |
SU1087990A1 (ru) | Устройство дл возведени в степень | |
JPH1049347A (ja) | 乗算器 | |
SU1160403A1 (ru) | Устройство дл извлечени квадратного корн | |
SU558276A1 (ru) | Устройство дл одновременного выполнени операций сложени над множеством чисел | |
SU1413625A1 (ru) | Последовательно-параллельное устройство дл умножени чисел | |
SU960805A1 (ru) | Устройство дл умножени |