SU1160403A1 - Устройство дл извлечени квадратного корн - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее первый блок пам ти, первый сумматор, отличающеес  тем, что, с целью расширени  функциональных возможностей путем получени  возможности вычислени  функции || - а по мимо функции fa, оно дополнительно; содержит второй блок пйм ти, первый и второй коммутаторы, второй сумматор , элемент НЕ, элемент И, две группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вход выбора режима устройства соединен с управл ющими входами первого и второго коммутаторов и первым входом элемента И, выход которого соединен с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ пе.рвой группы и входом переноса младшего разр да первого сумматора, разр дные входы первого слагаемого которого соединены соответственно с выходами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, вторые входы которых соединены соответственно с выходами первого коммутатора, выход старшего разр да которого соединен с первыми ВХОДАМИ элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, входом переноса младшего разр да второго сумматора и входом элемента НЕ, разр дные входы первого слагаемого второго сумматора соединены соответственно с выходами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, вторые входы которых соединены соответственно с выходами второго коммутатора, выход f-ro разр да первого блока пам ти соединен с I-м и (l-D-M ин (Л формацио1 ными входами второго коммутатора (, п , где п разр дность операндов), адресные входы первого Плока пам ти соединены соответственно с выходами первого сумматора, выход элемента НЕ соединен с вторым входом элемента И, выходы второго сумматора соединены с адресными входами второго блока пам ти, вход |,-го разр да операнда устройства соединен с i-м и (I+D-M входами первого ком05 О мутатора , входы второго слагаемого о первого и второго сумматоров соединены С шиной логического нул  устройства . 00

Description

Изобретение относитс  к вычислительной технике и может быть исполь зовано в арифметических устройствах специализированных вычислительных машин. Известно устройство дл  извлечен квадратного корн  матричного типа, основанное на представлении подкоре ного числа в виде сумму членов р да последовательных нечетных чисел 1 Недостатком этого устройства  вл етс  Ограниченна  разр дности представлени  числа. Увеличение раз р дности влечет за собой увеличение времени вычислени  в два раза за счет необходимости повторных вычислений . Кроме того, лри извлечении квадратного корн  из мантиссы проис ходит уменьшение точности. Наиболее близким по назначению и технической сущности к изобретени  вл етс  устройство дл  извлечени  квадратного корн , содержащее блок пам ти тригонометрических функций, сумматор, сдвиговый регистр, умножитель и адресный регистр. При этом на первый вход сумматора, подаетс  сигнал, соответствующий значению подкоренного числа, на второй вход подаетс  логическа  единица, выход .сумматора соединен с входом сдвигов го регистра, выход которого подключен к первому входу умножител . Кро ме того, сигнал, соответствующий значению подкоренного числа, подает -с  на вход адресного регистра, выхо которого подключен к адресному входу ПЗУ, а выход ПЗУ подключен к второму входу умножител , выход которого  вл етс  выходом устройства 23 . Недостатками известного устройства  вл ютс  ограниченные функциональные возможности, которые не обе печивают вычислени  значений , а также необходимость специальной организации ПЗУ дл  адресации значе ни ми подкоренного числа и необходи мость модификации устройства при извлечении квадратного корн  из чис ла, меньшего единицы, что приводит к увеличению аппаратурных затрат и снижению быстродействи . Цель изобретени  - расширение функциональных возможностей устройства путем получени  возможности вычислени  функции /1-а помимо функцйиУа . Поставленна  цель достигаетс  тем, что устройство дл  извлечени  квадратного корн , содержащее первый, блок пам ти ипервьм сумматор, дополнительно содержит второй блок пам ти , первый и второй коммутаторы, второй сумматор, элемент НЕ, элемент И, две группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вход выбора режима устройства соединен с управл ющими входами первого и второго коммутаторов и первым входом элемента И, выход которого соединен с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы и входом переноса младщего разр да первого сумматора, разр дные входы первого слагаемого которого соединены соответственно свыходами элементов ИСКЛЮЧАЮЩЕЕ. ИЛИ первой группы, вторые входы которых соединены соответственно с выходами первого коммутатора, вы::од старшего разр да которого соединен с первыми входами элементов ИСКПЮЧАЮГЦЕЕ ИЛИ второй группы, входом переноса младшего разр да второго сумматора и входом элемента НЕ, разр дные входы первого слагаемого второго сумматора соединены соответственно с выходами элементов ИСКЛЮЧАЕШЦЕЕ ИЛИ второй группы, вторые входы которых соединены соответственно с выходами второго коммутатора, выход 1 -го разр да первого блока пам ти соединен с i-м и (1-1 )-м информационными .входами второго коммутатора (f-1,П , где П разр дность операндов), адресные входы первого блока пам ти соединены соответственно с выходами первого сумматора, выход элемента НЕ соединен с вторым входом элемента И, выходы второго сумматора соединены с адресными входами второго блока пам ти, вход Т-го разр да операнда устройства соединен с I-M и (l+D-M входами первого коммутатора, входы второго слагаемого первого и второго сумматоров соединены с шиной логического нул  устройства. На чертеже представлена блок-схема предлагаемого устройства. Устройство содержит блоки 1 и 2 пам ти, коммутаторы 3 и 4, сумматоры 5 и б, элемент НЕ 7, элемент И 8, группы элементов ИСКЛЮЧАЮКЩЕ ИЛИ 9 и 10. . Устройство работает следующим образом.

Claims (1)

1. УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее первый блок памяти, первый сумматор, отличающееся тем, что, с целью расширения функциональных возможностей путем получения возможности вычисления функции \Н - а¹ помимо функции Ϋά, оно дополнительно·, содержит второй блок памяти, первый и второй коммутаторы, второй сумматор, элемент НЕ, элемент И, две группы элементов ИСКЛЮЧАЮР[ЕЕ ИЛИ, вход выбора режима устройства соединен с управляющими входами первого и второго коммутаторов и первым входом элемента И, выход которого соединен с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы и входом переноса младшего разряда первого сумматора, разрядные входы первого слагаемого которого соединены соответственно с выходами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, вторые·' , входы которых соединены соответственно с выходами первого коммутатора,' выход старшего разряда которого соединен с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, входом переноса младшего разряда второго сумматора и входом элемента НЕ, разрядные входы первого слагаемого второго сумматора соединены соответственно с выходами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, вторые входы которых соединены соответственно с выходами второго коммутатора, выход f-ro разряда первого блока памяти соединен с 4-м и (1-1)-м информационными входами второго коммутатора (1=1, η , где η ~ разрядность операндов), адресные входы первого блока памяти соединены соответственно с выходами первого сумматора, выход элемента НЕ соединен с вторым входом элемента И, выходы второго сумматора соединены с адресными входами второго блока памяти, вход j^-ro разряда операнда устройства соединен с 4-м и (1+1)-м входами первого коммутатора , входы второго слагаемого первого и второго сумматоров соединены с· шиной логического нуля устройства.

   1160403 А