CN1379323A - 一种超长度的阵列式组合逻辑除法器 - Google Patents
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Abstract
一种以阵列式组合逻辑单元构成的任意位宽的超长度除法器。包括加减法器阵列模块、商数产生模块、余数修正模块。这种结构降低了控制逻辑的复杂度,提高了运算的速度,在实际数据运算如加/解密运算中特别有用。
Description
本发明涉及可对任意位宽的操作数进行单周期除法运算操作的超长度的阵列式组合逻辑除法器。
目前的除法器一般采用两种方案：1)运用恢复余数法或加减交替法的原理，采用移位加减的方法实现除法运算；2)运用乘法无限逼近的原理，求得近似商，从而实现除法运算。第一种方案运算的速度慢，硬件控制逻辑复杂。第二种方案同第一种方案相比，虽然速度有很大的提高(一般需要3～4个机器周期)，但商不准确，且无法求得余数。
在实际的应用中，人们迫切希望能够使用一种运算速度快、单周期内能够完成除法运算，能精确保留余数和商的超长位宽的除法器。
本发明的主要目的在于提供一种单周期内能够完成运算、超长位宽的高速除法器电路规范。本发明的又一目的在于提供一种能够精确地保留商和余数的除法器。
为了实现以上的目的，本发明吸取了加减交替法的优点，提供了一种除法运算操作的特殊结构，所述的除法器包括：加减法器阵列模块、商数产生模块、余数修正模块。其中，操作数从加减法器阵列模块的输入端Dividend和Divisor输入，加减法器阵列模块的输出端——每行加减法运算最高位的进/借位信号线Cy、最高位的加减法运算的结果数据线S与商数产生模块(2)相连，决定各位商的值，商数产生模块通过商Quo数据线与加减法器阵列模块相连，决定每行做加法或减法运算，输出商Quotient和溢出标志位Overflow，加减法器阵列模块和商数产生模块分别通过最低位商Q0数据线、预估余数R数据线与余数修正模块相连，输出最终余数Remainder。
下面将参照附图对本发明的优选实施方式进行详细的描述，从而本发明的优点和特点将更加具体而明显。附图中：
图1是超长度的阵列式组合逻辑除法器的总体结构框图；
图2是CAS加减法器单元的示意图；
图3是加减法器阵列模块的总体结构框图；
图4是QUOT商数产生单元的示意图；
图5是商数产生模块的结构框图；
图6是REM余数修正单元的示意图；
图7是余数修正模块的结构框图；
图8是加减法器阵列模块、商数产生模块、余数修正模块内部各模块互连示意图；
下面将通过被除数为n位、除数为m位的情况来详细描述本发明，应该理解的是，操作数的位数m、n为任意整数，n≥m，其上限仅受半导体工艺的限制。当操作数的位数不足m、n位时，在操作数前作添“0”处理。
图1是超长度的阵列式组合逻辑除法器的总体结构框图，主要包括：加减法器阵列模块(1)、商数产生模块(2)、余数修正模块(3)，其中，操作数从加减法器阵列模块(1)的输入端Dividend和Divisor输入，加减法器阵列模块(1)的输出端--每行加减法运算最高位的进/借位信号线Cy、最高位的加减法运算的结果数据线S与商数产生模块(2)相连，决定各位商的值，商数产生模块(2)通过商Quo数据线与加减法器阵列模块(1)相连，决定每行做加法或减法运算，输出商Quotient和溢出标志位Overflow，加减法器阵列模块(1)和商数产生模块(2)分别通过最低位商Q0数据线、预估余数R数据线与余数修正模块(3)相连，输出最终余数Remainder。
图2是CAS加减法器单元的示意图。CAS加减法器单元的核心是一个全加器。其中，被加数由输入端Ai输入，加数由输入端Bj输入，输入端Q是加减法运算控制端，Q为高电平“1”时做减法运算，Q为低电平“0”时做加法运算，Cyj-1为低位进借位输入端，Cyj为本次运算的进借位输出端，Sj为本次运算的结果。
图3是加减法器阵列模块的总体结构框图。加减法器阵列模块是由m(即除数位宽m)列、n-m+1(即被除数的位宽n减去除数的位宽m加1)行CAS加减法器单元组成的平行四边形阵列结构，共计m×(n-m+1)个CAS加减法器单元。为便于描述，平行四边形阵列的行按由上至下的次序排列，平行四边形阵列的列按由右至左的次序排列。
平行四边形阵列的第1行的m个CAS加减法器单元加减法运算控制输入端Q接高电平“1”，表示第一次运算总是做减法。
平行四边形阵列的第1行的m个CAS加减法器单元的输入端Ai与Bj按由左至右的次序依次分别接被除数的第i位Xi和除数的第j位Yj(其中，i＝n，n-1，……，n-m+1，j＝m，m-1，……，0)。即第1行第1列的CAS加减法器单元的输入端An接被除数的第n位Xn(最高位)，Bm接除数的第m位Ym(最高位)，第1行第2列的CAS加减法器单元的输入端An-1接被除数的第n-1位Xn-1(次高位)，Bm-1接除数的第m-1位Ym-1(次高位)，……，依此类推，第1行第m列的CAS加减法器单元的输入端An-m接被除数的第n-m位Xn-m，B0接除数的第0位Y0(最低位)。
平行四边形阵列的第1行的m个CAS加减法器单元中，低位CAS加减法器单元的进借位输出端Cy1j按由右至左的顺序接高位CAS加减法器单元的进借位输入端Cy1(j-1)，最高位CAS加减法器单元的进借位输出端Cy1j即为溢出标志位Overflow。即第1行第m列的CAS加减法器单元的进借位输出端Cy10接第1行第m-1列的CAS加减法器单元的进借位输入端Cy10，第1行第m-1列的CAS加减法器单元的进借位输出端Cy11接第1行第m-2列的CAS加减法器单元的进借位输入端Cy11，……，依此类推，第1行第2列的CAS加减法器单元的进借位输出端Cy1(m-1)接第1行第1列的CAS加减法器单元的进借位输入端Cy1(m-1)，而第1行第1列的CAS加减法器单元的进借位输出端Cy1m即为Q(n-m)，作为溢出标志位Overflow输出信号。
平行四边形阵列的第1行的各CAS加减法器单元的运算结果输出端S1j由高到低分别接第2行CAS加减法器单元的输入端Aj，作为被加/减数产与后续加减法运算。
后续各行(第2，3，……，n-m+1行)CAS单元相互之间的连接关系与第一行基本相同，不同之处在于：第2行至第n-m+1行各行的m个CAS加减法器单元的加减法运算控制输入端Q分别接商数Q(n-m)(溢出标志位Overflow)，Q(n-m-1)，……，Q1；第i行第1列的CAS加减法器单元的进借位输出端Cyim和第i-1行第1列的CAS加减法器单元的运算结果输出端S(i-1)m输出至商数产生模块，与Q(n-m-i+2)共同决定商数Q(n-m-i+1)。分别接商数产生模块的输入端Sj1’。第n-m+1行的m个CAS加减法器单元的运算结果输出端S(n-m+1)j作为预估余数输出至余数修正模块的相应输入端Aj，参与最终余数的修正。
图4是QUOT商数产生单元的示意图，第i位的商Qi由三个输入端Qi+1、S(n-m-i)m、Cy(n-m-i+1)m所组成的三元逻辑QUO确定。
图5是商数产生模块的结构框图，商数产生模块是由(n-m)个QUOT商数产生单元组成的列。QUOT商数产生单元的输出端包括：溢出标志位Overflow，n-m位商数位Qi(其中，i＝0，1，2，……，n-m-1)。溢出标志位Overflow是被除数的最高m位减去除数运算的借位位Cy1m(即第1行、第1列处的CAS加减法器单元的借位位Cy1m输出端)；商数Qi是由加减法器阵列模块的第n-m-i+1行、第1列处的加减法器的借位位Cyim输出端，第n-m-i行、第1列加减法运算的结果S(n-m-I)m以及高一位的商数Q(i+1)通过QUOT商数产生单元产生的。其中，最高位商数Q(n-m-1)是由加减法器阵列模块的第2行、第1列处的加减法器的借位位Cy2m输出端，第1行、第1列加减法运算的结果S1m以及商数Q(n-m)(溢出标志位Overflow)通过QUOT商数产生单元产生的。
图6是REM余数修正单元的示意图，其基本单元是全加器。其中，输入端Bj接加数，输入端Aj接被加数，输入端Cyj-1为低位进位信号，输出端Cyj为本次运算的进位信号，Rj为运算的结果，表示第j位余数。
图7是余数修正模块的结构框图。余数修正模块是由m个REM余数修正单元组成的行，m位余数Remainder的各位Rj由加减法器阵列模块的第(n-m+1)行加减法单元的运算结果S(n-m+1)j、商数产生模块产生的商数的最低位Q0以及m位除数Divisor的各位Yj三者通过三元逻辑REM余数修正单元决定。
图8是加减法器阵列模块、商数产生模块、余数修正模块内部各模块互连示意图。具体的连接关系已在对加减法器阵列模块、商数产生模块以及余数修正模块的说明中详细阐明，此处不在赘述。
显然，根据上面的描述，本领域的技术人员很容易发现，本发明是一种简单、易懂、设计灵活、可进行任意拼装组合的逻辑电路，并利用了模块化的设计思想完成，这样利于除法器操作数位数的扩充。
在不脱离本发明的思想和范围的情况下，本领域的技术人员还可能只实现本发明的某些特例，如不保留余数的任意位除法器，或者运用本发明构造超长位数的浮点运算的除法器。
Claims (4)
1.一种以阵列式组合逻辑单元构成的任意位宽的超长度除法器。其特征在于：所述的除法器包括：加减法器阵列模块(1)、商数产生模块(2)、余数修正模块(3)，其中，操作数从加减法器阵列模块(1)的输入端Dividend和Divisor输入，加减法器阵列模块(1)的输出端--每行加减法运算最高位的进/借位信号线Cy、最高位的加减法运算的结果数据线S与商数产生模块(2)相连，决定各位商的值，商数产生模块(2)通过商Quo数据线与加减法器阵列模块(1)相连，决定每行做加法或减法运算，输出商Quotient和溢出标志位Overflow，加减法器阵列模块(1)和商数产生模块(2)分别通过最低位商Q0数据线、预估余数R数据线与余数修正模块(3)相连，输出最终余数Remainder。
2.根据权利要求1的除法器，其特征在于所述除数的位数可为1位、2位、……、m位，被除数数位数可为1位、2位、……、n位(m，n为任意整数，n≥m，其位数仅受半导体工艺的限制)。
3.根据权利要求1的除法器，其特征在于除法器能精确保留余数。
4.根据权利要求1的除法器，其特征在于除法器是组合逻辑电路。
Priority Applications (1)
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| CN 01110397 CN1379323A (zh) | 2001-04-11 | 2001-04-11 | 一种超长度的阵列式组合逻辑除法器 |
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| CN 01110397 CN1379323A (zh) | 2001-04-11 | 2001-04-11 | 一种超长度的阵列式组合逻辑除法器 |
Publications (1)
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2001
- 2001-04-11 CN CN 01110397 patent/CN1379323A/zh active Pending
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