JPH04233629A - 先取り加算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に先取り加算器に
関するものであり、特に、このような先取り加算器の桁
上げ発生回路に関する。

【０００２】

【従来の技術】伝統的な直列リップル桁上げ加算器は、
各段で発生する桁上げ信号が次の低次段による桁上げ信
号の発生を待たなければならないので、低速である。先
取り加算器は桁上げ信号を発生する方法を改良すること
によりこの短所を克服しようとしている。このような加
算器は、各々が２つの複数ビット２進数の対応するビッ
トのそれぞれの組を加算する、一連の合計段を備えてい
る。各合計段には一対のＡ及びＢのビット入力と桁上げ
入力とがある。各合計段と関連して発生回路及び伝達回
路がある。所定の合計段に関連する伝達回路はそのＡ入
力及びＢ入力の１つが真であれば伝達信号を発生し、発
生回路の各々はそのＡ入力及びＢ入力が共に真であれば
出力を発生する。連続する各組の段に関連する発生回路
及び伝達回路の出力は共通群発生回路に加えられ、同様
に、連続する各組の合計回路に関連する伝達回路の出力
は共通群伝達回路に加えられる。従って、４ビット加算
器では、最上位ビット及びそれに次ぐ最上位ビットの発
生回路及び伝達回路の出力は第１の組の群発生回路及び
群伝達回路に加えられるが、３番目の最上位ビット及び
最低位ビットに関連する発生回路及び伝達回路の出力は
第２の組の群発生回路及び群伝達回路に加えられる。２
組の群発生回路及び群伝達回路の出力は単一組の群発生
回路及び群伝達回路に加えられる。その結果、最低レベ
ルの発生回路及び伝達回路から発して最高レベルの単一
組の群発生回路及び群伝達回路まで進む階層的に配列さ
れた発生回路、伝達回路、群発生回路、及び群伝達回路
のピラミッドが形成され、最高レベルにある回路は加算
すべき数のビットの総数の関数であるレベルの数だけ最
低レベルの発生回路及び伝達回路から除去されている。 従って、例えば、３２ビット加算器では、ピラミッドは
３２対の発生回路及び伝達回路、第１の中間レベルにあ
る１６対の群発生回路及び伝達回路、第２の中間レベル
にある８対のこのような回路、第３の中間レベルにある
４対、及び第４の中間レベルにある２対から構成されて
いるので、群発生回路及び群伝達回路のレベルの総数は
５である。

【０００３】

【発明が解決しようとする課題】４ビット先取り加算器
の説明に戻ると、加算器の各段は桁上げ発生回路を備え
ており、その機能は発生回路、伝達回路、群発生回路、
群伝達回路の出力から、最低位ビット段の上の連続合計
段に対する桁上げ信号を得ることである。４ビット加算
器では、第１、第２及び第４の桁上げ発生段への入力は
発生回路、伝達回路、群発生回路、及び群伝達回路の内
の種々な１つの出力により供給され、これら入力は加算
器へのＡ入力及びＢ入力を完全に反映している。しかし
、このことはその入力をその段に関連する発生回路及び
伝達回路から受ける２番目の最上位ビット段については
正しくない。これは低位ビット段に関連する発生、伝達
、群発生、及び群伝達の各信号が２番目の最上位ビット
段と関連する発生回路及び伝達回路に加えられないとい
うピラミッド状回路網の組織から生ずる。これら低位段
への入力を反映する情報はどこか他から、すなわち３番
目の最上位ビット段の桁上げ発生回路の出力から来なけ
ればならない。前述の事柄が意味することは２番目の最
上位ビット段の桁上げ発生回路が発生する桁上げ信号は
次の低次段の桁上げ信号が発生されるまで発生すること
ができないということである。このため不必要な遅れが
生じ、多数段を有する加算器では、問題が大きくなり、
遅れが増えることが明らかである。それ故、加算器のそ
れぞれの段に関連する桁上げ発生回路の出力に頼る必要
性を除去し、加算器の高次段と関連する桁上げ発生回路
への入力を発生する先取り加算器用桁上げ発生器を提供
するのが本発明の目的である。

【０００４】

【課題を解決するための手段】本発明によれば、一組の
発生回路、伝達回路、群発生回路、及び群伝達回路が加
算器のそれぞれの合計回路に関連する桁上げ発生回路に
、加算器のすべての段への入力の状態を完全に反映する
発生、伝達、群発生、及び群伝達の各信号を供給し、ど
の桁上げ発生回路の出力をも桁上げ発生回路の連鎖内の
それより上位の他の桁上げ発生回路へ加える必要性を除
去するようにしている。発生信号、伝達信号、群発生信
号、及び群伝達信号のこのような完全な補完は発生回路
、伝達回路、群発生回路、及び群伝達回路から成る伝統
的な階層配列に、その入力が発生回路、伝達回路、群発
生回路、及び群伝達回路から成るピラミッド内の異なる
レベルにある他の回路から得る別の非階層的群発生回路
及び群伝達回路を追加することにより達成される。

【０００５】

【実施例】２進加算器の目標は、２つの２進数を、可能
な桁上げ入力と共に加算して、和と桁上げ出力とを発生
することである。

【０００６】２つの２進入力をＡ及びＢとし、これら２
進数の特定のビットをＡ［ｉ］（又はＢ［ｉ］）という
ことにしよう。ただしＡ［ｉ］（又はＢ［ｉ］）はＡ（
又はＢ）のｉ番目のビットである。ＣＩＮを前の低次ビ
ットの加算からのこの加算への桁上げとしよう。Ａ、Ｂ
、及びＣＩＮから生じた和をＳで表す。Ｃを加算器の各
ビット段の桁上げを表す加算器の中間結果としよう。

【０００７】加算器の単一ビット段について、そのビッ
ト段に対する和は Ｓ［ｉ］：＝（Ａ［ｉ］　ｘｏｒ　Ｂ［ｉ］）ｘｏｒ　
Ｃ［ｉ−１］　　　　　　（１）式（１）において、「
ｘｏｒ」は次の真理値表で表すことができる２進論理関
数である。

【０００８】

【表１】

【０００９】和Ｓ［ｉ］に対する２進論理関数は次の真
理値表で表すことができる。

【００１０】

【表２】

【００１１】桁上げＣ［ｉ］は次のブール方程式として
表すこともできる。

【００１２】 　　Ｃ［ｉ］：＝Ａ［ｉ］・Ｂ［ｉ］＋Ａ［ｉ］・Ｃ［
ｉ］＋Ｂ［ｉ］・Ｃ［ｉ］　　　　　　（２） 　　上述の原理を具現する８段の伝統的なリップル桁上
げ加算器１１を図１に示す。各段はリップル桁上げ回路
１３及び合計回路１５を備えている。リップル桁上げ回
路１３−０及び合計回路１５−０は最上位ビット段から
構成されているが、対応する回路１３−７及び１５−７
は加算器の最下位ビット段から構成されている。加算器
１１は２つの８ビット２進数Ａ［０］からＡ［７］まで
とＢ［０］からＢ［７］までとを加算するようになって
いる。加算器により加算される２進数の連続ビットは直
列に処理される。合計回路１５−０から１５−７までの
各々は次の低位ビット段のリップル桁上げ回路１３のＣ
ＯＵＴ出力が加えられるＣＩＮ入力を備えている。加算
器１１で作られる和の数字は、その段の合計回路１５へ
のＡ及びＢの入力及び桁上げ入力を利用することができ
るようになると計算することができる。その数字からの
桁上げ信号ＣＯＵＴは同時に計算することができる。そ
れ故、特定位の数字に対する和はより低位の段のリップ
ル桁上げ回路１３により作られるすべての桁上げが計算
されてしまうまでは計算することができない。従って、
図１１及び図１２の８ビット加算器１１では、最後のＣ
ＯＵＴ信号Ｃ［０］は先行するすべてのＣＯＵＴ信号Ｃ
［７］からＣ［１］までが計算されてしまうまでは計算
することができない。

【００１３】次に１ビット桁上げ先取り加算器を説明し
てこのような加算器の基礎を確立することにする。図２
に示すが、この加算器はＣＬＡ１回路１７、ＣＧ回路１
９、及び合計回路２１を備えている。ＣＬＡ１回路は、
それぞれＡＮＤゲート及びＯＲゲートとして実施されて
いる発生回路Ｇ１及び伝達回路Ｐ１から構成されており
、ブロック１７のブール方程式で規定される機能を行う
。桁上げ発生ブロック１９は図２のブロック１９にある
ブール方程式で規定される機能を行う複合ゲートを備え
ている。ＣＧ回路１９及び合計回路２１は共に次に低い
位数段からＣＩＮ桁上げ入力信号を受ける。合計ブロッ
ク２１は表ＩＩに従って和出力Ｓ［０］を発生する。

【００１４】図２の先取り加算器は、リップル桁上げ加
算器１１で現れるものの他に２つの中間値、桁上げ発生
Ｇ１及び桁上げ伝達Ｐ１、を導入する。桁上げ発生Ｇ１
はビット段への入力Ａ及びＢがそのビット段からそのビ
ット段への桁上げを顧慮せずに桁上げを発生する状態を
表す。桁上げ伝達Ｐ１は同じ入力がビット段の入力から
その段の出力へ桁上げを伝達する状態を表す。これらの
値を表す２進方程式は次の通りである。

【００１５】 　　　　Ｇ１［ｉ］：＝Ａ［ｉ］・Ｂ［ｉ］　　（Ａ［
ｉ］かつＢ［ｉ］）　　　　　　　　（３）　　　　Ｐ
１［ｉ］：＝Ａ［ｉ］＋Ｂ［ｉ］　　（Ａ［ｉ］又はＢ
［ｉ］）　　　　　　　　（４） 　　下記真理値表は図２のビット段への入力と桁上げＧ
１［ｉ］及びＰ１［ｉ］との間の関係を示す。

【００１６】

【表３】

【００１７】一般化した項Ａ［ｉ］、Ｂ［ｉ］、Ｇ［ｉ
］、及びＰ［ｉ］はこれらの項が段ｉに適用可能な項を
指していることを意味する。一般化した表現ＣＩＮはそ
の項が次に位数の低いビット段により作られた桁上げ信
号を指していることを意味する。従って、方程式３及び
４及び表３の中の項はすべて図２に示されている所定の
ビット段を指すが、項ＣＩＮは加算器の次に位数の低い
ビット段からブロック１９及び２１へ入る桁上げ入力を
指す。

【００１８】Ｇ１、Ｐ１、及びＣの間の関係は次のブー
ル方程式として書くことができる。

【００１９】 　　　　Ｃ［ｉ］：＝Ｇ１［ｉ］＋Ｐ１［ｉ］・ＣＩＮ
　　　　　　　　　　　　　　　　　　　（５） 　　「発生」及び「伝達」という用語の考え方は１より
大きいビット群に拡大することができる。図３は２ビッ
ト桁上げ先取り加算器の図である。この加算器は２つの
ビット段ｉ及びｉ＋１を備えており、その各々は入力信
号Ａ及びＢからその特定段への発生信号及び伝達信号を
発生するＣＬＡ１回路１７、発生信号及び伝達信号から
及び桁上げ信号（ＣＩＮ）から加算器への桁上げ信号を
得る桁上げ発生回路１９、及び前の、次に位数の低いビ
ット段からの桁上げ（ＣＯ）信号と所定段への入力ビッ
トＡ及びＢとから和を得る合計回路２１から構成されて
いる。２ビット段（ｉ）に対する「発生」及び「伝達」
の項は、その入力として２ビット段ｉ及び１ビット段ｉ
＋１のＣＬＡ回路１７−０及び１７−１のＧ１、Ｐ１を
受ける群発生回路及び群伝達回路から成る第２の（Ｌ２
）レベルのＣＬＡ２ブロック２３−０により作られる。

【００２０】図３のＣＬＡ２ブロック２３−０に組み込
まれている群発生回路及び群伝達回路の動作は下記方程
式で表される。

【００２１】 　　　　Ｇ２［ｉ］：＝Ｇ［ｉ］＋Ｐ１［ｉ］・Ｇ１［
ｉ＋１］　　　　　　　　　　　　　　　　（６）　　
　　Ｐ２［ｉ］：＝　　　　　　　Ｐ１［ｉ］・Ｐ１［
ｉ＋１］　　　　　　　　　　　　　　　　（７） 　　これら方程式に対する真理値表は次の通りである。

【００２２】

【表４】

【００２３】この２ビット加算器に対上る桁上げＣ［ｉ
］及びＣ［ｉ＋１］は段ｉ及びｉ＋１に対する「発生」
及び「伝達」の項及び最下位ビット段ｉ＋１への桁上げ
を用いて作ることができる。ブール表現では、　　　　
Ｃ［ｉ］　　：＝Ｇ２［ｉ］　　＋Ｐ２［ｉ］　　・Ｃ
ＩＮ　　　　　　　　　　　　　（８）　　　　Ｃ［ｉ
＋１］：＝Ｇ１［ｉ＋１］＋Ｐ１［ｉ＋１］・ＣＩＮ　
　　　　　　　　　　　　　（９）ブロックＣＬＡ１か
ら成る発生回路及び伝達回路Ｇ１及びＰ１を図４にその
論理機能により示してあり、ブロックＣＬＡ２から成る
群発生回路及び群伝達回路Ｇ２及びＰ２を同様に図５に
示してある。ＣＬＡ２ブロック２３−０のＧ２、Ｐ２出
力は２ビット段ｉと関連するＣＧブロック１９−０に加
えられる。ＣＧブロック１９−０をブロックの形で図６
に示す。ＣＬＡ１、ＣＬＡ２、及びＣＧの各ブロックと
して使用するのに適切な回路は出願人の、１９９０年２
月１３日に出願し、本発明の譲受人に譲渡されている、
同時係属中の米国特許出願書第０７／４８０，１８８号
に完全に図示し且つ説明してある。 上述の同時係属中の出願はここにその全体をこの引例に
より取り入れてある。図３に使用した一定の命名法の約
束に注目すべきである。それはこの命名法を本文書を通
じて一貫して使用することにするからである。ＣＬＡ１
ブロックはその論理機能を図４に規定してある一対の回
路を指す。最上位ビット段ｉに関連するＣＬＡ１ブロッ
クを「ＣＬＡ１［０］」と名付ける。２番目に最上位の
ビット段ｉ＋１に関連するＣＬＡ１ブロックを特にラベ
ル「ＣＬＡ１［１］」で識別する。ＣＬＡ１ブロックＣ
ＬＡ１［０］及びＣＬＡ１［１］に対する入力及び出力
を特に、それぞれ添字「０」及び「１」で区別する。

【００２４】ＣＬＡ１ブロック１７−０及び１７−１の
出力が加えられるＣＬＡ２ブロック２３−０を別に「Ｃ
ＬＡ２［０］」と名付け、その出力が最上位ビット段ｉ
のＣＬＡ１［０］ブロックまで（それを含む）への入力
を反映しているという事実を示す。ＣＬＡ２ブロック２
３−０から成る発生回路及び伝達回路は図５に示す方程
式により規定される。ＣＬＡ２回路はＣＬＡ１回路から
ＣＬＡ２回路は発生信号及び伝達信号により駆動される
が、ＣＬＡ１回路はＡビット及びＢビットにより駆動さ
れるという事実により区別される。この区別は、ＣＬＡ
２の回路を「群発生」回路及び「群伝達」回路と言い、
ＣＬＡ２回路の出力を「群発生」信号及び「群伝達」信
号と言うことにより全体を通じて意味がある。これは、
その出力Ｇ１及びＰ１を全体を通じて「発生」信号及び
「伝達」信号と言う、「発生」回路及び「伝達」回路と
言われるＣＬＡ１ブロック回路とは対照的である。

【００２５】ここに示されている種々な方程式の目的で
これら回路を互いに区別するために、ＣＬＡ１、ＣＬＡ
２、及びＣＧの各ブロックに添字を付けて、それらが関
連している段でそれらを区別する。従って、段ｉのＣＬ
Ａ１［０］ブロック発生出力及び伝達出力を「Ｇ１［ｉ
］」及び「Ｐ１［ｉ］」と名付けるが、段ｉ＋１のＣＬ
Ａ１回路のそれらを「Ｇ１［ｉ＋１］」及び「Ｐ１［ｉ
＋１］」と名付ける。

【００２６】図７は図３の２ビット加算器の原理に基づ
いて構成された４ビット桁上げ先取り加算器を示す。４
ビット群に対する発生項及び伝達項は下記ブール方程式
により表すことができる。

【００２７】 Ｇ４［ｉ］：＝Ｇ２［ｉ］＋Ｐ２［ｉ］・Ｇ２［ｉ＋２
］　　　　（１０）Ｐ４［ｉ］：＝　　　　　　　　　
Ｐ２［ｉ］・Ｐ２［ｉ＋２］　　　　（１１）２ビット
加算器に対する先の方程式を見ることにより、連続する
レベルの発生項の間及び伝達項の間の関係（Ｇ２とＧ１
との間に対するＧ４とＧ２との間、及びＰ２とＰ１との
間に対するＰ４とＰ２との間の関係）は反復的であるこ
とに注目することができる。

【００２８】図７の４ビット桁上げ先取り加算器は図３
の２ビット桁上げ先取り加算器の段ｉ及びｉ＋１に関連
する要素及び別の段ｉ＋２及びｉ＋３に対する同様な一
群の要素を備えている。その他、２つのＣＬＡ２回路２
３−０及び２３−２の出力は、ＣＬＡ４のブロック２５
−０で表される別のレベルの群発生回路及び群伝達回路
により組み合わされる。ＣＬＡ４ブロックの出力は、段
ｉに関連するＣＧ回路１９−０に加えられる。ＣＬＡ４
のブロック２５−０を構成する群発生回路及び群伝達回
路は図５に示したＣＬＡ２のブロック２３−０を構成す
るものと物理的に同一とすることができる。というのは
それらは同じ論理動作を行うからである。ＣＬＡ４のブ
ロック２５−０を（その論理機能について）図８に示す
が、そのそれぞれの群発生回路及び群伝達回路は「ＣＬ
Ａ−Ｇ４［ｉ］」及び「ＣＬＡ−Ｐ４［ｉ］」と名付け
られている。図７の加算器により作られる４ビット群の
桁上げの大部分はＣＬＡ１、ＣＬＡ２、及びＣＬＡ４の
各回路の発生出力、伝達出力、群発生出力、及び群伝達
出力の他に、最低位ビット段ｉ＋３への桁上げ（ＣＩＮ
）を使用しても作ることができる。これらに対するブー
ル方程式は次の通りである。

【００２９】 　　　　Ｃ［ｉ］　　：＝Ｇ４［ｉ］　　＋Ｐ４［ｉ］
　　・ＣＩＮ　　　　　　　　　　　（１２）　　　　
Ｃ［ｉ＋２］：＝Ｇ２［ｉ＋２］＋Ｐ２［ｉ＋２］・Ｃ
ＩＮ　　　　　　　　　　　（１３）　　　　Ｃ［ｉ＋
３］：＝Ｇ１［ｉ＋３］＋Ｐ１［ｉ＋３］・ＣＩＮ　　
　　　　　　　　　（１４） 　　Ｃ［ｉ＋１］については方程式が存在しないことが
注目される。その理由はＣ［ｉ＋１］は中間結果（ＣＧ
ブロック１９−２からの）又は更に複雑な方程式を用い
て計算しなければならないからである。

【００３０】Ｃ［ｉ＋１］は次のブール方程式で示すよ
うに中間結果（Ｃ［ｉ＋２］）を用いて計算することが
できる。

【００３１】 　　　　Ｃ［ｉ＋１］：＝Ｇ１［ｉ＋１］＋Ｐ１［ｉ＋
１］・Ｃ［ｉ＋２］　　　　　　　　　　（１５） 　　この解法の短所はＣ［ｉ＋２］を計算し終わるまで
Ｃ［ｉ＋１］を計算することができないということであ
る。このため加算に必要な時間の量が増大することにな
る。

【００３２】Ｃ［ｉ＋１］は一層複雑な方程式を用いて
、下のように計算することができる。

【００３３】 　　　　Ｃ［ｉ＋１］：＝Ｇ１［ｉ＋１］＋Ｐ１［ｉ＋
１］・Ｇ２［ｉ＋２］＋　　　　　　　　　　　　　　
　　　　Ｐ１［ｉ＋１］・Ｐ２［ｉ＋２］・ＣＩＮ　　
　　　　　　（１６） 　　この方法の短所はこの一層複雑な方程式にはこれを
実施するのに更に大きく且つ更に低速のゲートが必要に
なるということである。

【００３４】本発明によれば、中間結果の必要性は方程
式（１６）を実行することができる複雑なゲートを必要
とせずに排除される。図９は本発明を取り入れた４ビッ
ト桁上げ先取り加算器の図である。

【００３５】本発明によれば、ビット段［ｉ＋１］に対
する「発生」項及び「伝達」項は下記方程式を実行する
ように構成された回路によって作ることができる。

【００３６】 　　　　Ｇ４［ｉ＋１］：＝Ｇ１［ｉ＋１］＋Ｐ１［ｉ
＋１］・Ｇ２［ｉ＋２］　　　　　　　（１７）　　　
　Ｐ４［ｉ＋１］：＝　　　　　　　　　　　Ｐ１［ｉ
＋１］・Ｐ２［ｉ＋２］　　　　　　　（１８） 　　これら２つの値はＧ４［ｉ］及びＰ４［ｉ］と同時
に作ることができる。これによりＣ［ｉ＋１］を、次の
ブール関係を用いて、Ｃ［ｉ］、Ｃ［ｉ＋２］及びＣ［
ｉ＋３］と同時に計算することができる。

【００３７】 　　　　Ｃ［ｉ＋１］　　：＝Ｇ４［ｉ＋１］＋Ｐ４［
ｉ＋１］・ＣＩＮ　　　　　　　　　　（１９） 　　上に述べた概念は図９にＭＣＬＡ４のブロック２５
’−０で表した一組の群発生回路及び群伝達回路により
図９の４ビット桁上げ先取り加算器で実施される。その
回路を一層詳細に、それが実行する論理に関して、図１
０に示す。図９と図１０とのＭＣＬＡ４のブロック２５
’−０の表現を比較することにより図９の４つの出力ノ
ードＧ４［０］、Ｐ４［０］、Ｇ４［１］及びＰ４［１
］の各々が図１０で同じ順序でそれぞれ「ＭＣＬＡ−Ｇ
４［ｉ］」、「ＭＣＬＡ−Ｐ４［ｉ］」、「ＭＣＬＡ−
Ｇ４［ｉ＋１］」及び「ＭＣＬＡ−Ｐ４［ｉ＋１］」と
名付けられている別個の複雑な論理ゲートを表している
ことが明らかになる。同じ約束事は認められるが、全体
を通じて更に低いレベルの発生回路、伝達回路、群発生
回路、及び群伝達回路の各々について守られ、漸次レベ
ルの高くなる発生回路及び群発生回路を参照するこの説
明全体を通じて守られる。また、各種ノードにより表さ
れる回路の各々について必要な構造及び接続は、図３、
図７及び図９のようなシステムブロック図と共に本明細
書に示した方程式により適格に規定されることにも注目
される。この理由で、この説明が多数段の加算器に進む
につれて、スペースを保存し且つこの説明の複雑さを減
らすために方程式及びシステムブロック図のみを使用す
ることにする。

【００３８】図７及び図９の４ビット加算器を比較する
ことにより本発明を取り入れている図９の加算器と図７
の加算器との間の非常に重大な相違は、図７の群発生回
路及び群伝達回路が階層的であるのに、図９の４ビット
桁上げ先取り加算器では、別の群発生回路及び群伝達回
路ＭＣＬＡ−Ｇ４［ｉ＋１］及びＭＣＬＡ−Ｐ４［ｉ＋
１］（図１０を参照）が非階層的であるということがわ
かる。ここに使用する階層的群発生又は群伝達とはその
入力が次にレベルの低い群発生回路、群伝達回路、又は
発生回路、伝達回路の出力に限定される回路を指す。図
７に示す群発生回路及び群伝達回路のすべてはこの場合
であることがわかる。対照的に、別の群発生回路及び群
伝達回路ＭＣＬＡ−Ｇ４［ｉ＋１］及びＭＣＬＡ−Ｐ４
［ｉ＋１］（図１０）はその入力を回路のピラミッド内
のその直下のレベルからだけでなくその次に低いレベル
からも同様に受け取る。この区別を強調するように、「
Ｐ」と記した破線が図９のノードＰ４［１］と出力ノー
ドＰ１［１］及びＰ２［２］との間に設けられており、
これはノードＰ４［１］で表した回路に入力を供給する
。同様に、図９に「Ｇ」と記した破線が、一方で、出力
ノードＧ４［１］とノードＧ１［１］、Ｐ１［１］及び
Ｇ２［２］との間に設けられていて、図１０の方程式か
らも明らかであるはずの、図９でノードＧ４［１］で表
されている群発生回路ＭＣＬＡ−Ｇ４［ｉ＋１］（図１
０）がその入力をノードＧ２［２］で表された直ぐ次の
低位レベルの群発生回路から、及びＣＬＡ１回路１７−
１により作られた更に低いレベルの出力Ｇ１［１］及び
Ｐ１［１］から受け取ることを目で見えるように示して
いる。

【００３９】このように別の項「Ｇ４［ｉ＋１］」及び
「Ｐ４［ｉ＋１］」をＣＧ回路１９−１に供給すること
により、段ｉ＋２及びｉ＋３の状態に関する情報を段ｉ
＋２に関連するＣＧ回路１９−２から得る必要性はもは
や存在しない。というのはこの情報は今は図９のＣＬＡ
２回路２３−２のＧ２［０］及びＰ２［０］の各ノード
から得られているからである。その結果、ＣＧ回路１９
−２のＣ［ｉ＋２］出力を次に高次のＣＧ回路１９−１
のＣ［ｉ＋１］出力を発生する前に使用しなければなら
なかった図７の加算器とは対照的に、図９の回路では最
低次段ｉ＋３へのＣＩＮ桁上げを、段ｉ＋１を含んで、
加算器の全般に使用することができ、これにより図７の
先取り加算器に固有の特性遅れが避けられる。

【００４０】前述の方法の利点は８ビット加算器を考え
ると一層明らかになる。図７の４ビット加算器と同様の
、且つそれに基づく従来の８ビット桁上げ先取り加算器
の図を図１１及び図１２に示す。８ビット加算器につい
ての発生及び伝達は次のブール関係を使用して計算する
ことができる。

【００４１】 　　　　Ｇ８［ｉ］：＝Ｇ４［ｉ］＋Ｐ４［ｉ］・Ｇ４
［ｉ＋４］　　　　　　　　　　　　（２０）　　　　
Ｐ８［ｉ］：＝　　　　　　　　　Ｐ４［ｉ］・Ｐ４［
ｉ＋４］　　　　　　　　　　　　（２１） 　　この８ビット加算器での桁上げは次の方程式を実行
する回路により直接発生することができる。

【００４２】 　　　　Ｃ［ｉ］　　：＝Ｇ８［ｉ］　　＋Ｐ８［ｉ］
　　・ＣＩＮ　　　　　　　　　　　（２２）　　　　
Ｃ［ｉ＋４］：＝Ｇ４［ｉ＋４］＋Ｐ４［ｉ＋４］・Ｃ
ＩＮ　　　　　　　　　　　（２３）　　　　Ｃ［ｉ＋
６］：＝Ｇ２［ｉ＋６］＋Ｐ２［ｉ＋６］・ＣＩＮ　　
　　　　　　　　　（２４）　　　　Ｃ［ｉ＋７］：＝
Ｇ１［ｉ＋７］＋Ｐ１［ｉ＋７］・ＣＩＮ　　　　　　
　　　　　（２５） 　　しかし、桁上げ信号Ｃ［ｉ＋１］、Ｃ［ｉ＋２］、
Ｃ［ｉ＋３］、及びＣ［ｉ＋５］は方程式２３〜２４に
従って計算した桁上げＣ［ｉ＋４］又はＣ［ｉ＋６］の
１つを使用して、又は一層複雑な方程式を実行するゲー
トを用いて計算しなければならない。

【００４３】方程式２３〜２４の中間結果を使用して桁
上げを計算するのに下記ブール方程式を使用することが
できる。

【００４４】 　　　　Ｃ［ｉ＋２］：＝Ｇ２［ｉ＋２］＋Ｐ２［ｉ＋
２］・Ｃ［ｉ＋４］　　　　　　　　　　（２６）　　
　　Ｃ［ｉ＋３］：＝Ｇ２［ｉ＋３］＋Ｐ２［ｉ＋３］
・Ｃ［ｉ＋４］　　　　　　　　　　（２７）　　　　
Ｃ［ｉ＋５］：＝Ｇ１［ｉ＋５］＋Ｐ１［ｉ＋５］・Ｃ
［ｉ＋６］　　　　　　　　　　（２８） 　　これら桁上げはＣ［ｉ＋４］及びＣ［ｉ＋６］を計
算し終わるまで待たなければならない。Ｃ［ｉ＋１］も
Ｃ［ｉ＋２］を計算し終わるまで待たなければならない
。これは次のように計算することができる。

【００４５】 　　　　Ｃ［ｉ＋１］：＝Ｇ１［ｉ＋１］＋Ｐ１［ｉ＋
１］・Ｃ［ｉ＋２］　　　　　　　　　　（２９） 　　これはＣ［ｉ＋１］がＣ［ｉ］を計算するときより
も更に２つの別のゲート遅れを取ることを意味している
。

【００４６】図１１及び図１２の８ビット桁上げ先取り
加算器は上述の概念に基づいて構成されている。この加
算器は発生回路ＣＬＡ１、伝達回路ＣＬＡ２、群発生回
路ＣＬＡ４、及び群伝達回路ＣＬＡ８から成る４レベル
のピラミッドを備えている。それぞれＣＬＡ４ブロック
２５−０及び２５−４になる２組のゲートをＣＬＡ８ブ
ロック２７−０で表された単一対の群発生回路及び群伝
達回路に入れる。ＣＬＡ８ブロック２７−０で表されて
いる群発生回路及び群伝達回路は方程式（２０）及び（
２１）で表される。これら２つの回路は単に、発生・伝
達回路１７と最高ビットレベルＣＧ回路１９−０との間
に挿入されている同じ群発生回路及び群伝達回路から成
るピラミッドでの他のレベルを表しているだけである。

【００４７】図１３及び図１４は本発明に従って実施さ
れた８ビット桁上げ先取り加算器の図を示す。

【００４８】図１３及び図１４の８ビット桁上げ先取り
加算器は図９の４ビット桁上げ先取り加算器により実施
される技法に基づき構成され、この技法を拡張している
。４つのレベル（Ｌ１、Ｌ２、Ｌ４、Ｌ８）より上に延
びているそのピラミッド構造は、それぞれＭＣＬＡブロ
ック２５’−０及び２５’−４になる２つの副ピラミッ
ドを備えている。これら２つの副ピラミッドは図９のピ
ラミッド構造と同一にすることができる。ＭＣＬＡ８ブ
ロック２７−０で表される最高レベル（８）から成る群
発生回路及び群伝達回路は全部で４対の群発生回路及び
群伝達回路を備えており、各対は、その入力が未改良の
図１１及び図１２の８ビット桁上げ先取り加算器のもの
と同じである出力ノードＧ８［Ｏ］及びＰ８［０］によ
り、及びその入力が次に低い（Ｌ−４）レベルのゲート
の出力だけでなく、次の２つの低レベル（Ｌ２、Ｌ１）
のゲートの出力にまで到達する別の組Ｇ８［１］、Ｐ８
［１］、Ｇ８［２］、Ｐ８［２］、及びＧ８［３］、Ｐ
８［３］により反映される。これら非階層的群発生及び
群伝達の対はそれらが実行する方程式により規定され、
これら方程式は項「Ｇ８［ｉ＋１］」、「Ｇ８［ｉ＋２
］」、「Ｇ８［ｉ＋３］」、及び「Ｐ８［ｉ＋１］」、
「Ｐ８［ｉ＋２］」、及び「Ｐ８［ｉ＋３］」について
のものである。

【００４９】本発明を進めるには、８ビット加算器のす
べての桁上げを、今説明したばかりの別の群発生項及び
群伝達項を計算することにより、同時に計算する。８ビ
ット加算器での桁上げは次の方程式に従って計算される
。

【００５０】 　　　　Ｃ［ｉ］　　：＝Ｇ８［ｉ］　　＋Ｐ８［ｉ］
　　・ＣＩＮ　　　　　　　　　　（３０）　　　　Ｃ
［ｉ＋１］：＝Ｇ８［ｉ＋１］＋Ｐ８［ｉ＋１］・ＣＩ
Ｎ　　　　　　　　　　（３１）　　　　Ｃ［ｉ＋２］
：＝Ｇ８［ｉ＋２］＋Ｐ８［ｉ＋２］・ＣＩＮ　　　　
　　　　　　（３２）　　　　Ｃ［ｉ＋３］：＝Ｇ８［
ｉ＋３］＋Ｐ８［ｉ＋３］・ＣＩＮ　　　　　　　　　
　（３３）　　　　Ｃ［ｉ＋４］：＝Ｇ４［ｉ＋４］＋
Ｐ４［ｉ＋４］・ＣＩＮ　　　　　　　　　　（３４）
　　　　Ｃ［ｉ＋５］：＝Ｇ４［ｉ＋５］＋Ｐ４［ｉ＋
５］・ＣＩＮ　　　　　　　　　　（３５）　　　　Ｃ
［ｉ＋６］：＝Ｇ２［ｉ＋６］＋Ｐ２［ｉ＋６］・ＣＩ
Ｎ　　　　　　　　　　（３６）　　　　Ｃ［ｉ＋７］
：＝Ｇ１［ｉ＋７］＋Ｐ１［ｉ＋７］・ＣＩＮ　　　　
　　　　　　（３７） 　　上の方程式での別の発生項及び伝達項は「Ｇ８［ｉ
＋１］」、「Ｐ８［ｉ＋１］」、「Ｇ８［ｉ＋２］」、
「Ｐ８［ｉ＋２］」、「Ｇ８［ｉ＋３］」及び「Ｐ８［
ｉ＋３］」である。これらは次のように計算される。

【００５１】 　　　　Ｇ８［ｉ＋１］：＝Ｇ４［ｉ＋１］＋Ｐ４［ｉ
＋１］・Ｇ４［ｉ＋４］　　　　　（３８）　　　　Ｐ
８［ｉ＋１］：＝　　　　　　　　　　　Ｐ４［ｉ＋１
］・Ｐ４［ｉ＋４］　　　　　（３９）　　　　Ｇ８［
ｉ＋２］：＝Ｇ２［ｉ＋２］＋Ｐ２［ｉ＋２］・Ｇ４［
ｉ＋４］　　　　　（４０）　　　　Ｐ８［ｉ＋２］：
＝　　　　　　　　　　　Ｐ２［ｉ＋２］・Ｐ４［ｉ＋
４］　　　　　（４１）　　　　Ｇ８［ｉ＋３］：＝Ｇ
１［ｉ＋３］＋Ｐ１［ｉ＋３］・Ｇ４［ｉ＋４］　　　
　　（４２）　　　　Ｐ８［ｉ＋３］：＝　　　　　　
　　　　　Ｐ１［ｉ＋３］・Ｐ４［ｉ＋４］　　　　　
（４３） 　　実質上、上述の過程は、４ビット群のような群を取
ること、及び３つの最下位ビットから成る副群に関する
群発生回路及び群伝達回路を設けることを表している。 これら群発生回路及び群伝達回路はＧ４［ｉ＋１］及び
Ｐ４［ｉ＋１］の信号を発生する。８ビット群では、７
つの最下位ビット、６つの最下位ビット、及び５つの最
下位ビットの各副群について群発生回路及び群伝達回路
が設けられている。これら群発生回路及び群伝達回路は
それぞれＧ８［ｉ＋１］、Ｐ８［ｉ＋１］、Ｇ８［ｉ＋
２］、Ｐ８［ｉ＋２］、Ｇ８［ｉ＋３］、及びＰ８［ｉ
＋３］である。これら付加発生信号及び伝達信号を計算
することにより、図４、図５、図６、及び図８に示した
もののような回路を用いて群内の各ビットから桁上げを
１段階で直接計算することができる。

【００５２】本発明は１６ビット及び３２ビットの加算
器にも同様に適用することができる。図１５〜図２２は
本発明による３２ビット桁上げ先取り加算器の図を示す
。ブロック形式ＣＬＡ１、ＣＬＡ２、ＭＣＬＡ４、及び
ＭＣＬＡ８の他に、２つのブロック形式ＭＣＬＡ１６及
びＭＣＬＡ３２が設けられている。加算器桁上げ発生部
はＣＬＡ１、ＣＬＡ２、ＭＣＬＡ４、及びＭＣＬＡ８か
ら成る４つの副区画から作られ、これは図１３及び図１
４に示した、これらブロックを備えている構成と同じで
ある。このような２つの区画は１６ビット発生、伝播副
部から成る一対のＭＣＬＡ１６ブロック２９’−０及び
２９’−１６の各々と関連しており、最初のものは加算
器の上位１６ビット、段ｉからｉ＋１５に関連し、第２
のものは加算器の下位ビット、段ｉ＋１６からｉ＋３１
に関連している。ブロックＭＣＬＡ１６の各出力は入力
としてＭＣＬＡ３２ブロック３１’−０の発生回路及び
伝達回路から成る階層対に加えられる。

【００５３】群発生及び群伝達２９’−０及び２９’−
１６の２つのＭＣＬＡ１６ブロックは同一である。次の
方程式はＭＣＬＡ１６ブロック２９’−０のものを表し
ている。

【００５４】 　　　　Ｇ１６［ｉ］　　：＝Ｇ８［ｉ］　　＋Ｐ８［
ｉ］　　　　・Ｇ８［ｉ＋８］　　　　　　　　　　（
４４）　　　　Ｐ１６［ｉ］　　　　＝　　　　　　　
　　　　Ｐ８［ｉ］　　　　・Ｐ８［ｉ＋８］　　　　
　　　　　　（４５）　　　　Ｇ１６［ｉ＋１］：＝Ｇ
８［ｉ＋１］＋Ｐ８［ｉ＋１］　　・Ｇ８［ｉ＋８］　
　　　　　　　　　（４６）　　　　Ｐ１６［ｉ＋１］
：＝　　　　　　　　　　　Ｐ８［ｉ＋１］　　・Ｐ８
［ｉ＋８］　　　　　　　　　　（４７）　　Ｇ１６［
ｉ＋２］：＝Ｇ８［ｉ＋２］＋Ｐ８［ｉ＋２］　　・Ｇ
８［ｉ＋８］　　　　　　　　　　（４８）　　　　Ｐ
１６［ｉ＋２］：＝　　　　　　　　　　　Ｐ８［ｉ＋
２］　　・Ｐ８［ｉ＋８］　　　　　　　　　　（４９
）　　　　Ｇ１６［ｉ＋３］：＝Ｇ８［ｉ＋３］＋Ｐ８
［ｉ＋３］　　・Ｇ８［ｉ＋８］　　　　　　　　　　
（５０）　　　　Ｐ１６［ｉ＋３］：＝　　　　　　　
　　　　Ｐ８［ｉ＋３］　　・Ｐ８［ｉ＋８］　　　　
　　　　　　（５１）　　　　Ｇ１６［ｉ＋４］：＝Ｇ
４［ｉ＋４］＋Ｐ４［ｉ＋４］　　・Ｇ８［ｉ＋８］　
　　　　　　　　　（５２）　　　　Ｐ１６［ｉ＋４］
：＝　　　　　　　　　　　Ｐ４［ｉ＋４］　　・Ｐ８
［ｉ＋８］　　　　　　　　　　（５３）　　　　Ｇ１
６［ｉ＋５］：＝Ｇ４［ｉ＋５］＋Ｐ４［ｉ＋５］　　
・Ｇ８［ｉ＋８］　　　　　　　　　　（５４）　　　
　Ｐ１６［ｉ＋５］：＝　　　　　　　　　　　Ｐ４［
ｉ＋５］　　・Ｐ８［ｉ＋８］　　　　　　　　　　（
５５）　　　　Ｇ１６［ｉ＋６］：＝Ｇ２［ｉ＋６］＋
Ｐ２［ｉ＋６］　　・Ｇ８［ｉ＋８］　　　　　　　　
　　（５６）　　　　Ｐ１６［ｉ＋６］：＝　　　　　
　　　　　　Ｐ２［ｉ＋６］　　・Ｐ８［ｉ＋８］　　
　　　　　　　　（５７）　　　　Ｇ１６［ｉ＋７］：
＝Ｇ１［ｉ＋７］＋Ｐ１［ｉ＋７］　　・Ｇ８［ｉ＋８
］　　　　　　　　　　（５８）　　　　Ｐ１６［ｉ＋
７］：＝　　　　　　　　　　　Ｐ１［ｉ＋７］　　・
Ｐ８［ｉ＋８］　　　　　　　　　　（５９） 　　ＣＬＡ３２ブロック３１’−０は以下の方程式を実
行する。

【００５５】 　　　　Ｇ３２［ｉ］　　：＝Ｇ１６［ｉ］　　　　＋
Ｐ１６［ｉ］　　　・Ｇ１６［ｉ＋１６］　　　　　　
　　（６０）　　　　Ｐ３２［ｉ］　　　　＝　　　　
　　　　　　　　　Ｐ１６［ｉ］　　　・Ｐ１６［ｉ＋
１６］　　　　　　　　（６１）　　　　Ｇ３２［ｉ＋
１］：＝Ｇ１６［ｉ＋１］　　＋Ｐ１６［ｉ＋１］　・
Ｇ１６［ｉ＋１６］　　　　　　　　（６２）　　　　
Ｐ３２［ｉ＋１］：＝　　　　　　　　　　　　　Ｐ１
６［ｉ＋１］　・Ｐ１６［ｉ＋１６］　　　　　　　　
（６３）　　　　Ｇ３２［ｉ＋２］：＝Ｇ１６［ｉ＋２
］　　＋Ｐ１６［ｉ＋２］　・Ｇ１６［ｉ＋１６］　　
　　　　　　（６４）　　　　Ｐ３２［ｉ＋２］：＝　
　　　　　　　　　　　　Ｐ１６［ｉ＋２］　・Ｐ１６
［ｉ＋１６］　　　　　　　　（６５）　　　　Ｇ３２
［ｉ＋３］：＝Ｇ１６［ｉ＋３］　　＋Ｐ１６［ｉ＋３
］　・Ｇ１６［ｉ＋１６］　　　　　　　　（６６）　
　　　Ｐ３２［ｉ＋３］：＝　　　　　　　　　　　　
　Ｐ１６［ｉ＋３］　・Ｐ１６［ｉ＋１６］　　　　　
　　　（６７）　　　　Ｇ３２［ｉ＋４］：＝Ｇ１６［
ｉ＋４］　　＋Ｐ１６［ｉ＋４］　・Ｇ１６［ｉ＋１６
］　　　　　　　　（６８）　　　　Ｐ３２［ｉ＋４］
：＝　　　　　　　　　　　　　Ｐ１６［ｉ＋４］　・
Ｐ１６［ｉ＋１６］　　　　　　　　（６９）　　　　
Ｇ３２［ｉ＋５］：＝Ｇ１６［ｉ＋５］　　＋Ｐ１６［
ｉ＋５］　・Ｇ１６［ｉ＋１６］　　　　　　　　（７
０）　　　　Ｐ３２［ｉ＋５］：＝　　　　　　　　　
　　　　Ｐ１６［ｉ＋５］　・Ｐ１６［ｉ＋１６］　　
　　　　　　（７１）　　　　Ｇ３２［ｉ＋６］：＝Ｇ
１６［ｉ＋６］　　＋Ｐ１６［ｉ＋６］　・Ｇ１６［ｉ
＋１６］　　　　　　　　（７２）　　　　Ｐ３２［ｉ
＋６］：＝　　　　　　　　　　　　　Ｐ１６［ｉ＋６
］　・Ｐ１６［ｉ＋１６］　　　　　　　　（７３）　
　　　Ｇ３２［ｉ＋７］：＝Ｇ１６［ｉ＋７］　　＋Ｐ
１６［ｉ＋７］　・Ｇ１６［ｉ＋１６］　　　　　　　
　（７４）　　Ｐ３２［ｉ＋７］：＝　　　　　　　　
　　　　　Ｐ１６［ｉ＋７］　・Ｐ１６［ｉ＋１６］　
　　　　　　　（７５）　　　　Ｇ３２［ｉ＋８］：＝
Ｇ８［ｉ＋８］　　＋Ｐ８［ｉ＋８］　・Ｇ１６［ｉ＋
１６］　　　　　　　　（７６）　　　　Ｐ３２［ｉ＋
８］：＝　　　　　　　　　　　　　Ｐ８［ｉ＋８］　
・Ｐ１６［ｉ＋１６］　　　　　　　　（７７）　　　
　Ｇ３２［ｉ＋９］：＝Ｇ８［ｉ＋９］　　＋Ｐ８［ｉ
＋９］　・Ｇ１６［ｉ＋１６］　　　　　　　　（７８
）　　　　Ｐ３２［ｉ＋９］：＝　　　　　　　　　　
　　　Ｐ８［ｉ＋９］　・Ｐ１６［ｉ＋１６］　　　　
　　　　（７９）　　　　Ｇ３２［ｉ＋１０］：＝Ｇ８
［ｉ＋１０］＋Ｐ８［ｉ＋１０］・Ｇ１６［ｉ＋１６］
　　　　　　　　（８０）　　　　Ｐ３２［ｉ＋１０］
：＝　　　　　　　　　　　　Ｐ８［ｉ＋１０］・Ｐ１
６［ｉ＋１６］　　　　　　　　（８１）　　　　Ｇ３
２［ｉ＋１１］：＝Ｇ８［ｉ＋１１］＋Ｐ８［ｉ＋１１
］・Ｇ１６［ｉ＋１６］　　　　　　　　（８２）　　
　　Ｐ３２［ｉ＋１１］：＝　　　　　　　　　　　　
Ｐ８［ｉ＋１１］・Ｐ１６［ｉ＋１６］　　　　　　　
　（８３）　　　　Ｇ３２［ｉ＋１２］：＝Ｇ４［ｉ＋
１２］＋Ｐ４［ｉ＋１２］・Ｇ１６［ｉ＋１６］　　　
　　　　　（８４）　　　　Ｐ３２［ｉ＋１２］：＝　
　　　　　　　　　　　Ｐ４［ｉ＋１２］・Ｐ１６［ｉ
＋１６］　　　　　　　　（８５）　　　　Ｇ３２［ｉ
＋１３］：＝Ｇ４［ｉ＋１３］＋Ｐ４［ｉ＋１３］・Ｇ
１６［ｉ＋１６］　　　　　　　　（８６）　　　　Ｐ
３２［ｉ＋１３］：＝　　　　　　　　　　　　Ｐ４［
ｉ＋１３］・Ｐ１６［ｉ＋１６］　　　　　　　　（８
７）　　　　Ｇ３２［ｉ＋１４］：＝Ｇ２［ｉ＋１４］
＋Ｐ２［ｉ＋１４］・Ｇ１６［ｉ＋１６］　　　　　　
　　（８８）　　　　Ｐ３２［ｉ＋１４］：＝　　　　
　　　　　　　　Ｐ８［ｉ＋１４］・Ｐ１６［ｉ＋１６
］　　　　　　　　（８９）　　　　Ｇ３２［ｉ＋１５
］：＝Ｇ１［ｉ＋１５］＋Ｐ１［ｉ＋１５］・Ｇ１６［
ｉ＋１６］　　　　　　　　（９０）　　　　Ｐ３２［
ｉ＋１５］：＝　　　　　　　　　　　　Ｐ１［ｉ＋１
５］・Ｐ１６［ｉ＋１６］　　　　　　　　（９１） 　　図１５〜図２２の桁上げ信号Ｃ［ｉ］からＣ［ｉ＋
３１］　　までは、下記方程式により、それぞれのＣＧ
ブロック１９−０から１９−３１で、ＭＣＬＡ３２ブロ
ック３１’−０、ＭＣＬＡ１６ブロック２９’−１６、
ＭＣＬＡ８ブロック２７’−２４、ＭＣＬＡ４ブロック
２５’−２８、ＣＬＡ２ブロック２３−３０、及びＣＬ
Ａ１ブロック１７−３１の出力から直接計算することが
できる。

【００５６】これまでの説明は組分けの大きさが桁上げ
先取り加算器の各段ごとに２倍になる（すなわち、ＣＬ
Ａ１での１つの発生及び１つの伝達ゲート、ＣＬＡ２で
のそれぞれ２つ、ＣＬＡ４でのそれぞれ４つ、以下同様
）構成に向けてきたが、組分けの大きさは各段で４倍す
ることもできる（すなわち、ＣＬＡ１で４つの発生及び
伝達ゲート、ＣＬＡ２で１６、ＣＬＡ３で６４など）。

【００５７】上に述べたことから、先取り加算器の技術
に、加算器の前の段からの桁上げ信号を使用する必要な
しに、加算器の各段への桁上げ信号を、発生回路、伝達
回路、群発生回路、及び群伝達回路を用いて、入力ビッ
トＡ及びＢから直接得ることにより、このような加算器
の動作の速さをかなり上げる改良がもたらされたことが
明らかである。

【００５８】 　　　　Ｃ［ｉ］　　　：＝Ｇ３２［ｉ］　　＋Ｐ３２
［ｉ］　　　　・ＣＩＮ　　　　　　　　　　　　（９
２）　　　　Ｃ［ｉ＋１］　：＝Ｇ３２［ｉ＋１］＋Ｐ
３２［ｉ＋１］　　・ＣＩＮ　　　　　　　　　　　　
（９３）　　　　Ｃ［ｉ＋２］　：＝Ｇ３２［ｉ＋２］
＋Ｐ３２［ｉ＋２］　　・ＣＩＮ　　　　　　　　　　
　　（９４）　　　　Ｃ［ｉ＋３］　：＝Ｇ３２［ｉ＋
３］＋Ｐ３２［ｉ＋３］　　・ＣＩＮ　　　　　　　　
　　　　（９５）　　　　Ｃ［ｉ＋４］　：＝Ｇ３２［
ｉ＋４］＋Ｐ３２［ｉ＋４］　　・ＣＩＮ　　　　　　
　　　　　　（９６）　　　　Ｃ［ｉ＋５］　：＝Ｇ３
２［ｉ＋５］＋Ｐ３２［ｉ＋５］　　・ＣＩＮ　　　　
　　　　　　　　（９７）　　　　Ｃ［ｉ＋６］　：＝
Ｇ３２［ｉ＋６］＋Ｐ３２［ｉ＋６］　　・ＣＩＮ　　
　　　　　　　　　　（９８）　　　　Ｃ［ｉ＋７］　
：＝Ｇ３２［ｉ＋７］＋Ｐ３２［ｉ＋７］　　・ＣＩＮ
　　　　　　　　　　　　（９９）　　　　Ｃ［ｉ＋８
］　：＝Ｇ３２［ｉ＋８］＋Ｐ３２［ｉ＋８］　　・Ｃ
ＩＮ　　　　　　　　　　　　（１００）　　　　Ｃ［
ｉ＋９］　：＝Ｇ３２［ｉ＋９］＋Ｐ３２［ｉ＋９］　
　・ＣＩＮ　　　　　　　　　　　　（１０１）　　　
　Ｃ［ｉ＋１０］：＝Ｇ３２［ｉ＋１０］＋Ｐ３２［ｉ
＋１０］・ＣＩＮ　　　　　　　　　　　　（１０２）
　　　　Ｃ［ｉ＋１１］：＝Ｇ３２［ｉ＋１１］＋Ｐ３
２［ｉ＋１１］・ＣＩＮ　　　　　　　　　　　　（１
０３）　　　　Ｃ［ｉ＋１２］：＝Ｇ３２［ｉ＋１２］
＋Ｐ３２［ｉ＋１２］・ＣＩＮ　　　　　　　　　　　
　（１０４）　　　　Ｃ［ｉ＋１３］：＝Ｇ３２［ｉ＋
１３］＋Ｐ３２［ｉ＋１３］・ＣＩＮ　　　　　　　　
　　　　（１０５）　　　　Ｃ［ｉ＋１４］：＝Ｇ３２
［ｉ＋１４］＋Ｐ３２［ｉ＋１４］・ＣＩＮ　　　　　
　　　　　　　（１０６）　　　　Ｃ［ｉ＋１５］：＝
Ｇ３２［ｉ＋１５］＋Ｐ３２［ｉ＋１５］・ＣＩＮ　　
　　　　　　　　　　（１０７）　　　　Ｃ［ｉ＋１６
］：＝Ｇ１６［ｉ＋１６］＋Ｐ１６［ｉ＋１６］・ＣＩ
Ｎ　　　　　　　　　　　　（１０８）　　　　Ｃ［ｉ
＋１７］：＝Ｇ１６［ｉ＋１７］＋Ｐ１６［ｉ＋１７］
・ＣＩＮ　　　　　　　　　　　　（１０９）　　　　
Ｃ［ｉ＋１８］：＝Ｇ１６［ｉ＋１８］＋Ｐ１６［ｉ＋
１８］・ＣＩＮ　　　　　　　　　　　　（１１０）　
　　　Ｃ［ｉ＋１９］：＝Ｇ１６［ｉ＋１９］＋Ｐ１６
［ｉ＋１９］・ＣＩＮ　　　　　　　　　　　　（１１
１）　　　　Ｃ［ｉ＋２０］：＝Ｇ１６［ｉ＋２０］＋
Ｐ１６［ｉ＋２０］・ＣＩＮ　　　　　　　　　　　　
（１１２）　　　　Ｃ［ｉ＋２１］：＝Ｇ１６［ｉ＋２
１］＋Ｐ１６［ｉ＋２１］・ＣＩＮ　　　　　　　　　
　　　（１１３）　　Ｃ［ｉ＋２２］：＝Ｇ１６［ｉ＋
２２］＋Ｐ１６［ｉ＋２２］・ＣＩＮ　　　　　　　　
　　　　（１１４）　　　　Ｃ［ｉ＋２３］：＝Ｇ１６
［ｉ＋２３］＋Ｐ１６［ｉ＋２３］・ＣＩＮ　　　　　
　　　　　　　（１１５）　　　　Ｃ［ｉ＋２４］：＝
Ｇ８［ｉ＋２４］＋Ｐ１６［ｉ＋２４］・ＣＩＮ　　　
　　　　　　　　　（１１６）　　　　Ｃ［ｉ＋２５］
：＝Ｇ８［ｉ＋２５］＋Ｐ１６［ｉ＋２５］・ＣＩＮ　
　　　　　　　　　　　（１１７）　　　　Ｃ［ｉ＋２
６］：＝Ｇ８［ｉ＋２６］＋Ｐ１６［ｉ＋２６］・ＣＩ
Ｎ　　　　　　　　　　　　（１１８）　　　　Ｃ［ｉ
＋２７］：＝Ｇ８［ｉ＋２７］＋Ｐ１６［ｉ＋２７］・
ＣＩＮ　　　　　　　　　　　　（１１９）　　　　Ｃ
［ｉ＋２８］：＝Ｇ４［ｉ＋２８］＋Ｐ４［ｉ＋２８］
・ＣＩＮ　　　　　　　　　　　　（１２０）　　　　
Ｃ［ｉ＋２９］：＝Ｇ４［ｉ＋２９］＋Ｐ４［ｉ＋２９
］・ＣＩＮ　　　　　　　　　　　　（１２１）　　　
　Ｃ［ｉ＋３０］：＝Ｇ２［ｉ＋３０］＋Ｐ２［ｉ＋３
０］・ＣＩＮ　　　　　　　　　　　　（１２２）　　
　　Ｃ［ｉ＋３１］：＝Ｇ１［ｉ＋３１］＋Ｐ１［ｉ＋
３１］・ＣＩＮ　　　　　　　　　　　　（１２３）

【図面の簡単な説明】

【図１】一連の桁上げ発生器回路を介して桁上げ信号を
リップルするリップル桁上げ信号加算器のブロック図で
ある。

【図２】１ビット先取り加算器のブロック図である。

【図３】２ビット桁上げ先取り加算器のブロック図であ
る。

【図４】図３の加算器の一部を形成する一対の発生及び
伝達回路のブロック図である。

【図５】図３の加算器の一部を形成する一対の群発生及
び群伝達回路のブロック図である。

【図６】図３の加算器の一部を形成する桁上げ発生回路
のブロック図である。

【図７】４ビット桁上げ先取り加算器のブロック図であ
る。

【図８】図５の回路よりも高位の階層レベルにある、図
７の加算器の一部を形成する一対の階層的群発生及び群
伝達回路のブロック図である。

【図９】本発明を実装した、図７に示すものと同様の４
ビット桁上げ先取り加算器のブロック図である。

【図１０】図９の加算器の一部を形成する２つの群発生
及び群伝達回路のブロック図であり、本発明に基づいて
、一方の対は図８の階層的回路に対応し、他方の対は別
の非階層的回路に対応している。

【図１１】８ビット桁上げ先取り加算器のブロック図で
ある。

【図１２】８ビット桁上げ先取り加算器のブロック図で
ある。

【図１３】本発明を実装した、図９に示されるものと同
様の８ビット桁上げ先取り加算器のブロック図である。

【図１４】本発明を実装した、図９に示されるものと同
様の８ビット桁上げ先取り加算器のブロック図である。

【図１５】本発明に基づいて構築された３２ビット桁上
げ先取り加算器のブロック図である。

【図１６】本発明に基づいて構築された３２ビット桁上
げ先取り加算器のブロック図である。

【図１７】本発明に基づいて構築された３２ビット桁上
げ先取り加算器のブロック図である。

【図１８】本発明に基づいて構築された３２ビット桁上
げ先取り加算器のブロック図である。

【図１９】本発明に基づいて構築された３２ビット桁上
げ先取り加算器のブロック図である。

【図２０】本発明に基づいて構築された３２ビット桁上
げ先取り加算器のブロック図である。

【図２１】本発明に基づいて構築された３２ビット桁上
げ先取り加算器のブロック図である。

【図２２】本発明に基づいて構築された３２ビット桁上
げ先取り加算器のブロック図である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】一連の合計段を備え、各合計段は２つの複
   数ビット２進数の対応するビットのそれぞれの組を加算
   し、各合計段は一対のＡ及びＢ入力と桁上げ入力とを備
   えた、先取り加算器において、桁上げ発生器が、（ａ）
   　一連の発生及び伝達回路であって、それぞれが連続す
   る前記一連の合計段に関連され、それぞれが、関連する
   合計段により受信されたＡ及びＢビット入力に対応して
   、発生及び伝達信号を発生することと；（ｂ）　複数の
   群発生器及び群伝達回路であって、それぞれが連続する
   前記合計段の１つに関連され、それぞれが群発生信号及
   び群伝達信号を発生し、各前記群発生回路が、前記一連
   の発生及び伝達回路内のすべての出力を反映するまで群
   発生信号を発生し、前記群発生器回路と関連する合計段
   に関連する発生及び伝達回路を含み、各前記群伝達回路
   が、前記一連の伝達回路の全てを反映するまで群伝達信
   号を発生し、前記群伝達回路と関連する合計段に関連す
   る伝達回路を含むことと；（ｃ）　一連の桁上げ発生回
   路であって、１つが前記加算器の各合計段に対応し、前
   記一連の桁上げ発生回路の最初のものは前記一連の合計
   段の最初のものに関連された発生及び伝達回路により発
   生された発生及び伝達信号に対応する桁上げ信号を発生
   するように動作し、前記一連の桁上げ発生回路の残りの
   ものは群発生信号と共通桁上げ信号に対応する桁上げ信
   号を発生するように動作し、群伝達信号が連続する前記
   合計段のそれぞれに関連する前記群発生及び群伝達回路
   のそれぞれにより発生されること；から成ることを特徴
   とする先取り加算器。