JPH03228119A - データ転送装置 - Google Patents
データ転送装置Info
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- JPH03228119A JPH03228119A JP2022214A JP2221490A JPH03228119A JP H03228119 A JPH03228119 A JP H03228119A JP 2022214 A JP2022214 A JP 2022214A JP 2221490 A JP2221490 A JP 2221490A JP H03228119 A JPH03228119 A JP H03228119A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 25
- 230000000295 complement effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 2
- 240000000662 Anethum graveolens Species 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野〕
本発明は、例えばディジタル・フィルターDSP (デ
ィジタル・シグナル・プロセッサ〕、マイクロプロセッ
サ等のディジタル演算を行う装置において利用されるデ
ータ転送装置、特にサインビット拡張機能を有するデー
タ転送方式に関するものである。
ィジタル・シグナル・プロセッサ〕、マイクロプロセッ
サ等のディジタル演算を行う装置において利用されるデ
ータ転送装置、特にサインビット拡張機能を有するデー
タ転送方式に関するものである。
LSI上で乗算や加減算を行う為のデータ形式としては
、通常は2の補数形式が用いられる。即ち、÷1を5ビ
ツトで表わすと、“00001”、−1を5ビツトで表
わすと、“11111”となるデータ形式である(左端
をMSB、即ちサイン・ビットとした)。これが主に用
いられる理由は、任意の負の数字がそれと絶対値が等し
い正の数字の全ビットを反転し、ILsBを加算するこ
とにより得られるからであり、この性質を基に、加減算
が加算器のみで実行し得る。従って、乗算器も、加算器
の組み合わせにより実行し得る。
、通常は2の補数形式が用いられる。即ち、÷1を5ビ
ツトで表わすと、“00001”、−1を5ビツトで表
わすと、“11111”となるデータ形式である(左端
をMSB、即ちサイン・ビットとした)。これが主に用
いられる理由は、任意の負の数字がそれと絶対値が等し
い正の数字の全ビットを反転し、ILsBを加算するこ
とにより得られるからであり、この性質を基に、加減算
が加算器のみで実行し得る。従って、乗算器も、加算器
の組み合わせにより実行し得る。
2の補数形式データのもう一つの特徴は、ビット数を拡
張する時には、MSB、即ちサインビットを拡張せねば
ならないことである。例えば、+1を5ビツトデータの
“00001 ”から7ビツトデータに拡張するには、
サインビットの“0”を第6と第7ビツト目に入れ、”
0000001”となり、−1を示す“11111 ”
に対しては、サインビットの“l”を拡張して、“11
11111”となる。このように、サインビットを拡張
するという性質は、ある意味では不便な特徴であり、特
に複数のディジタル演算装置間でデータを転送して処理
していく場合には、常に頭を悩ませる所である。例えば
、固定小数点型の乗算器と累算器とを用いて、y・Σa
l・bを実行する時には、乗算器による出力ビツト語長
より、累算器のビット語長はβog、nビット長くする
必要があり、この際、乗算器からの出力データはサイン
ビットを拡張して累算器に転送される。
張する時には、MSB、即ちサインビットを拡張せねば
ならないことである。例えば、+1を5ビツトデータの
“00001 ”から7ビツトデータに拡張するには、
サインビットの“0”を第6と第7ビツト目に入れ、”
0000001”となり、−1を示す“11111 ”
に対しては、サインビットの“l”を拡張して、“11
11111”となる。このように、サインビットを拡張
するという性質は、ある意味では不便な特徴であり、特
に複数のディジタル演算装置間でデータを転送して処理
していく場合には、常に頭を悩ませる所である。例えば
、固定小数点型の乗算器と累算器とを用いて、y・Σa
l・bを実行する時には、乗算器による出力ビツト語長
より、累算器のビット語長はβog、nビット長くする
必要があり、この際、乗算器からの出力データはサイン
ビットを拡張して累算器に転送される。
この時のサインビット拡張手法として従来行なわれてい
たものは、第5図に示す如く、送信側の出力レジスタ2
のサインビットから複数のデータ出力ライン3を出し、
これらを直接受信側の入力レジスタ4のサインビット拡
張されるべき各位置へ並列転送する方式であった(lは
乗算器、5は累算器、6は出力レジスタである)。この
方式は、送信レジスタが1個で、かつ受信レジスタの近
(にある場合には問題ないが、第6図に示すような並列
転送方式では問題がある。すなわち、第6図は、3個の
乗累算器7,8.9のm、〜m3ビットの出力データを
出力レジスタ10,11.12を介して各nビットデー
タに拡張し、各nビットのマルチプレクサ13、14.
15とn本の共通バス配線19を用いて累算器17のn
ビット入力レジスタ16へデータ転送するものである。
たものは、第5図に示す如く、送信側の出力レジスタ2
のサインビットから複数のデータ出力ライン3を出し、
これらを直接受信側の入力レジスタ4のサインビット拡
張されるべき各位置へ並列転送する方式であった(lは
乗算器、5は累算器、6は出力レジスタである)。この
方式は、送信レジスタが1個で、かつ受信レジスタの近
(にある場合には問題ないが、第6図に示すような並列
転送方式では問題がある。すなわち、第6図は、3個の
乗累算器7,8.9のm、〜m3ビットの出力データを
出力レジスタ10,11.12を介して各nビットデー
タに拡張し、各nビットのマルチプレクサ13、14.
15とn本の共通バス配線19を用いて累算器17のn
ビット入力レジスタ16へデータ転送するものである。
iooは各構成要素13.14.15.16のクロック
タイミングを制御するコントロール部、18は出力レジ
スタである。
タイミングを制御するコントロール部、18は出力レジ
スタである。
したがって、第6図のように送信レジスタが複数の場合
には、配線本数やマルチプレクサのビット数の増大とな
り、チップ面積増加の原因となり、効率の悪いものであ
った。
には、配線本数やマルチプレクサのビット数の増大とな
り、チップ面積増加の原因となり、効率の悪いものであ
った。
本発明の目的は、以上のような並列転送における配線効
率の悪さを無くし、ビット数の異なる複数のレジスタ間
での例えばサインビット拡張機能を実現するデータ転送
装置を提供することにある。
率の悪さを無くし、ビット数の異なる複数のレジスタ間
での例えばサインビット拡張機能を実現するデータ転送
装置を提供することにある。
〔課題を解決するための手段J
上記目的を達成するため本発明はmビットの送信用シフ
トレジスタと、nビット(m<n)の受信用シフトレジ
スタと、前記両レジスタ間に配したシリアル転送手段と
、該転送手段を介して、前記送信用シフトレジスタから
のデータを前記受信用シフトレジスタに転送する際に前
記転送手段上に所定のビットが現われている時に前記受
信用シフトレジスタのみをn−m+1回シフト動作させ
て当該所定のビットを受信データの連続した(n−m+
1)ビットの同一値データとして取り込ませる手段とを
具えたことを特徴とする。
トレジスタと、nビット(m<n)の受信用シフトレジ
スタと、前記両レジスタ間に配したシリアル転送手段と
、該転送手段を介して、前記送信用シフトレジスタから
のデータを前記受信用シフトレジスタに転送する際に前
記転送手段上に所定のビットが現われている時に前記受
信用シフトレジスタのみをn−m+1回シフト動作させ
て当該所定のビットを受信データの連続した(n−m+
1)ビットの同一値データとして取り込ませる手段とを
具えたことを特徴とする。
本発明によれば、上記構成によって、従来の並列転送方
式よりも効率的に例えばサインビット拡張が可能で、し
かも配線面積の大幅削減と、マルチプレクサの省略が可
能な、複数レジスタ間のデータ転送装置が提供でき、チ
ップ面積縮少等の経済効率を高めることができる。
式よりも効率的に例えばサインビット拡張が可能で、し
かも配線面積の大幅削減と、マルチプレクサの省略が可
能な、複数レジスタ間のデータ転送装置が提供でき、チ
ップ面積縮少等の経済効率を高めることができる。
〔実施例J
第1の実施例として、2個のシフトレジスタ間でのシリ
アルデータ転送と共にサインビット拡張を行う例を第1
図および第2図を用いて説明する。
アルデータ転送と共にサインビット拡張を行う例を第1
図および第2図を用いて説明する。
第1図はMSBファースト、第2図はLSBファースト
の場合を示す。いずれの場合も、送信用シフトレジスタ
(21,27)をmビット、受信用シフトレジスタ(2
2,,28)をn=m+2ビツトとし、23及び29は
、送信用シフトレジスタの出力(第mビットの出力)を
受信用シフトレジスタの入力(第1ビツトの人力)に接
続するシリアル転送ラインであリ、25および31は後
述のようなりロック(CKI。
の場合を示す。いずれの場合も、送信用シフトレジスタ
(21,27)をmビット、受信用シフトレジスタ(2
2,,28)をn=m+2ビツトとし、23及び29は
、送信用シフトレジスタの出力(第mビットの出力)を
受信用シフトレジスタの入力(第1ビツトの人力)に接
続するシリアル転送ラインであリ、25および31は後
述のようなりロック(CKI。
CH2,CH2,CK2’ 、CK3’ )を出力する
コントロール部である。
コントロール部である。
第1A、 18図においては、lワードがmビットのパ
ラレル入力データ(D、〜D1.ただしり、、がサイン
ビット)がmビットデータ入力手段20からコントロー
ル部25からのクロックCKIにより、シフトレジスタ
21にDつが第mビット位置となるように入力される。
ラレル入力データ(D、〜D1.ただしり、、がサイン
ビット)がmビットデータ入力手段20からコントロー
ル部25からのクロックCKIにより、シフトレジスタ
21にDつが第mビット位置となるように入力される。
同時に、シリアル転送ライン23上にはり。
が出現する。22の受信レジスタは、コントロール部2
5からのCH2が停止している間に、CH2のn−m+
1=3回の1′〜3′(第1B図参照)のクロックによ
り、第1〜第3ビツトの各々へライン23上のDつを取
り込む。その後、CH2の(+n−1)回のクロックに
より、送信用シフトレジスタ21がシフト動作を行い、
残るり、−1〜D+のデータが次々と転送ライン23上
に出力され、これらを、CH2の残る(m−1)回のク
ロックにより受信用シフトレジスタ22がシフト動作を
(m−1)回行って、次々と取り込む。以上の結果とし
て、受信用シフトレジスタ22の第1〜第m−1ビット
にはD1〜D1m−1が、第1〜第3ビツトにはサイン
ビットのり、が拡張された形で存在する。これらが01
〜Q、1のnビットパラレルデータとしてnビットデー
タ出力手段24から出力される。
5からのCH2が停止している間に、CH2のn−m+
1=3回の1′〜3′(第1B図参照)のクロックによ
り、第1〜第3ビツトの各々へライン23上のDつを取
り込む。その後、CH2の(+n−1)回のクロックに
より、送信用シフトレジスタ21がシフト動作を行い、
残るり、−1〜D+のデータが次々と転送ライン23上
に出力され、これらを、CH2の残る(m−1)回のク
ロックにより受信用シフトレジスタ22がシフト動作を
(m−1)回行って、次々と取り込む。以上の結果とし
て、受信用シフトレジスタ22の第1〜第m−1ビット
にはD1〜D1m−1が、第1〜第3ビツトにはサイン
ビットのり、が拡張された形で存在する。これらが01
〜Q、1のnビットパラレルデータとしてnビットデー
タ出力手段24から出力される。
第2A、 2B図のLSBファーストの転送の場合には
、CKIにより、送信用シフトレジスタ27の第1〜第
mビットにはmビットデータ入力手段26からD1〜D
1のデータが入力され、シリアル転送ライン29上には
D+ (LSB)が出現する。(腸−1)回のCK2’
及びCK3’により、送信用および受信用シフトレジス
タ27および28は(m−1)回のシフトを行い、D。
、CKIにより、送信用シフトレジスタ27の第1〜第
mビットにはmビットデータ入力手段26からD1〜D
1のデータが入力され、シリアル転送ライン29上には
D+ (LSB)が出現する。(腸−1)回のCK2’
及びCK3’により、送信用および受信用シフトレジス
タ27および28は(m−1)回のシフトを行い、D。
〜D、−1の(m−1)個のデータが送信用シフトレジ
スタ27から受信用シフトレジスタ28へシリアル転送
される。この後、Cに2′が停止し、ライン29上には
送信用シフトレジスタ27からの最後のデータD、が出
力され、これがGK3′のn−m+1=3回のクロック
により、受信用シフトレジスタ28の第1〜第3ビツト
に取り込まれる。その結果、受信用シフトレジスタ28
の第1〜第n−11ビットには、D、が拡張された形で
入り、第n−n+2〜第nビツトにはり、、 〜D、の
データが入り、これらがQl、〜Q1のnビットデータ
として出力される。
スタ27から受信用シフトレジスタ28へシリアル転送
される。この後、Cに2′が停止し、ライン29上には
送信用シフトレジスタ27からの最後のデータD、が出
力され、これがGK3′のn−m+1=3回のクロック
により、受信用シフトレジスタ28の第1〜第3ビツト
に取り込まれる。その結果、受信用シフトレジスタ28
の第1〜第n−11ビットには、D、が拡張された形で
入り、第n−n+2〜第nビツトにはり、、 〜D、の
データが入り、これらがQl、〜Q1のnビットデータ
として出力される。
以上より、MSBファーストの場合もLSBファースト
の場合も、共に、出力データの01〜Q、−1へはり、
〜Dll−1が、職〜Qllへはサインビットのり、が
拡張転送される。尚、31のコントロール部から発生す
る各コントロール・クロックは、ランダムロジックで組
むことも可能だが、通常はROM (読み出し専用メモ
リ)やRAM (ランダムアクセスメモリ)にコントロ
ールデータを覚えこませておき、これを基にクロックを
作ることの方がより簡易で確実である。特にディジタル
演算を行うLSI上には必ずROMもしくはRAMがあ
るので、これらの一部を上記コントロールビットの記憶
用に使用することは有効である。
の場合も、共に、出力データの01〜Q、−1へはり、
〜Dll−1が、職〜Qllへはサインビットのり、が
拡張転送される。尚、31のコントロール部から発生す
る各コントロール・クロックは、ランダムロジックで組
むことも可能だが、通常はROM (読み出し専用メモ
リ)やRAM (ランダムアクセスメモリ)にコントロ
ールデータを覚えこませておき、これを基にクロックを
作ることの方がより簡易で確実である。特にディジタル
演算を行うLSI上には必ずROMもしくはRAMがあ
るので、これらの一部を上記コントロールビットの記憶
用に使用することは有効である。
第2の実施例として、複数個の送信用シフトレジスタと
、1個の受信用シフトレジスタを持つ場合について第3
A、 3B図を用いて説明する。
、1個の受信用シフトレジスタを持つ場合について第3
A、 3B図を用いて説明する。
第3A図は、3個の乗累算器(32〜34)の各出力デ
ータを1個の累算器(39)に順に転送し、3個の累算
結果を出力するものであり、演算処理そのものは第6図
のものと同様であるが、各乗累算器からの出力データを
累算器の入力レジスタへ転送する方式が異なる。第6図
では出力レジスタ(10〜12)や入力レジスタ(16
)が単なる並列入出力のレジスタであり、3個のnビッ
トのマルチプレクサ(13〜15)とn本の共通バス(
19)が必要だったのに対し、第3A図では、各乗累算
器からの出力レジスタ(即ち送信レジスタ)として並列
入力可能なシフトレジスタ(35〜37)を用い、39
の累算器への入力レジスタ(即ち受信レジスタ)として
並列出力可能な1個のシフトレジスタ(38)を用い、
35〜38の各レジスタ間を、各々1本のシリアルデー
タ転送ライン(41〜43)にて接続したものである。
ータを1個の累算器(39)に順に転送し、3個の累算
結果を出力するものであり、演算処理そのものは第6図
のものと同様であるが、各乗累算器からの出力データを
累算器の入力レジスタへ転送する方式が異なる。第6図
では出力レジスタ(10〜12)や入力レジスタ(16
)が単なる並列入出力のレジスタであり、3個のnビッ
トのマルチプレクサ(13〜15)とn本の共通バス(
19)が必要だったのに対し、第3A図では、各乗累算
器からの出力レジスタ(即ち送信レジスタ)として並列
入力可能なシフトレジスタ(35〜37)を用い、39
の累算器への入力レジスタ(即ち受信レジスタ)として
並列出力可能な1個のシフトレジスタ(38)を用い、
35〜38の各レジスタ間を、各々1本のシリアルデー
タ転送ライン(41〜43)にて接続したものである。
40は累算器39の出力レジスタ、41は各クロック(
CKI〜4)を出力するコントロール部である。
CKI〜4)を出力するコントロール部である。
第3B図にタイミングを示すように、32〜34の第1
〜第3の乗累算器からのII + + Im s +
m+ mビットの各パラレル出力データは、CKIによ
り35〜37の同じく11++ mH,011ビットよ
り成る第1〜第3送信用シフトレシスタニラツチサレ、
41(DSI) 〜43(DS3) (7)各シリアル
転送ライン上には、各々DI11. l + os、
* HD+a、 3の各サイン・ビットが出現する。こ
こで、CH2を停止して、CR2の(n−m、+11回
のクロックにより、38の受信用シフトレジスタの第1
〜第(n−1÷1)ビットにDIll、 jを取り込み
、次に続((ms−1)回のCH2及びCR2により、
第3送信用シフトレジスタ37内の残り(ms−t)ビ
ットのデータは受信用シフトレジスタ38の第1〜第(
ms−1)ビットへ、(n−ms+1)個のD□は第1
〜第1ビツトへ移動し、第3送信レジスタ37からのサ
インビット拡張とデータ転送が完了し、同時に、上記の
(m、−1)回と次に続く1回の計1回のCH2のクロ
ックにより、D+1−D−、+、 D1□〜Ds、 2
はシリアル転送ライン41.42を介して、35〜37
のシフトレジスタ内をIl+3ビット分だけシフトし、
その結果、シリアル転送ライン43上にはり、、□が出
現する。
〜第3の乗累算器からのII + + Im s +
m+ mビットの各パラレル出力データは、CKIによ
り35〜37の同じく11++ mH,011ビットよ
り成る第1〜第3送信用シフトレシスタニラツチサレ、
41(DSI) 〜43(DS3) (7)各シリアル
転送ライン上には、各々DI11. l + os、
* HD+a、 3の各サイン・ビットが出現する。こ
こで、CH2を停止して、CR2の(n−m、+11回
のクロックにより、38の受信用シフトレジスタの第1
〜第(n−1÷1)ビットにDIll、 jを取り込み
、次に続((ms−1)回のCH2及びCR2により、
第3送信用シフトレジスタ37内の残り(ms−t)ビ
ットのデータは受信用シフトレジスタ38の第1〜第(
ms−1)ビットへ、(n−ms+1)個のD□は第1
〜第1ビツトへ移動し、第3送信レジスタ37からのサ
インビット拡張とデータ転送が完了し、同時に、上記の
(m、−1)回と次に続く1回の計1回のCH2のクロ
ックにより、D+1−D−、+、 D1□〜Ds、 2
はシリアル転送ライン41.42を介して、35〜37
のシフトレジスタ内をIl+3ビット分だけシフトし、
その結果、シリアル転送ライン43上にはり、、□が出
現する。
次ニ、CH2の第1回目のクロックにより、38の受信
レジスタ内のサインビット拡張されてnビットデータと
なった第3乗累算器34の結果が39の累算器に入力さ
れる。
レジスタ内のサインビット拡張されてnビットデータと
なった第3乗累算器34の結果が39の累算器に入力さ
れる。
以上と同様に、次の2サイクルも第3B図に示すごとく
進行することにより、第3〜第1乗累算器の出力を順次
nビット化して39の累算器に転送することが可能であ
り、余分な多ビットの共通バス・ラインやマルチプレク
サを排除できる。
進行することにより、第3〜第1乗累算器の出力を順次
nビット化して39の累算器に転送することが可能であ
り、余分な多ビットの共通バス・ラインやマルチプレク
サを排除できる。
上記において、m1〜m3はn以下であれば良く、例え
ばff1l=nの場合には、これを転送するサイクルに
おけるCH2とCR2のクロック数は等しくn個となる
。
ばff1l=nの場合には、これを転送するサイクルに
おけるCH2とCR2のクロック数は等しくn個となる
。
また、サインビット拡張が不要で、全ての複数の送信レ
ジスタと受信レジスタがnビットに統一されている場合
に対しても、上記実施例の如く、送信シフトレジスタ間
をシリアル転送ラインで結んで、他の送信レジスタを経
由して受信レジスタへ送る方式は、種々の応用分野にお
いて有効である。
ジスタと受信レジスタがnビットに統一されている場合
に対しても、上記実施例の如く、送信シフトレジスタ間
をシリアル転送ラインで結んで、他の送信レジスタを経
由して受信レジスタへ送る方式は、種々の応用分野にお
いて有効である。
さらに、41〜43のシリアル転送ラインは、必ずしも
1本ずつのラインである必要はない。例えば、第3A図
における乗累算器の個数が8個、39の累算器のビット
数n:24で、40の出力レジスタが128クロック時
間毎に上記8個の累算結果を出力する場合を考えると、
8個のデータ全てを送受し終わるまでには、上記転送ラ
インが各1本ずつのままでは、最低8 X 24=19
2クロック時間が必要となり、上記128クロック時間
内に収まらない。このような問題がある場合には、第4
図に示す第3の実施例のように、各データ転送ライン、
送信シフトレジスタ、受信シフトレジスタの全てを複数
組に分割すれば良い。
1本ずつのラインである必要はない。例えば、第3A図
における乗累算器の個数が8個、39の累算器のビット
数n:24で、40の出力レジスタが128クロック時
間毎に上記8個の累算結果を出力する場合を考えると、
8個のデータ全てを送受し終わるまでには、上記転送ラ
インが各1本ずつのままでは、最低8 X 24=19
2クロック時間が必要となり、上記128クロック時間
内に収まらない。このような問題がある場合には、第4
図に示す第3の実施例のように、各データ転送ライン、
送信シフトレジスタ、受信シフトレジスタの全てを複数
組に分割すれば良い。
第4図は具体例として2組に分割した場合を示したもの
で、第1組側は各レジスタ51,52.・・・58によ
りパラレル入力データの第1〜第12ビツトの転送(6
1,62,・・・67、68はそのシリアル転送ライン
)を担当し、第2組側は各レジスタ51′、 52”
、・・・58′によりパラレル入力データの第13〜第
24ビツトの転送(61′、 62’ 、・・・67′
、68 ’はそのシリアル転送ライン)を担当する。5
9は第1組の受信用シフトレジスタ、59′は第2組の
受信用シフトレジスタ、60は各クロック(CH2,C
K2’ 、CR2,CH2)を出力するコントロール部
である。尚、ここでは、l111〜m8は全て13ビツ
ト以上と仮定している。
で、第1組側は各レジスタ51,52.・・・58によ
りパラレル入力データの第1〜第12ビツトの転送(6
1,62,・・・67、68はそのシリアル転送ライン
)を担当し、第2組側は各レジスタ51′、 52”
、・・・58′によりパラレル入力データの第13〜第
24ビツトの転送(61′、 62’ 、・・・67′
、68 ’はそのシリアル転送ライン)を担当する。5
9は第1組の受信用シフトレジスタ、59′は第2組の
受信用シフトレジスタ、60は各クロック(CH2,C
K2’ 、CR2,CH2)を出力するコントロール部
である。尚、ここでは、l111〜m8は全て13ビツ
ト以上と仮定している。
回クロック分となり、かりにCH2の8回のクロックを
追加しても104回となり、128回という制約に十分
数めることが可能である。実際のコントロールのし方は
、第1組側は全てが12ビツトで等しい場合の、単なる
(8+l) x 12ビツトのシフトレジスタの動作と
同じであり、第2組側は、前記第2の実施例と同様であ
る。この場合には、シリアル転送ラインとクロックライ
ンが少し増えるが、従来の共通バス方式よりもはるかに
面積効率が良いことは自明である。この例では、m、〜
I8を全て13ビツト以上と規定したが、fill〜m
6に12ビツト以下のものがある場合には、その対応レ
ジスタ(I11ビットとする)の第1組側はmビット、
第2組側は1ビツトとし、並列入力時に、この第2組側
の1ビツトにもサインビットを入力するようにすれば、
上述と同様に扱える。分割数が3組以上の場合も同様で
ある。
追加しても104回となり、128回という制約に十分
数めることが可能である。実際のコントロールのし方は
、第1組側は全てが12ビツトで等しい場合の、単なる
(8+l) x 12ビツトのシフトレジスタの動作と
同じであり、第2組側は、前記第2の実施例と同様であ
る。この場合には、シリアル転送ラインとクロックライ
ンが少し増えるが、従来の共通バス方式よりもはるかに
面積効率が良いことは自明である。この例では、m、〜
I8を全て13ビツト以上と規定したが、fill〜m
6に12ビツト以下のものがある場合には、その対応レ
ジスタ(I11ビットとする)の第1組側はmビット、
第2組側は1ビツトとし、並列入力時に、この第2組側
の1ビツトにもサインビットを入力するようにすれば、
上述と同様に扱える。分割数が3組以上の場合も同様で
ある。
[発明の効果J
本発明によれば、例えば2の補数形式データのビット数
変更時に必要なサインビット拡張を、データ転送時に簡
易に実現できると共に、従来方式ではLSI上のかなり
の面積を浪費していた共通バス配線やマルチプレクサを
、他のレジスタの有効利用により、排除することができ
る。また、各マルチプレクサをコントロールする為の多
(の制御信号を排し、数本の制御信号を共同利用するこ
とにもなり、配線面積だけでなく、制御回路規模も簡略
化できる。コントロール信号として必要な情報は、同一
チップ上にあるメモリ手段の一部を利用することが可能
であり、従来のランダムロジック方式よりは、はるかに
小面積で、かつ確実なりロック信号を実現しつる。
変更時に必要なサインビット拡張を、データ転送時に簡
易に実現できると共に、従来方式ではLSI上のかなり
の面積を浪費していた共通バス配線やマルチプレクサを
、他のレジスタの有効利用により、排除することができ
る。また、各マルチプレクサをコントロールする為の多
(の制御信号を排し、数本の制御信号を共同利用するこ
とにもなり、配線面積だけでなく、制御回路規模も簡略
化できる。コントロール信号として必要な情報は、同一
チップ上にあるメモリ手段の一部を利用することが可能
であり、従来のランダムロジック方式よりは、はるかに
小面積で、かつ確実なりロック信号を実現しつる。
第1Aおよび18図、第2A、および2B図はmビット
の送信用シフトレジスタからのデータをnビットの受信
用シフトレジスタにサインビット拡張してシリアルデー
タ転送を行う為のブロック図およびタイミング図で、第
1AおよUIB図はMSBファーストの転送にかかるブ
ロック図およびタイミング図、第2Aおよび2B図はL
SBファーストの転送にかかるブロック図およびタイミ
ング図、 第3Aおよび3B図は、3個の乗累算器のI11〜ff
i。 ビットの出力データを、累算器のnビットの入力レジス
タへサインビット拡張しながらシリアル転送する場合を
示すブロック図およびタイミング図、 第4図は、8個の送信用シフトレジスタと1個の受信用
シフトレジスタを2組に分割して実施した場合のブロッ
ク図、 第5図は、乗算器出力のmビットデータを累算器人力の
nビットデータにサインビット拡張する際の従来技術に
よる並列データ転送方式を示す図、 第6図は、3個の乗累算器のm、〜m、ビットの出力デ
ータをnビットデータに拡張し、各nビットのマルチプ
レクサとn本の共通バス配線を用いて累算器のnビット
人力レジスタヘデータ転送する従来の並列転送方式を示
す図である。 1・・・乗算器、 2・・・mビット出力レジスタ(並列入出力型)、 4・・・nビット入力レジスタ(並列入出力型)、 5、17.39・・・nビット累算器、6、18.40
・・・累算器出力レジスタ、7.8,9,32,33.
34・・・乗累算器、10、11.12・・・m l”
it mビット出力レジスタ(並列入出力型)、 13、14.15・・・マルチプレクサ(nビット)、
16・・・nビット入力レジスタ(並列入出力型)、 19・・・共通バス配線(n本)、 100.25,31,41.60・・・コントロール部
、20、26・・・mビットデータ入力手段、24、3
0・・・nビットデータ出力手段、21.2?・・・送
信用シフトレジスタ(mビット)、 22.28・・・受信用シフトレジスタ(nビット)、 23、29・・・シリアル転送ライン、35、36.3
7・・・送信用シフトレジスタ(m+〜I11ビット)
、 38・・・受信用シフトレジスタ(nビット)、41.
42.43・・・シリアル転送ライン、51.52.5
8・・・第1組の送信用シフトレジスタ、 51’ 、 52′、58 ’・・・第2組の送信用シ
フトレジスタ、 61.62,67.68・・・第1組のシリアル転送ラ
イン、 61′、 62’ 、67 ′、 68′・・・第2組
のシリアル転送ライン、 59・・・第1組の受信用シフトレジスタ、59′・・
・第2組の受信用シフトレジスタ。 アーク入力 (D+〜Dm) 第 図 KI 第 図 アーク入力 (Dm DI) 1 LSBフ了−スFの4合 第2A図 入力デーグ 第 図
の送信用シフトレジスタからのデータをnビットの受信
用シフトレジスタにサインビット拡張してシリアルデー
タ転送を行う為のブロック図およびタイミング図で、第
1AおよUIB図はMSBファーストの転送にかかるブ
ロック図およびタイミング図、第2Aおよび2B図はL
SBファーストの転送にかかるブロック図およびタイミ
ング図、 第3Aおよび3B図は、3個の乗累算器のI11〜ff
i。 ビットの出力データを、累算器のnビットの入力レジス
タへサインビット拡張しながらシリアル転送する場合を
示すブロック図およびタイミング図、 第4図は、8個の送信用シフトレジスタと1個の受信用
シフトレジスタを2組に分割して実施した場合のブロッ
ク図、 第5図は、乗算器出力のmビットデータを累算器人力の
nビットデータにサインビット拡張する際の従来技術に
よる並列データ転送方式を示す図、 第6図は、3個の乗累算器のm、〜m、ビットの出力デ
ータをnビットデータに拡張し、各nビットのマルチプ
レクサとn本の共通バス配線を用いて累算器のnビット
人力レジスタヘデータ転送する従来の並列転送方式を示
す図である。 1・・・乗算器、 2・・・mビット出力レジスタ(並列入出力型)、 4・・・nビット入力レジスタ(並列入出力型)、 5、17.39・・・nビット累算器、6、18.40
・・・累算器出力レジスタ、7.8,9,32,33.
34・・・乗累算器、10、11.12・・・m l”
it mビット出力レジスタ(並列入出力型)、 13、14.15・・・マルチプレクサ(nビット)、
16・・・nビット入力レジスタ(並列入出力型)、 19・・・共通バス配線(n本)、 100.25,31,41.60・・・コントロール部
、20、26・・・mビットデータ入力手段、24、3
0・・・nビットデータ出力手段、21.2?・・・送
信用シフトレジスタ(mビット)、 22.28・・・受信用シフトレジスタ(nビット)、 23、29・・・シリアル転送ライン、35、36.3
7・・・送信用シフトレジスタ(m+〜I11ビット)
、 38・・・受信用シフトレジスタ(nビット)、41.
42.43・・・シリアル転送ライン、51.52.5
8・・・第1組の送信用シフトレジスタ、 51’ 、 52′、58 ’・・・第2組の送信用シ
フトレジスタ、 61.62,67.68・・・第1組のシリアル転送ラ
イン、 61′、 62’ 、67 ′、 68′・・・第2組
のシリアル転送ライン、 59・・・第1組の受信用シフトレジスタ、59′・・
・第2組の受信用シフトレジスタ。 アーク入力 (D+〜Dm) 第 図 KI 第 図 アーク入力 (Dm DI) 1 LSBフ了−スFの4合 第2A図 入力デーグ 第 図
Claims (1)
- 1)mビットの送信用シフトレジスタと、nビット(m
<n)の受信用シフトレジスタと、前記両レジスタ間に
配したシリアル転送手段と、該転送手段を介して、前記
送信用シフトレジスタからのデータを前記受信用シフト
レジスタに転送する際に前記転送手段上に所定のビット
が現われている時に前記受信用シフトレジスタのみをn
−m+1回シフト動作させて当該所定のビットを受信デ
ータの連続した(n−m+1)ビットの同一値データと
して取り込ませる手段とを具えたことを特徴とするデー
タ転送装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022214A JPH03228119A (ja) | 1990-02-02 | 1990-02-02 | データ転送装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022214A JPH03228119A (ja) | 1990-02-02 | 1990-02-02 | データ転送装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03228119A true JPH03228119A (ja) | 1991-10-09 |
Family
ID=12076554
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022214A Pending JPH03228119A (ja) | 1990-02-02 | 1990-02-02 | データ転送装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03228119A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100369999B1 (ko) * | 1999-01-30 | 2003-01-29 | 엘지전자 주식회사 | 직렬 데이터 평균 연산 장치 |
-
1990
- 1990-02-02 JP JP2022214A patent/JPH03228119A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100369999B1 (ko) * | 1999-01-30 | 2003-01-29 | 엘지전자 주식회사 | 직렬 데이터 평균 연산 장치 |
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