JPH03228119A - データ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野〕 本発明は、例えばディジタル・フィルターＤＳＰ　（デ
ィジタル・シグナル・プロセッサ〕、マイクロプロセッ
サ等のディジタル演算を行う装置において利用されるデ
ータ転送装置、特にサインビット拡張機能を有するデー
タ転送方式に関するものである。

〔従来の技術〕

ＬＳＩ上で乗算や加減算を行う為のデータ形式としては
、通常は２の補数形式が用いられる。即ち、÷１を５ビ
ツトで表わすと、“００００１”、−１を５ビツトで表
わすと、“１１１１１”となるデータ形式である（左端
をＭＳＢ、即ちサイン・ビットとした）。これが主に用
いられる理由は、任意の負の数字がそれと絶対値が等し
い正の数字の全ビットを反転し、ＩＬｓＢを加算するこ
とにより得られるからであり、この性質を基に、加減算
が加算器のみで実行し得る。従って、乗算器も、加算器
の組み合わせにより実行し得る。

２の補数形式データのもう一つの特徴は、ビット数を拡
張する時には、ＭＳＢ、即ちサインビットを拡張せねば
ならないことである。例えば、＋１を５ビツトデータの
“００００１　”から７ビツトデータに拡張するには、
サインビットの“０”を第６と第７ビツト目に入れ、”
００００００１”となり、−１を示す“１１１１１　”
に対しては、サインビットの“ｌ”を拡張して、“１１
１１１１１”となる。このように、サインビットを拡張
するという性質は、ある意味では不便な特徴であり、特
に複数のディジタル演算装置間でデータを転送して処理
していく場合には、常に頭を悩ませる所である。例えば
、固定小数点型の乗算器と累算器とを用いて、ｙ・Σａ
ｌ・ｂを実行する時には、乗算器による出力ビツト語長
より、累算器のビット語長はβｏｇ、ｎビット長くする
必要があり、この際、乗算器からの出力データはサイン
ビットを拡張して累算器に転送される。

この時のサインビット拡張手法として従来行なわれてい
たものは、第５図に示す如く、送信側の出力レジスタ２
のサインビットから複数のデータ出力ライン３を出し、
これらを直接受信側の入力レジスタ４のサインビット拡
張されるべき各位置へ並列転送する方式であった（ｌは
乗算器、５は累算器、６は出力レジスタである）。この
方式は、送信レジスタが１個で、かつ受信レジスタの近
（にある場合には問題ないが、第６図に示すような並列
転送方式では問題がある。すなわち、第６図は、３個の
乗累算器７，８．９のｍ、〜ｍ３ビットの出力データを
出力レジスタ１０，１１．１２を介して各ｎビットデー
タに拡張し、各ｎビットのマルチプレクサ１３、１４．
１５とｎ本の共通バス配線１９を用いて累算器１７のｎ
ビット入力レジスタ１６へデータ転送するものである。

ｉｏｏは各構成要素１３．１４．１５．１６のクロック
タイミングを制御するコントロール部、１８は出力レジ
スタである。

したがって、第６図のように送信レジスタが複数の場合
には、配線本数やマルチプレクサのビット数の増大とな
り、チップ面積増加の原因となり、効率の悪いものであ
った。

本発明の目的は、以上のような並列転送における配線効
率の悪さを無くし、ビット数の異なる複数のレジスタ間
での例えばサインビット拡張機能を実現するデータ転送
装置を提供することにある。

〔課題を解決するための手段Ｊ 上記目的を達成するため本発明はｍビットの送信用シフ
トレジスタと、ｎビット（ｍ＜ｎ）の受信用シフトレジ
スタと、前記両レジスタ間に配したシリアル転送手段と
、該転送手段を介して、前記送信用シフトレジスタから
のデータを前記受信用シフトレジスタに転送する際に前
記転送手段上に所定のビットが現われている時に前記受
信用シフトレジスタのみをｎ−ｍ＋１回シフト動作させ
て当該所定のビットを受信データの連続した（ｎ−ｍ＋
１）ビットの同一値データとして取り込ませる手段とを
具えたことを特徴とする。

〔イ乍　用〕

本発明によれば、上記構成によって、従来の並列転送方
式よりも効率的に例えばサインビット拡張が可能で、し
かも配線面積の大幅削減と、マルチプレクサの省略が可
能な、複数レジスタ間のデータ転送装置が提供でき、チ
ップ面積縮少等の経済効率を高めることができる。

〔実施例Ｊ 第１の実施例として、２個のシフトレジスタ間でのシリ
アルデータ転送と共にサインビット拡張を行う例を第１
図および第２図を用いて説明する。

第１図はＭＳＢファースト、第２図はＬＳＢファースト
の場合を示す。いずれの場合も、送信用シフトレジスタ
（２１，２７）をｍビット、受信用シフトレジスタ（２
２，，２８）をｎ＝ｍ＋２ビツトとし、２３及び２９は
、送信用シフトレジスタの出力（第ｍビットの出力）を
受信用シフトレジスタの入力（第１ビツトの人力）に接
続するシリアル転送ラインであリ、２５および３１は後
述のようなりロック（ＣＫＩ。

ＣＨ２，ＣＨ２，ＣＫ２’　、ＣＫ３’　）を出力する
コントロール部である。

第１Ａ、　１８図においては、ｌワードがｍビットのパ
ラレル入力データ（Ｄ、〜Ｄ１．ただしり、、がサイン
ビット）がｍビットデータ入力手段２０からコントロー
ル部２５からのクロックＣＫＩにより、シフトレジスタ
２１にＤつが第ｍビット位置となるように入力される。

同時に、シリアル転送ライン２３上にはり。

が出現する。２２の受信レジスタは、コントロール部２
５からのＣＨ２が停止している間に、ＣＨ２のｎ−ｍ＋
１＝３回の１′〜３′（第１Ｂ図参照）のクロックによ
り、第１〜第３ビツトの各々へライン２３上のＤつを取
り込む。その後、ＣＨ２の（＋ｎ−１）回のクロックに
より、送信用シフトレジスタ２１がシフト動作を行い、
残るり、−１〜Ｄ＋のデータが次々と転送ライン２３上
に出力され、これらを、ＣＨ２の残る（ｍ−１）回のク
ロックにより受信用シフトレジスタ２２がシフト動作を
（ｍ−１）回行って、次々と取り込む。以上の結果とし
て、受信用シフトレジスタ２２の第１〜第ｍ−１ビット
にはＤ１〜Ｄ１ｍ−１が、第１〜第３ビツトにはサイン
ビットのり、が拡張された形で存在する。これらが０１
〜Ｑ、１のｎビットパラレルデータとしてｎビットデー
タ出力手段２４から出力される。

第２Ａ、　２Ｂ図のＬＳＢファーストの転送の場合には
、ＣＫＩにより、送信用シフトレジスタ２７の第１〜第
ｍビットにはｍビットデータ入力手段２６からＤ１〜Ｄ
１のデータが入力され、シリアル転送ライン２９上には
Ｄ＋　（ＬＳＢ）が出現する。（腸−１）回のＣＫ２’
及びＣＫ３’により、送信用および受信用シフトレジス
タ２７および２８は（ｍ−１）回のシフトを行い、Ｄ。

〜Ｄ、−１の（ｍ−１）個のデータが送信用シフトレジ
スタ２７から受信用シフトレジスタ２８へシリアル転送
される。この後、Ｃに２′が停止し、ライン２９上には
送信用シフトレジスタ２７からの最後のデータＤ、が出
力され、これがＧＫ３′のｎ−ｍ＋１＝３回のクロック
により、受信用シフトレジスタ２８の第１〜第３ビツト
に取り込まれる。その結果、受信用シフトレジスタ２８
の第１〜第ｎ−１１ビットには、Ｄ、が拡張された形で
入り、第ｎ−ｎ＋２〜第ｎビツトにはり、、　〜Ｄ、の
データが入り、これらがＱｌ、〜Ｑ１のｎビットデータ
として出力される。

以上より、ＭＳＢファーストの場合もＬＳＢファースト
の場合も、共に、出力データの０１〜Ｑ、−１へはり、
〜Ｄｌｌ−１が、職〜Ｑｌｌへはサインビットのり、が
拡張転送される。尚、３１のコントロール部から発生す
る各コントロール・クロックは、ランダムロジックで組
むことも可能だが、通常はＲＯＭ　（読み出し専用メモ
リ）やＲＡＭ　（ランダムアクセスメモリ）にコントロ
ールデータを覚えこませておき、これを基にクロックを
作ることの方がより簡易で確実である。特にディジタル
演算を行うＬＳＩ上には必ずＲＯＭもしくはＲＡＭがあ
るので、これらの一部を上記コントロールビットの記憶
用に使用することは有効である。

第２の実施例として、複数個の送信用シフトレジスタと
、１個の受信用シフトレジスタを持つ場合について第３
Ａ、　３Ｂ図を用いて説明する。

第３Ａ図は、３個の乗累算器（３２〜３４）の各出力デ
ータを１個の累算器（３９）に順に転送し、３個の累算
結果を出力するものであり、演算処理そのものは第６図
のものと同様であるが、各乗累算器からの出力データを
累算器の入力レジスタへ転送する方式が異なる。第６図
では出力レジスタ（１０〜１２）や入力レジスタ（１６
）が単なる並列入出力のレジスタであり、３個のｎビッ
トのマルチプレクサ（１３〜１５）とｎ本の共通バス（
１９）が必要だったのに対し、第３Ａ図では、各乗累算
器からの出力レジスタ（即ち送信レジスタ）として並列
入力可能なシフトレジスタ（３５〜３７）を用い、３９
の累算器への入力レジスタ（即ち受信レジスタ）として
並列出力可能な１個のシフトレジスタ（３８）を用い、
３５〜３８の各レジスタ間を、各々１本のシリアルデー
タ転送ライン（４１〜４３）にて接続したものである。

４０は累算器３９の出力レジスタ、４１は各クロック（
ＣＫＩ〜４）を出力するコントロール部である。

第３Ｂ図にタイミングを示すように、３２〜３４の第１
〜第３の乗累算器からのＩＩ　＋　＋　Ｉｍ　ｓ　＋　
ｍ＋　ｍビットの各パラレル出力データは、ＣＫＩによ
り３５〜３７の同じく１１＋＋　ｍＨ，０１１ビットよ
り成る第１〜第３送信用シフトレシスタニラツチサレ、
４１（ＤＳＩ）　〜４３（ＤＳ３）　（７）各シリアル
転送ライン上には、各々ＤＩ１１．　ｌ　＋　ｏｓ、　
＊　ＨＤ＋ａ、　３の各サイン・ビットが出現する。こ
こで、ＣＨ２を停止して、ＣＲ２の（ｎ−ｍ、＋１１回
のクロックにより、３８の受信用シフトレジスタの第１
〜第（ｎ−１÷１）ビットにＤＩｌｌ、　ｊを取り込み
、次に続（（ｍｓ−１）回のＣＨ２及びＣＲ２により、
第３送信用シフトレジスタ３７内の残り（ｍｓ−ｔ）ビ
ットのデータは受信用シフトレジスタ３８の第１〜第（
ｍｓ−１）ビットへ、（ｎ−ｍｓ＋１）個のＤ□は第１
〜第１ビツトへ移動し、第３送信レジスタ３７からのサ
インビット拡張とデータ転送が完了し、同時に、上記の
（ｍ、−１）回と次に続く１回の計１回のＣＨ２のクロ
ックにより、Ｄ＋１−Ｄ−、＋、　Ｄ１□〜Ｄｓ、　２
はシリアル転送ライン４１．４２を介して、３５〜３７
のシフトレジスタ内をＩｌ＋３ビット分だけシフトし、
その結果、シリアル転送ライン４３上にはり、、□が出
現する。

次ニ、ＣＨ２の第１回目のクロックにより、３８の受信
レジスタ内のサインビット拡張されてｎビットデータと
なった第３乗累算器３４の結果が３９の累算器に入力さ
れる。

以上と同様に、次の２サイクルも第３Ｂ図に示すごとく
進行することにより、第３〜第１乗累算器の出力を順次
ｎビット化して３９の累算器に転送することが可能であ
り、余分な多ビットの共通バス・ラインやマルチプレク
サを排除できる。

上記において、ｍ１〜ｍ３はｎ以下であれば良く、例え
ばｆｆ１ｌ＝ｎの場合には、これを転送するサイクルに
おけるＣＨ２とＣＲ２のクロック数は等しくｎ個となる
。

また、サインビット拡張が不要で、全ての複数の送信レ
ジスタと受信レジスタがｎビットに統一されている場合
に対しても、上記実施例の如く、送信シフトレジスタ間
をシリアル転送ラインで結んで、他の送信レジスタを経
由して受信レジスタへ送る方式は、種々の応用分野にお
いて有効である。

さらに、４１〜４３のシリアル転送ラインは、必ずしも
１本ずつのラインである必要はない。例えば、第３Ａ図
における乗累算器の個数が８個、３９の累算器のビット
数ｎ：２４で、４０の出力レジスタが１２８クロック時
間毎に上記８個の累算結果を出力する場合を考えると、
８個のデータ全てを送受し終わるまでには、上記転送ラ
インが各１本ずつのままでは、最低８　Ｘ　２４＝１９
２クロック時間が必要となり、上記１２８クロック時間
内に収まらない。このような問題がある場合には、第４
図に示す第３の実施例のように、各データ転送ライン、
送信シフトレジスタ、受信シフトレジスタの全てを複数
組に分割すれば良い。

第４図は具体例として２組に分割した場合を示したもの
で、第１組側は各レジスタ５１，５２．・・・５８によ
りパラレル入力データの第１〜第１２ビツトの転送（６
１，６２，・・・６７、６８はそのシリアル転送ライン
）を担当し、第２組側は各レジスタ５１′、　５２”　
、・・・５８′によりパラレル入力データの第１３〜第
２４ビツトの転送（６１′、　６２’　、・・・６７′
、６８　’はそのシリアル転送ライン）を担当する。５
９は第１組の受信用シフトレジスタ、５９′は第２組の
受信用シフトレジスタ、６０は各クロック（ＣＨ２，Ｃ
Ｋ２’　、ＣＲ２，ＣＨ２）を出力するコントロール部
である。尚、ここでは、ｌ１１１〜ｍ８は全て１３ビツ
ト以上と仮定している。

回クロック分となり、かりにＣＨ２の８回のクロックを
追加しても１０４回となり、１２８回という制約に十分
数めることが可能である。実際のコントロールのし方は
、第１組側は全てが１２ビツトで等しい場合の、単なる
（８＋ｌ）　ｘ　１２ビツトのシフトレジスタの動作と
同じであり、第２組側は、前記第２の実施例と同様であ
る。この場合には、シリアル転送ラインとクロックライ
ンが少し増えるが、従来の共通バス方式よりもはるかに
面積効率が良いことは自明である。この例では、ｍ、〜
Ｉ８を全て１３ビツト以上と規定したが、ｆｉｌｌ〜ｍ
６に１２ビツト以下のものがある場合には、その対応レ
ジスタ（Ｉ１１ビットとする）の第１組側はｍビット、
第２組側は１ビツトとし、並列入力時に、この第２組側
の１ビツトにもサインビットを入力するようにすれば、
上述と同様に扱える。分割数が３組以上の場合も同様で
ある。

［発明の効果Ｊ 本発明によれば、例えば２の補数形式データのビット数
変更時に必要なサインビット拡張を、データ転送時に簡
易に実現できると共に、従来方式ではＬＳＩ上のかなり
の面積を浪費していた共通バス配線やマルチプレクサを
、他のレジスタの有効利用により、排除することができ
る。また、各マルチプレクサをコントロールする為の多
（の制御信号を排し、数本の制御信号を共同利用するこ
とにもなり、配線面積だけでなく、制御回路規模も簡略
化できる。コントロール信号として必要な情報は、同一
チップ上にあるメモリ手段の一部を利用することが可能
であり、従来のランダムロジック方式よりは、はるかに
小面積で、かつ確実なりロック信号を実現しつる。

【図面の簡単な説明】

第１Ａおよび１８図、第２Ａ、および２Ｂ図はｍビット
の送信用シフトレジスタからのデータをｎビットの受信
用シフトレジスタにサインビット拡張してシリアルデー
タ転送を行う為のブロック図およびタイミング図で、第
１ＡおよＵＩＢ図はＭＳＢファーストの転送にかかるブ
ロック図およびタイミング図、第２Ａおよび２Ｂ図はＬ
ＳＢファーストの転送にかかるブロック図およびタイミ
ング図、 第３Ａおよび３Ｂ図は、３個の乗累算器のＩ１１〜ｆｆ
ｉ。 ビットの出力データを、累算器のｎビットの入力レジス
タへサインビット拡張しながらシリアル転送する場合を
示すブロック図およびタイミング図、 第４図は、８個の送信用シフトレジスタと１個の受信用
シフトレジスタを２組に分割して実施した場合のブロッ
ク図、 第５図は、乗算器出力のｍビットデータを累算器人力の
ｎビットデータにサインビット拡張する際の従来技術に
よる並列データ転送方式を示す図、 第６図は、３個の乗累算器のｍ、〜ｍ、ビットの出力デ
ータをｎビットデータに拡張し、各ｎビットのマルチプ
レクサとｎ本の共通バス配線を用いて累算器のｎビット
人力レジスタヘデータ転送する従来の並列転送方式を示
す図である。 １・・・乗算器、 ２・・・ｍビット出力レジスタ（並列入出力型）、 ４・・・ｎビット入力レジスタ（並列入出力型）、 ５、１７．３９・・・ｎビット累算器、６、１８．４０
・・・累算器出力レジスタ、７．８，９，３２，３３．
３４・・・乗累算器、１０、１１．１２・・・ｍ　ｌ”
　ｉｔ　ｍビット出力レジスタ（並列入出力型）、 １３、１４．１５・・・マルチプレクサ（ｎビット）、
１６・・・ｎビット入力レジスタ（並列入出力型）、 １９・・・共通バス配線（ｎ本）、 １００．２５，３１，４１．６０・・・コントロール部
、２０、２６・・・ｍビットデータ入力手段、２４、３
０・・・ｎビットデータ出力手段、２１．２？・・・送
信用シフトレジスタ（ｍビット）、 ２２．２８・・・受信用シフトレジスタ（ｎビット）、 ２３、２９・・・シリアル転送ライン、３５、３６．３
７・・・送信用シフトレジスタ（ｍ＋〜Ｉ１１ビット）
、 ３８・・・受信用シフトレジスタ（ｎビット）、４１．
４２．４３・・・シリアル転送ライン、５１．５２．５
８・・・第１組の送信用シフトレジスタ、 ５１’　、　５２′、５８　’・・・第２組の送信用シ
フトレジスタ、 ６１．６２，６７．６８・・・第１組のシリアル転送ラ
イン、 ６１′、　６２’　、６７　′、　６８′・・・第２組
のシリアル転送ライン、 ５９・・・第１組の受信用シフトレジスタ、５９′・・
・第２組の受信用シフトレジスタ。 アーク入力 （Ｄ＋〜Ｄｍ） 第 図 ＫＩ 第 図 アーク入力 （Ｄｍ ＤＩ） １ ＬＳＢフ了−スＦの４合 第２Ａ図 入力デーグ 第 図

Claims (1)

【特許請求の範囲】
1. １）ｍビットの送信用シフトレジスタと、ｎビット（ｍ
   ＜ｎ）の受信用シフトレジスタと、前記両レジスタ間に
   配したシリアル転送手段と、該転送手段を介して、前記
   送信用シフトレジスタからのデータを前記受信用シフト
   レジスタに転送する際に前記転送手段上に所定のビット
   が現われている時に前記受信用シフトレジスタのみをｎ
   −ｍ＋１回シフト動作させて当該所定のビットを受信デ
   ータの連続した（ｎ−ｍ＋１）ビットの同一値データと
   して取り込ませる手段とを具えたことを特徴とするデー
   タ転送装置。