JPH04101514A - 絶対値バイナリｕｐ／ｄｏｗｎカウンタ - Google Patents
絶対値バイナリｕｐ／ｄｏｗｎカウンタInfo
- Publication number
- JPH04101514A JPH04101514A JP21919690A JP21919690A JPH04101514A JP H04101514 A JPH04101514 A JP H04101514A JP 21919690 A JP21919690 A JP 21919690A JP 21919690 A JP21919690 A JP 21919690A JP H04101514 A JPH04101514 A JP H04101514A
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- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はカウンタ、特にＭＳＢ （最上位ビット）をサ
イン（正負符号）ビットとし負の数を絶対値でカウント
する絶対値バイナリＵＰ／ＤＯＷＮカウンタに関する。
イン（正負符号）ビットとし負の数を絶対値でカウント
する絶対値バイナリＵＰ／ＤＯＷＮカウンタに関する。
従来のバイナリＵＰ／ＤＯＷＮカウンタは、負の数（負
数）をカウントする場合には、ＭＳＢをサインビットと
し、“０”を中心にして「２の補数」でカウントしてい
る。従って負数も含めて絶対値でカウントする絶対値バ
イナリＵＰ／ＤＯＷＮカウンタを構成するには、通常の
バイナリＵＰ／ＤＯＷＮカウンタの後段に、負数をカウ
ントする場合には「２の補数」を「絶対値」に変換する
。あるいはサインビット以外のヒツトを反転し且つ１′
′を加える表示変換器を必要としていた。
数）をカウントする場合には、ＭＳＢをサインビットと
し、“０”を中心にして「２の補数」でカウントしてい
る。従って負数も含めて絶対値でカウントする絶対値バ
イナリＵＰ／ＤＯＷＮカウンタを構成するには、通常の
バイナリＵＰ／ＤＯＷＮカウンタの後段に、負数をカウ
ントする場合には「２の補数」を「絶対値」に変換する
。あるいはサインビット以外のヒツトを反転し且つ１′
′を加える表示変換器を必要としていた。
以下、第２図の従来の実施例の回路図を用いて説明する
。
。
バイナリＵＰ／ＤＯＷＮカウンタ１１に初期値としてロ
ードされるべきロード値は、表示変換器１２のデータ入
力端子Ｄｎにサインビットを持つ「絶対値」の２進符号
で入力され、ロード値が負数であれば「２の補数」で表
わされる２進符号に変換されて出力端子Ｑｎより出力さ
れる。
ードされるべきロード値は、表示変換器１２のデータ入
力端子Ｄｎにサインビットを持つ「絶対値」の２進符号
で入力され、ロード値が負数であれば「２の補数」で表
わされる２進符号に変換されて出力端子Ｑｎより出力さ
れる。
バイナリＵ Ｐ ／Ｄ ＯＷＮカウンタ１１は以下の動
作を行う。
作を行う。
バイナリＵＰ／ＤＯＷＮカウンタ１１のデータ入力端子
Ｄｎに入力されたロード値は、ＬＯＡＤ端子にロード値
を読み込ませるロード信号“Ｌ“。
Ｄｎに入力されたロード値は、ＬＯＡＤ端子にロード値
を読み込ませるロード信号“Ｌ“。
の入力によってロードされる。カウントされるべき数値
はＣＬＫ信号でＣＬＫ端子に入力され、カウント出力は
出力端子Ｑｎに出力される。このときＵＰカウントなら
ばＵＰ／ＤＯＷＮ信号°”Ｌ ”ＤＯＷＮカウントなら
ば°Ｈ′′かＵ Ｐ ／ Ｄ ＯＷＮ制御端子Ｕ／Ｄに
入力される。
はＣＬＫ信号でＣＬＫ端子に入力され、カウント出力は
出力端子Ｑｎに出力される。このときＵＰカウントなら
ばＵＰ／ＤＯＷＮ信号°”Ｌ ”ＤＯＷＮカウントなら
ば°Ｈ′′かＵ Ｐ ／ Ｄ ＯＷＮ制御端子Ｕ／Ｄに
入力される。
カウント出力は更に表示変換器１３のデータ入力端子Ｄ
ｎに入力され、カウント出力か負数ならば「２の補数」
か「絶対値」に変換され、Ｍ Ｓ Ｂをサインビットと
する「絶対値」出力かカウント出力端子Ｙｎに出力され
る。
ｎに入力され、カウント出力か負数ならば「２の補数」
か「絶対値」に変換され、Ｍ Ｓ Ｂをサインビットと
する「絶対値」出力かカウント出力端子Ｙｎに出力され
る。
上述した従来の絶対値バイナリＵＰ／ＤＯＷＮカウンタ
は、負数をカウントする場合に「２の補数」を「絶対値
」に変換する表示変換器を必要とするため、処理速度が
遅くなるという欠点があり、又バイナリＵＰ／ＤＯＷＮ
カウンタの計数値が大きくなると表示変換器の回路規模
も太きくなり、コストが上昇するという欠点があった。
は、負数をカウントする場合に「２の補数」を「絶対値
」に変換する表示変換器を必要とするため、処理速度が
遅くなるという欠点があり、又バイナリＵＰ／ＤＯＷＮ
カウンタの計数値が大きくなると表示変換器の回路規模
も太きくなり、コストが上昇するという欠点があった。
本発明の絶対値バイナリＵＰ／ＤＯＷＮカウンタは、最
上位ビットを正負符号ビットとするバイナリＵＰ／ＤＯ
ＷＮカウンタにおいて、カウントを０°′からＤＯＷＮ
カウントするときには前記バイナリＵＰ／ＤＯＷＮカウ
ンタに「絶対値」の１′′をロードする手段と、前記カ
ウントを負数から“０”′にＵＰカウントするときには
“０′″をロードする手段と、負数のカウントを実行す
る場合には前記バイナリＵＰ／ＤＯＷＮカウンタのＵＰ
又はＤＯＷＮ制御を反転して実行させる手段を付加して
いる。
上位ビットを正負符号ビットとするバイナリＵＰ／ＤＯ
ＷＮカウンタにおいて、カウントを０°′からＤＯＷＮ
カウントするときには前記バイナリＵＰ／ＤＯＷＮカウ
ンタに「絶対値」の１′′をロードする手段と、前記カ
ウントを負数から“０”′にＵＰカウントするときには
“０′″をロードする手段と、負数のカウントを実行す
る場合には前記バイナリＵＰ／ＤＯＷＮカウンタのＵＰ
又はＤＯＷＮ制御を反転して実行させる手段を付加して
いる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。
１〜３はセレクタであり、セレクト端子Ｓに°゛Ｌ“が
入力されると入力端子Ａ、“Ｈ”が入力されると入力端
子Ｂが選択され、入力信号は出力端子Ｙに出力される。
入力されると入力端子Ａ、“Ｈ”が入力されると入力端
子Ｂが選択され、入力信号は出力端子Ｙに出力される。
５はデコーダであり、バイナリＵＰ／ＤＯＷＮカウンタ
４から入力端子りにカウント出力°°０“′か入力され
たとき出力端子「０」に“Ｈ“°を、“′−１°”が入
力されたとき出力端子［−１Ｊに′Ｈ°゛を出力する。
４から入力端子りにカウント出力°°０“′か入力され
たとき出力端子「０」に“Ｈ“°を、“′−１°”が入
力されたとき出力端子［−１Ｊに′Ｈ°゛を出力する。
初期値であるロード値は、ロード信号“°Ｌ゛のセレク
ト端子Ｓへの入力により、セレクタ２の入力端子Ａが選
択される結果、バイナリｔＪ Ｐ／Ｄ ＯＷＮカウンタ
４のデータ入力端子Ｄｎに入力される。このときＬＯＡ
Ｄ端子には、ＡＮＤケート７を介してＬ ”のテータ読
み込み信号か入力されており、データ入力端子Ｄｎに入
力されたロード値がロードされる。
ト端子Ｓへの入力により、セレクタ２の入力端子Ａが選
択される結果、バイナリｔＪ Ｐ／Ｄ ＯＷＮカウンタ
４のデータ入力端子Ｄｎに入力される。このときＬＯＡ
Ｄ端子には、ＡＮＤケート７を介してＬ ”のテータ読
み込み信号か入力されており、データ入力端子Ｄｎに入
力されたロード値がロードされる。
ロード信号は初期設定するとき以外は“′Ｈ°°とされ
ている。セレクタ１の入力端子Ａ、Ｂには、常にロード
値発生器（図示せず）より、それぞれ［絶対値Ｊの“−
１′、”ｏ”がパラレル人力て加えられている。又ＵＰ
／ＤＯＷＮ信号はＵＰカウントのとき“Ｌ”、ＤＯＷＮ
カウントのとき“Ｈ”を入力する。カウント入力はＣＬ
Ｋ信号によりバイナリＵＰ／ＤＯＷＮカウンタ４のＣＬ
Ｋ端子に加えられる。
ている。セレクタ１の入力端子Ａ、Ｂには、常にロード
値発生器（図示せず）より、それぞれ［絶対値Ｊの“−
１′、”ｏ”がパラレル人力て加えられている。又ＵＰ
／ＤＯＷＮ信号はＵＰカウントのとき“Ｌ”、ＤＯＷＮ
カウントのとき“Ｈ”を入力する。カウント入力はＣＬ
Ｋ信号によりバイナリＵＰ／ＤＯＷＮカウンタ４のＣＬ
Ｋ端子に加えられる。
実施例において、バイナリＵＰ／ＤＯＷＮカウンタ４の
出力端子Ｑｎの出力が“′０°゛、且つＤＯＷＮカウン
トのときと、出力端子Ｑｎの出力が１パ、且つＵＰカウ
ントのときＬＯＡＤ端子への入力信号がＨ”となり、入
力端子Ｄｎにセレクタ１からの入力かロード可能な状態
となる。
出力端子Ｑｎの出力が“′０°゛、且つＤＯＷＮカウン
トのときと、出力端子Ｑｎの出力が１パ、且つＵＰカウ
ントのときＬＯＡＤ端子への入力信号がＨ”となり、入
力端子Ｄｎにセレクタ１からの入力かロード可能な状態
となる。
そしてＤＯＷＮカウントのとき゛−１′、ｕｐカウント
のとき゛○パかロードされることになる。
のとき゛○パかロードされることになる。
又バイナリＵＰ／ＤＯＷＮカウンタ４の出力端子Ｑｎか
らＭＳＢがセレクタ３のセレクト端子Ｓに入力されてお
り、ＭＳＢのサインビットが負のときは、反転されたＩ
ＪＰ／ＤＯＷＮ制御信号がＵＰ／ＤＯＷＮ制御端子Ｕ／
Ｄに加えられる。
らＭＳＢがセレクタ３のセレクト端子Ｓに入力されてお
り、ＭＳＢのサインビットが負のときは、反転されたＩ
ＪＰ／ＤＯＷＮ制御信号がＵＰ／ＤＯＷＮ制御端子Ｕ／
Ｄに加えられる。
次に詳し〈実施例の動作を説明する。
いまバイナリＵＰ／ＤＯＷＮカウンタ４の出力端子Ｑｎ
に°““０”が出力されているとき、ＵＰ／ＤＯＷＮ信
号がＤＯＷＮカウント動作を意味する”Ｈ“を入力する
と、ＵＰ／ＤＯＷＮ信号“Ｈ′′はセレクタ１のセレク
ト端子Ｓ、セレクタ３のＡ端子、インバータ６の入力端
子、ＡＮＤゲート８の一方の端子に入力される。このと
きデコーダ５の出力端子「０」からはＨ“が出力されて
おり、ＡＮＤゲート８の一方の端子に入力されたＵＰ／
ＤＯＷＮ信号“′Ｈ°′とのＡＮＤをとり、Ｎ。
に°““０”が出力されているとき、ＵＰ／ＤＯＷＮ信
号がＤＯＷＮカウント動作を意味する”Ｈ“を入力する
と、ＵＰ／ＤＯＷＮ信号“Ｈ′′はセレクタ１のセレク
ト端子Ｓ、セレクタ３のＡ端子、インバータ６の入力端
子、ＡＮＤゲート８の一方の端子に入力される。このと
きデコーダ５の出力端子「０」からはＨ“が出力されて
おり、ＡＮＤゲート８の一方の端子に入力されたＵＰ／
ＤＯＷＮ信号“′Ｈ°′とのＡＮＤをとり、Ｎ。
Ｒケート１０で反転され、更にその゛Ｌパ出力がＡＮＤ
ケート７に加えられる。ロード信号はＨ”が出力されて
いるが、ＡＮＤゲート７の出力はＬ′であり、バイナリ
ＵＰ／ＤＯＷＮカウンタ４のＬＯＡＤ端子にデータ読み
込み信号“′Ｌ′′か入力される。このときＵＰ／ＤＯ
ＷＮ信号”Ｈ“′およびロード信号”Ｈ”により、セレ
クタ１，２が選択制御されており、「絶対値」の“”１
” 即ち「２の補数」の「負の最大値」かバイナリＵ
Ｐ／ＤＯＷＮカウンタ４のデータ入力端子Ｄｎに入力さ
れ、出力端子Ｑｎには「絶対値」の“′−１′が出力さ
れる。
ケート７に加えられる。ロード信号はＨ”が出力されて
いるが、ＡＮＤゲート７の出力はＬ′であり、バイナリ
ＵＰ／ＤＯＷＮカウンタ４のＬＯＡＤ端子にデータ読み
込み信号“′Ｌ′′か入力される。このときＵＰ／ＤＯ
ＷＮ信号”Ｈ“′およびロード信号”Ｈ”により、セレ
クタ１，２が選択制御されており、「絶対値」の“”１
” 即ち「２の補数」の「負の最大値」かバイナリＵ
Ｐ／ＤＯＷＮカウンタ４のデータ入力端子Ｄｎに入力さ
れ、出力端子Ｑｎには「絶対値」の“′−１′が出力さ
れる。
又バイナリＵＰ／ＤＯＷＮカウンタ４の出力が「絶対値
」の“−１パ、即ち「２の補数」の「負の最大値」、且
つＵＰ／ＤＯＷＮ信号がＵＰカウント動作を意味する°
゛Ｌ“°になっているとき、そのインバータ６の反転出
力“Ｈ”はデコーダ５の出力端子「−１」の出力” Ｈ
”とＡＮ−Ｄゲート９のＡＮＤをとり、やはりＮＯＲゲ
ート１０．ＡＮＤゲート７を介してバイナリＵＰ／ＤＯ
ＷＮカウンタ４のＬＯＡＤ端子にデータ読み込み信号“
Ｌ″を入力する。このときバイナリＵＰ／ＤＯＷＮカウ
ンタ４のデータ入力端子Ｄｎには、ＵＰ／ＤＯＷＮ信号
およびロード信号により、セレクタ１，２が選択制御さ
れた結果、“０パが入力され、出力端子Ｑｎには°゛０
“が出力される。そしてＣＬＫ端子へのＣＬＫ信号の入
力によるＵＰカウントの進行につれ、正の数で「バイナ
リ」。
」の“−１パ、即ち「２の補数」の「負の最大値」、且
つＵＰ／ＤＯＷＮ信号がＵＰカウント動作を意味する°
゛Ｌ“°になっているとき、そのインバータ６の反転出
力“Ｈ”はデコーダ５の出力端子「−１」の出力” Ｈ
”とＡＮ−Ｄゲート９のＡＮＤをとり、やはりＮＯＲゲ
ート１０．ＡＮＤゲート７を介してバイナリＵＰ／ＤＯ
ＷＮカウンタ４のＬＯＡＤ端子にデータ読み込み信号“
Ｌ″を入力する。このときバイナリＵＰ／ＤＯＷＮカウ
ンタ４のデータ入力端子Ｄｎには、ＵＰ／ＤＯＷＮ信号
およびロード信号により、セレクタ１，２が選択制御さ
れた結果、“０パが入力され、出力端子Ｑｎには°゛０
“が出力される。そしてＣＬＫ端子へのＣＬＫ信号の入
力によるＵＰカウントの進行につれ、正の数で「バイナ
リ」。
「絶対値」共に増大する。
尚、バイナリＵＰ／ＤＯＷＮカウンタ４の出力のＭＳＢ
、即ちサインビットが負の場合には、セレクタ３の入力
端子Ｂ、即ちインバータ６で反転されたＵＰ／ＤＯＷＮ
信号が選択され、バイナリＵＰ／ＤＯＷＮカウンタ４の
Ｕ／Ｄ端子に入力され、バイナリＵＰ／ＤＯＷＮカウン
タ４のカウントの極性は逆となる。これは負数のカウン
トであるため、ＵＰカウントのときは「絶対値」、即ち
「２の補数」を減少させ、ＤＯＷＮカウントのときは逆
に「絶対値」を増大させる必要があるためである。
、即ちサインビットが負の場合には、セレクタ３の入力
端子Ｂ、即ちインバータ６で反転されたＵＰ／ＤＯＷＮ
信号が選択され、バイナリＵＰ／ＤＯＷＮカウンタ４の
Ｕ／Ｄ端子に入力され、バイナリＵＰ／ＤＯＷＮカウン
タ４のカウントの極性は逆となる。これは負数のカウン
トであるため、ＵＰカウントのときは「絶対値」、即ち
「２の補数」を減少させ、ＤＯＷＮカウントのときは逆
に「絶対値」を増大させる必要があるためである。
以上の説明を纏めると本実施例では、カウントが０゛か
らＤＯＷＮカウントで−１°゛に移行するとき及び”−
１゛からＵＰカウントで０”に移行するときに、各々「
絶対値」の−１°゛および′０”をバイナリＵＰ／ＤＯ
ＷＮカウンタ４にロードし、また負数のカウントのとき
はＵＰ／ＤＯＷＮ信号を反転させる手段をバイナリＵＰ
／ＤＯＷＮカウンタ４に付加することにより、「絶対値
」カウントを可能としている。
らＤＯＷＮカウントで−１°゛に移行するとき及び”−
１゛からＵＰカウントで０”に移行するときに、各々「
絶対値」の−１°゛および′０”をバイナリＵＰ／ＤＯ
ＷＮカウンタ４にロードし、また負数のカウントのとき
はＵＰ／ＤＯＷＮ信号を反転させる手段をバイナリＵＰ
／ＤＯＷＮカウンタ４に付加することにより、「絶対値
」カウントを可能としている。
以上説明したように本発明は、バイナリＵＰ／ＤＯＷＮ
カウンタの後段に表示変換器を設ける必要がないため、
処理速度が早く、また回路規模が大きくなることがない
ので経済的であるという効果がある。
カウンタの後段に表示変換器を設ける必要がないため、
処理速度が早く、また回路規模が大きくなることがない
ので経済的であるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は従来
の実施例のブロック図である。 １〜３・・・セレクタ、４．１１・・・バイナリＵＰ／
ＤＯＷＮカウンタ、５・・・デコーダ、６・・・インバ
ータ、７，８．９・・・ＡＮＤゲート、１０・・・ＮＯ
Ｒゲート、１２．１３・・・表示変換器。
の実施例のブロック図である。 １〜３・・・セレクタ、４．１１・・・バイナリＵＰ／
ＤＯＷＮカウンタ、５・・・デコーダ、６・・・インバ
ータ、７，８．９・・・ＡＮＤゲート、１０・・・ＮＯ
Ｒゲート、１２．１３・・・表示変換器。
Claims (1)
- 【特許請求の範囲】 １、最上位ビットを正負符号ビットとするバイナリＵＰ
／ＤＯＷＮカウンタにおいて、カウントを“０”からＤ
ＯＷＮカウントするときには前記バイナリＵＰ／ＤＯＷ
Ｎカウンタに「絶対値」の“−１”をロードする手段と
、前記カウントを負数から“０”にＵＰカウントすると
きには“０”をロードする手段と、負数のカウントを実
行する場合には前記バイナリＵＰ／ＤＯＷＮカウンタの
ＵＰ又はＤＯＷＮ制御を反転して実行させる手段を付加
したことを特徴とする絶対値バイナリＵＰ／ＤＯＷＮカ
ウンタ。 ２、前記「絶対値の」“−１”及び前記“０”のロード
値は、前記バイナリＵＰ／ＤＯＷＮカウンタをＵＰおよ
びＤＯＷＮ制御するＵＰ／ＤＯＷＮ信号と、前記ロード
を制御するロード信号とにより、予め設けられたロード
値発生器から選択入力されることを特徴とする請求項１
記載の絶対値バイナリＵＰ／ＤＯＷＮカウンタ。 ３、前記ロード値のバイナリＵＰ／ＤＯＷＮカウンタへ
のロードは、前記バイナリＵＰ／ＤＯＷＮカウンタのカ
ウント出力と、前記ＵＰ／ＤＯＷＮ信号と、前記ロード
信号とから生成された信号により実行されることを特徴
とする請求項１または２記載の絶対値バイナリＵＰ／Ｄ
ＯＷＮカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21919690A JPH04101514A (ja) | 1990-08-21 | 1990-08-21 | 絶対値バイナリｕｐ／ｄｏｗｎカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21919690A JPH04101514A (ja) | 1990-08-21 | 1990-08-21 | 絶対値バイナリｕｐ／ｄｏｗｎカウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04101514A true JPH04101514A (ja) | 1992-04-03 |
Family
ID=16731718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21919690A Pending JPH04101514A (ja) | 1990-08-21 | 1990-08-21 | 絶対値バイナリｕｐ／ｄｏｗｎカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04101514A (ja) |
-
1990
- 1990-08-21 JP JP21919690A patent/JPH04101514A/ja active Pending
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