JPS60171689A - 磁気バブルメモリ装置の制御方法 - Google Patents
磁気バブルメモリ装置の制御方法Info
- Publication number
- JPS60171689A JPS60171689A JP59025090A JP2509084A JPS60171689A JP S60171689 A JPS60171689 A JP S60171689A JP 59025090 A JP59025090 A JP 59025090A JP 2509084 A JP2509084 A JP 2509084A JP S60171689 A JPS60171689 A JP S60171689A
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- Japan
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- bubble memory
- magnetic bubble
- memory device
- magnetic
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は磁気バブルメモリ装置の制御方法に係わシ、特
に１組の磁気バブルメモリ制御回路によって複数の磁気
バブルメモリデバイスを選択的に制御する際に好適な選
択方式に関するものである。
に１組の磁気バブルメモリ制御回路によって複数の磁気
バブルメモリデバイスを選択的に制御する際に好適な選
択方式に関するものである。
第１図は従来の磁気バブルメモリ制御装置における磁気
バブルメモリデバイスの選択方式の一例を示す磁気バブ
ルメモリ装置の要部ブロック図であシ、この場合、磁気
バブルメモリ制御回路の出力端子数が４個の場合である
。同図において、１は後述する磁気バブルメモリデバイ
スの書き込み、読み出し動作を制御する磁気バブルメモ
リデバイス制御回路（以下ＢＭＣと称する）であり、こ
のＢＭＣＩには４個接続される磁気バブルメモリデバイ
スのうち、いずれか１個を書き込みあるいは読み出す選
択信号出力端子Ｓ。＋Ｓ１ ＋Ｓ２ 、Ｓ３と、選択す
る磁気バブルメモリデバイス数が４個以下もしくは５個
以上を設定するセレクト方式設定用信号入力端子Ｃとが
設けられている。２は磁気バプルを書き込み、読み出し
および記憶する磁気バブルメモリ素子を崩しかつこの磁
気バブルメモリ素子を駆動させる回転磁界発生用コイル
、垂直磁界発生用永久磁石等が一体化して構成された磁
気バブルメモリデバイス（以下ＭＢＭと称する）である
。
バブルメモリデバイスの選択方式の一例を示す磁気バブ
ルメモリ装置の要部ブロック図であシ、この場合、磁気
バブルメモリ制御回路の出力端子数が４個の場合である
。同図において、１は後述する磁気バブルメモリデバイ
スの書き込み、読み出し動作を制御する磁気バブルメモ
リデバイス制御回路（以下ＢＭＣと称する）であり、こ
のＢＭＣＩには４個接続される磁気バブルメモリデバイ
スのうち、いずれか１個を書き込みあるいは読み出す選
択信号出力端子Ｓ。＋Ｓ１ ＋Ｓ２ 、Ｓ３と、選択す
る磁気バブルメモリデバイス数が４個以下もしくは５個
以上を設定するセレクト方式設定用信号入力端子Ｃとが
設けられている。２は磁気バプルを書き込み、読み出し
および記憶する磁気バブルメモリ素子を崩しかつこの磁
気バブルメモリ素子を駆動させる回転磁界発生用コイル
、垂直磁界発生用永久磁石等が一体化して構成された磁
気バブルメモリデバイス（以下ＭＢＭと称する）である
。
このような構成において、ＢＭＣｌに設けられたセレク
ト信号設定用入力端子Ｃを例えばローレベルの気し〃信
号としてアース接地することによって４個のＭＢＭ選択
信号出力端子ＳＯ＋ＳＩ＋Ｓ２＋Ｓ３から出力される選
択信号の性格は各ＭＢＭ２に応じて”Ｆ記憶１に示すよ
うに変化する。
ト信号設定用入力端子Ｃを例えばローレベルの気し〃信
号としてアース接地することによって４個のＭＢＭ選択
信号出力端子ＳＯ＋ＳＩ＋Ｓ２＋Ｓ３から出力される選
択信号の性格は各ＭＢＭ２に応じて”Ｆ記憶１に示すよ
うに変化する。
表 １
したがって、ＭＢＭ２はこれらの各ＭＢＭ選択信号出力
端子Ｓｏ ＋ Ｓ＋ ＋ Ｓ２ ＋ Ｓ３’ｓ：、直接
的に指定して制御することができる。
端子Ｓｏ ＋ Ｓ＋ ＋ Ｓ２ ＋ Ｓ３’ｓ：、直接
的に指定して制御することができる。
また、第２図は第１図に示す磁気バブルメモリデバイス
制御回路（ＢＭＣ）１ を用いて最大２ 個のＭＢＭ２
を選択するように接続した場合の要部ブロック構成図で
あり、第１図と同記号は同一要素となるのでその説明は
省略する。同図において、ＢＭＣＩに設けられたセレク
ト方式設定用信号入力端子ＣＫは、例えばノ・イレベル
の％ ＨＩ信号として＋５Ｖの電圧を印加し、４本の磁
気バブルメモリデバイス選択信号出力端子Ｓ。＋ ｓ、
＋ ８２ ＋ ８３ には、対応する信号を入力する
入力端子ＡθＩＡＩＴＡ２ ｒ Ａ３および１６木の信
号出力端子Ｑ。＋ Ｑ＋ ＋Ｑ２ 、Ｑ３・・ＱＣｓ
を備えたデコーダ回路（以下りと称する）３が接続され
ている。
制御回路（ＢＭＣ）１ を用いて最大２ 個のＭＢＭ２
を選択するように接続した場合の要部ブロック構成図で
あり、第１図と同記号は同一要素となるのでその説明は
省略する。同図において、ＢＭＣＩに設けられたセレク
ト方式設定用信号入力端子ＣＫは、例えばノ・イレベル
の％ ＨＩ信号として＋５Ｖの電圧を印加し、４本の磁
気バブルメモリデバイス選択信号出力端子Ｓ。＋ ｓ、
＋ ８２ ＋ ８３ には、対応する信号を入力する
入力端子ＡθＩＡＩＴＡ２ ｒ Ａ３および１６木の信
号出力端子Ｑ。＋ Ｑ＋ ＋Ｑ２ 、Ｑ３・・ＱＣｓ
を備えたデコーダ回路（以下りと称する）３が接続され
ている。
このような構成においては、■記憶２に示すようにＤ３
から１６本の信号を出力させることにより、最大１６個
のＭＢＭ２中の１個のＭ Ｂ Ｍ２を選択して制御する
ことができる。
から１６本の信号を出力させることにより、最大１６個
のＭＢＭ２中の１個のＭ Ｂ Ｍ２を選択して制御する
ことができる。
表 ２
すなわち、この選択方式は、２種類の出力状態の組合せ
を用意しておいて入力端子Ｃの状態によっていずれかを
出力させることができ、その利点は磁気バブルメモリデ
バイス（ＭＢＭ）２の数量が少ない場合にはＤ３を省略
することが可能となる。
を用意しておいて入力端子Ｃの状態によっていずれかを
出力させることができ、その利点は磁気バブルメモリデ
バイス（ＭＢＭ）２の数量が少ない場合にはＤ３を省略
することが可能となる。
し７かしながら、その反面この方式は、外部から条件を
設定するだめの専用の入力端子もしくはレジスタ回路等
が必要であシ、まだ２つの出力状態を用意し、しかも外
部からの設定条件によっていずれを出力するかの判定を
しなければならないので、回路あるいは制御プログラム
が複雑となるなどの欠点があった。
設定するだめの専用の入力端子もしくはレジスタ回路等
が必要であシ、まだ２つの出力状態を用意し、しかも外
部からの設定条件によっていずれを出力するかの判定を
しなければならないので、回路あるいは制御プログラム
が複雑となるなどの欠点があった。
したがって本発明は前述した従来の欠点を改善するため
になされたものでアシ、その目的とするところは、ｎ個
の磁気バブルメモリデバイス選択用端子を有する磁気バ
ブルメモリ制御回路に対して外部から条件を設定するこ
となく、ｎ個以下の磁気バブルメモリデバイスに対して
はデコーダを不要とし、また外部にデコーダを付加する
ことによって最大２ 個の磁気バブルメモリデバイスを
制御可能にした磁気バブルメモリ装置の制御方法を提供
することにある。
になされたものでアシ、その目的とするところは、ｎ個
の磁気バブルメモリデバイス選択用端子を有する磁気バ
ブルメモリ制御回路に対して外部から条件を設定するこ
となく、ｎ個以下の磁気バブルメモリデバイスに対して
はデコーダを不要とし、また外部にデコーダを付加する
ことによって最大２ 個の磁気バブルメモリデバイスを
制御可能にした磁気バブルメモリ装置の制御方法を提供
することにある。
このような目的を達成するために本発明は、磁気バブル
メモリ制御回路に、複数の磁気バブルメモリデバイスの
うち、動作させる磁気バブルメモリデバイスを選択させ
るための出力端子を設け、かつその出力端子数をｎとす
ると ２ｎ通りの出力状態によって磁気バブルメモリデ
バイス番号＋０．す１．＋２・・＋２ｎ−１の最大２組
の磁気バブルメモリデバイスを制御し、しかも前記磁気
バブルメモリデバイス＋ａ（Ｑ≦ａ≦ｎ）を選択すると
きは、前記出力端子は正論理または負論理で２ａを出力
するようにしたものである。
メモリ制御回路に、複数の磁気バブルメモリデバイスの
うち、動作させる磁気バブルメモリデバイスを選択させ
るための出力端子を設け、かつその出力端子数をｎとす
ると ２ｎ通りの出力状態によって磁気バブルメモリデ
バイス番号＋０．す１．＋２・・＋２ｎ−１の最大２組
の磁気バブルメモリデバイスを制御し、しかも前記磁気
バブルメモリデバイス＋ａ（Ｑ≦ａ≦ｎ）を選択すると
きは、前記出力端子は正論理または負論理で２ａを出力
するようにしたものである。
次に図面を用いて本発明の実施例を詳細に説明する。
第３図、第４図は本発明による磁気バブルメモリ装置の
制御方法の一例を説明するだめの磁気バブルメモリ装置
の要部ブロック図であり、前述の図と同一部分は同一符
号を付しその説明は省略する。まず、第３図においては
、４個のＭＢＭ２を選択するためにＢＭＣｌに設けられ
たＭＢＭ選択信号出力端子ｓｏ ＋ ＳＩ ＋ ８２
＋ ｓ３の数は４であり、この場合の選択するＭＢＭ２
の番号と出力状態との関係は下記表３に示すようになる
。
制御方法の一例を説明するだめの磁気バブルメモリ装置
の要部ブロック図であり、前述の図と同一部分は同一符
号を付しその説明は省略する。まず、第３図においては
、４個のＭＢＭ２を選択するためにＢＭＣｌに設けられ
たＭＢＭ選択信号出力端子ｓｏ ＋ ＳＩ ＋ ８２
＋ ｓ３の数は４であり、この場合の選択するＭＢＭ２
の番号と出力状態との関係は下記表３に示すようになる
。
表 ３
一方、第４図においては、１６個のＭＢＭ２を選択する
ためにＢＭＣＩＫ設けられたＭＢＭ２ 選択信号出力端
子Ｓｏ ＋ ８＋ ＋ ８２ ＋ ８３の数は４であり
、この場合の選択するＭＢＭ２の番号と出力状態との関
係は下記表４に示すようになる。なお、第３図。
ためにＢＭＣＩＫ設けられたＭＢＭ２ 選択信号出力端
子Ｓｏ ＋ ８＋ ＋ ８２ ＋ ８３の数は４であり
、この場合の選択するＭＢＭ２の番号と出力状態との関
係は下記表４に示すようになる。なお、第３図。
第４図に示すＢＭＣｌには第１図、第２図に示すセレク
ト信号設定用入力端子Ｃは設けられていない。
ト信号設定用入力端子Ｃは設けられていない。
７７′
表 ４
ここで、表４において、この表４と対応する前記衣２と
比較すると、出力状態の関係が異なっているため、これ
に対応してＤ３の出力とＭＢＭ２との接続関係を変更す
る必要がある。しかしながら、回路の構成要素が同じで
ある。すなわち、表４のうちＭＢＭの番号が＋０．＋３
の場合の出力端子Ｓ６＋８１．８７．Ｓ３の出力状態は
表１と一致している。したがって、ＭＢＭの数が４以下
の場合は第３図に示すような回路構成で接続すれば、第
１図と全く同様の作動が可能となる。そして、このとき
の出力端子Ｓ。＋ ｓ、 ｌ Ｓ２ ＋ Ｓ３の出力状
態は第４図の出力状態の一部であって別のものでないか
ら、第３図の場合と第４図の場合とを、第１図、第２図
の場合の様に入力端子Ｃを用いて区別する必要がなくな
る。このことは入力端子Ｃが不要となるほか、２つの出
力状態を用意したシ、そのいずれかを判定する必要がな
くなるため、８ＭＣ１内のハード的あるいはソフト的な
負担を軽減することができる。
比較すると、出力状態の関係が異なっているため、これ
に対応してＤ３の出力とＭＢＭ２との接続関係を変更す
る必要がある。しかしながら、回路の構成要素が同じで
ある。すなわち、表４のうちＭＢＭの番号が＋０．＋３
の場合の出力端子Ｓ６＋８１．８７．Ｓ３の出力状態は
表１と一致している。したがって、ＭＢＭの数が４以下
の場合は第３図に示すような回路構成で接続すれば、第
１図と全く同様の作動が可能となる。そして、このとき
の出力端子Ｓ。＋ ｓ、 ｌ Ｓ２ ＋ Ｓ３の出力状
態は第４図の出力状態の一部であって別のものでないか
ら、第３図の場合と第４図の場合とを、第１図、第２図
の場合の様に入力端子Ｃを用いて区別する必要がなくな
る。このことは入力端子Ｃが不要となるほか、２つの出
力状態を用意したシ、そのいずれかを判定する必要がな
くなるため、８ＭＣ１内のハード的あるいはソフト的な
負担を軽減することができる。
また、ＢＭＣｌ内の制御プロクラムによってＭＢＭ ２
の選択信号を出力する場合は、表４に示すような出力状
態を規定するテーブルをプログラム中に設けておき、選
択するＭＢＭ２の番号を出力コードに変換して出力する
ことにより、容易に実現できる。
の選択信号を出力する場合は、表４に示すような出力状
態を規定するテーブルをプログラム中に設けておき、選
択するＭＢＭ２の番号を出力コードに変換して出力する
ことにより、容易に実現できる。
以上説明したように本発明によれば、ｎ個の磁気バブル
メモリデバイス選択信号出力端子を有する磁気バブルメ
モリ制御回路は、１組の出力状態によシ最犬２”（ｎは
出力端子数）組の磁気バブルメモリデバイスを匍ｊ御で
き、かつｎ組以トの磁気バブルメモリデバイスに対して
はデコーダ回路を用いずに制御することが可能となる。
メモリデバイス選択信号出力端子を有する磁気バブルメ
モリ制御回路は、１組の出力状態によシ最犬２”（ｎは
出力端子数）組の磁気バブルメモリデバイスを匍ｊ御で
き、かつｎ組以トの磁気バブルメモリデバイスに対して
はデコーダ回路を用いずに制御することが可能となる。
このため、従来のデコーダ回路を使用するか否かを設定
するだめの入力端子廿たけこれに代用するレジスタ回路
等を省略することができ、さらに磁気バブルメモリ制御
回路内部の回路あるいは制御プログラムを簡略化するこ
とができるという極めて優れた効果が得られる。
するだめの入力端子廿たけこれに代用するレジスタ回路
等を省略することができ、さらに磁気バブルメモリ制御
回路内部の回路あるいは制御プログラムを簡略化するこ
とができるという極めて優れた効果が得られる。
第１図、第゛２図は従来の磁気バブルメモリ装置の制御
方法の一例を説明するだめの磁気バブルメモリ装置の要
部ブロック図、第３図、第４図は本発明による磁気バブ
ルメモリ装置の制御方法の一例を説明するだめの磁気バ
ブルメモリ装置の要部ブロック図である。 １・・・・磁気バブルメモリ制御回路（ＢＭＣ）２・・
・・磁気バブルメモリデバイス（ＭＢＭ）、３・・・・
デコーダ回路ＣＤ）。 代理人 弁理士 高 橋 明 夫／′”＝。 １ 嫡１図 前２図
方法の一例を説明するだめの磁気バブルメモリ装置の要
部ブロック図、第３図、第４図は本発明による磁気バブ
ルメモリ装置の制御方法の一例を説明するだめの磁気バ
ブルメモリ装置の要部ブロック図である。 １・・・・磁気バブルメモリ制御回路（ＢＭＣ）２・・
・・磁気バブルメモリデバイス（ＭＢＭ）、３・・・・
デコーダ回路ＣＤ）。 代理人 弁理士 高 橋 明 夫／′”＝。 １ 嫡１図 前２図
Claims (1)
- 【特許請求の範囲】 少なくとも磁気バブルを書き込み、読み出しおよび記憶
する磁気バブルメモリ素子と該磁気バブルメモリ素子を
駆動させる回転磁界発生用コイル。 垂直磁界発生用永久磁石とを有する複数の磁気バブルメ
モリデバイスと、前記複数の磁気バブルメモリデバイス
のうち動作させる磁気バブルメモリデバイスを選択させ
る選択信号出力端子を有する磁気バブルメモリ制御回路
とを備え、前記選択信号出力端子数をｎとすると、２
通りの出力状態によって磁気バブルメモリデバイス番号
＋ｏ、”ｉ。 ÷２・・・・・、＃２ ｎ ＋の最大２ｎ組の磁気バブ
ルメモリデバイスを制御し、かつ磁気バブルメモリデバ
イス番号ａ（Ｑ≦ａ≦ｎ）の磁気バブルメモリデバイス
を選択するときは前記選択信号出力端子は正論理または
負論理で２ を出力することを特徴とした磁気バブルメ
モリ装置の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025090A JPS60171689A (ja) | 1984-02-15 | 1984-02-15 | 磁気バブルメモリ装置の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025090A JPS60171689A (ja) | 1984-02-15 | 1984-02-15 | 磁気バブルメモリ装置の制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60171689A true JPS60171689A (ja) | 1985-09-05 |
Family
ID=12156221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59025090A Pending JPS60171689A (ja) | 1984-02-15 | 1984-02-15 | 磁気バブルメモリ装置の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60171689A (ja) |
-
1984
- 1984-02-15 JP JP59025090A patent/JPS60171689A/ja active Pending
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