CN1870442B

CN1870442B - 可集成化的串行数据译码器

Info

Publication number: CN1870442B
Application number: CN2005100758513A
Authority: CN
Inventors: 施政铭
Original assignee: Princeton Technology Corp
Current assignee: Princeton Technology Corp
Priority date: 2005-05-26
Filing date: 2005-05-26
Publication date: 2010-06-09
Anticipated expiration: 2025-05-26
Also published as: CN1870442A

Abstract

本发明提出一种不含电容器的串行数据译码器，可将串行数据译码器设计成集成电路，不必增设任何外部组件。本发明可集成化的串行数据译码器，包含一时钟发生器、一周期侦测器及一通路译码器，不含电容器。输入已解调的串行数据，将串行数据周期而往复式地转成并行数据而输出。

Description

可集成化的串行数据译码器

技术领域

本发明涉及串行数据译码器的改进，尤其是涉及可将串行数据译码器设计成集成电路，不必增设任何外部组件的设计。

背景技术

请见图1，为一般串行数据译码器的示意图，左边接收器1收到信号后加以解调，然后将解调后的A信号送入串行数据译码器2。串行数据译码器2包含一缓冲电路21、一充电电路22、一译码电路23。

A信号请见图2所示，是一种串行的形态，其将原本并行的信号以串行的方式传送，因此是往复周期式传送并行的信号，每一周期(Frame)内以串行方式连续传送许多原本并行的信号，如图2最上面A信号CH1、CH2、CH3、CH4、......所示，串行传送一次后，静止一段较长的时间，称为周期结束时段(Frame ending)，然后开始下一周期的串行式传送。

A信号CH1、CH2、CH3、CH4、......送入串行数据译码器2，经过缓冲电路21的整形，送入一充电电路22。充电电路22中包含电阻器、二极管及电容器C1等，其中B点的信号图形如图2所示，其波形就是电容器C1充放电的现象。在CH1、CH2、CH3、CH4、......信号期间，B点的输出图形维持一较高位准，到了周期结束时段(Frameending)时，因为久无信号，所以电容器C1一直放电到底，然后重新开始新一周期的串行式数据传送，如图2所示。

B点的信号送入译码电路23，经由几个D型触发器(D Filp-Flop)231、232、233、234转成并行的信号CH1、CH2、CH3、CH4等而输出。其中D型触发器231、232、233、234的输出Q1、Q2、Q3、Q4的波形以及并行信号CH1、CH2、CH3、CH4的波形如图2所示。

上述传统串行数据译码器的设计，其缺陷在于电容器C1相当大，且缓冲电路21、充电电路22、译码电路23都是独立于接收器1的外部组件，不易与接收器1一起被集成电路化，因此使电路面积与成本都无法降低。

发明内容

因此本发明主要目的在提出一种不含电容器的串行数据译码器，可将串行数据译码器设计成集成电路，不必增设任何外部组件。

本发明的一种可集成化的串行数据译码器，不含电容器，用以将已解调的串行数据转成多个并行数据而输出，其中包括：

一时钟发生器，产生一时钟输出；

一通路译码器，包括串接的多个译码子电路，各包括一第一移位寄存器、一第二移位寄存器、一反相器以及一与门；于各译码子电路中，上述第一与第二移位寄存器串接，上述反相器用以反相上述第二移位寄存器的输出信号，上述与门的输入端接收上述第一移位寄存器的输出信号以及上述第二移位寄存器反相后的输出信号，且上述第一移位寄存器以其输入端使所属译码子电路与前一级译码子电路串接，且上述第二移位寄存器以其输出端使所属译码子电路与下一级译码子电路串接；其中，第一级译码子电路接收上述串行数据，最后一级译码子电路的与门输出一信号B4R，且其余译码子电路的与门输出上述并行数据；以及

一周期侦测器，接收上述时钟输出、已解调的串行数据以及该信号B4R与上述并行数据，以判断上述已解调的串行数据处于一数据传送时段或一周期结束时段，并且于判断出上述已解调的串行数据处于上述周期结束时段时输出一重设信号重设上述通路译码器的所有移位寄存器。

已解调的串行数据的结构分成数据传输时段及周期结束时段，在数据传输时段中各别数据的周期相近，且皆小于一时间N，周期结束时段则大于时间N。

周期侦测器接收时钟产生器的时钟输出及已解调的串行数据，不断观察各别数据的周期，若周期小于时间N，则判定数据仍在传输中；若久无信号，且观察到周期等于时间N，确知进入周期结束时段，于是产生一重设信号重设通路译码器，重新开始新一周期的串行数据传送。

其中该周期侦测器包含一计数器清理电路、一侦测周期结束时段电路及一计数器。

附图说明

图1为一般串行数据译码器的示意图。

图2为一般串行数据译码器的相关波形示意图。

图3为本发明串行数据译码器的电路方块图。

图4为本发明对于串行数据的安排与控制示意图。

图5为本发明串行数据译码器的电路图。

图6为本发明串行数据译码器的相关波形示意图。

具体实施方式

请参考图3，为本发明串行数据译码器的电路方块图，其中包含时钟发生器31、周期侦测器32、通路译码器33。已解调的串行数据A由左边输入通路译码器33，并由时钟发生器31、周期侦测器32侦测周期而往复式地将串行数据转成并行数据CH1、CH2、CH3、CH4等而输出。

请参阅图4，图4示出了本发明对于串行数据的安排与控制，与先前技术不同之处为没有电容器的设计，因此没有充放电波形。图4中A信号CH1、CH2、CH3、CH4、......以串行的形态表现，CH1、CH2、CH3、CH4、......信号各自的周期T相近，且皆小于一时间N，此时间N是用来观察是否到了周期结束时段(Frame ending)。若在CH1、CH2、CH3、CH4、......信号期间，观察出各别周期T小于时间N，因此判定数据仍在传输中；若久无信号，且观察到周期T等于时间N，此时就是周期结束时段(Frame ending)，于是产生一重设信号R重新开始新一回合的串行式传送。

图5为本发明串行数据译码器的电路图，已解调的A信号自接收器1输出端输入周期侦测器32、通路译码器33。

通路译码器33包含六个移位寄存器(shift register)331、332、333、334、335、336。解调的A信号输入通路译码器33后，将连续两个移位寄存器的输出取出，经过一反相器及一与门(AND gate)可以取出CH1、CH2、CH3、CH4等信号，如图5所示。移位寄存器335、336的输出经过一反相器及一与门(AND gate)后可以取出周期结束时段(Frame ending)中在重设信号R之前的时段B4R。位移缓存器331、332、333、334、335的输出Q5、Q6、Q7、Q8、Q9波形及CH1、CH2、CH3、CH4、B4R波形，如图6所示。

周期侦测器32中包含三部分：计数器清理电路321、侦测周期结束时段电路322及计数器323。

侦测周期结束时段电路322由一或门3221和一与门3222组成，如图所示那样地连接。通路译码器33的输出CH1、CH2、CH3、CH4等信号及时段B4R共同送入或门3221，因此在CH1、CH2、CH3、CH4等信号及时段B4R期间，时钟发生器31的时钟输出输入计数器323；但若在重设信号R出现后，时钟发生器31的时钟输出就不能输入计数器323，因为此时CH1、CH2、CH3、CH4等信号及时段B4R皆为零(请见图6)，使或门3221为零输出，与门3222也是零输出。

计数器323则接收时钟发生器31的时钟输出而计算时间。计数器323包含几个“除2触发器”3231、3232、3233、3234、3235、3236，其个数视图4中所示的时间N而定，其接法如图5所示。其中除2触发器3235、3236的输出被引出送入一与门3238，然后经过D型触发器3237、反相器3239、与非门(NAND gate)3240，产生一重设信号R送入通路译码器33的六个移位寄存器331、332、333、334、335、336的重设端(CLR)。当计数器323发现时间N出现，表示进入周期结束时段(Frame ending)的B4R时段，除2触发器3235、3236产生输出，经与门3238等而产生重设信号R。重设信号R使通路译码器33的六个移位寄存器331、332、333、334、335、336被重设，等待下一周期的串行数据输入。

计数器清理电路321则包含两个D型触发器3211、3212及一反相器3213，目的在于利用A信号CH1、CH2、CH3、CH4等产生清理信号，使触发器3231、3232、3233、3234、3235、3236、3237被重设。D型触发器3211、3212的输出QA、QB波形及反相器3213的输出CLR CH波形，如图6所示。

本发明的精神与保护范围取决于后面所附的权利要求书，不限于上述实施例。

Claims

1.一种可集成化的串行数据译码器，不含电容器，用以将已解调的串行数据转成多个并行数据而输出，其中包括：

一时钟发生器，产生一时钟输出；

2.如权利要求1的可集成化的串行数据译码器，其中该周期侦测器包括：

一计数器；

一计数器清理电路，接收上述已解调的串行数据，并且输出一信号CLR_CH，该信号CLR_CH于上述已解调的串行数据所传送的多个数据的起始处、以及上述已解调的串行数据的上述周期结束时段的起始处致能；以及

一侦测周期结束时段电路，于上述信号B4R与上述并行数据中任一信号为致能期间传送上述时钟输出至上述计数器，并且于其余时间停止传送上述时钟输出至上述计数器，

其中，该计数器更接收上述信号CLR_CH以计数其每次致能的间隔，并在计数结果大于时间N时输出上述重设信号。

3.如权利要求2的可集成化的串行数据译码器，其中该侦测周期结束时段电路由一或门和一与门组成，其中，或门接收上述并行数据及信号B4R且与门接收或门的输出信号与上述时钟输出。

4.如权利要求2的可集成化的串行数据译码器，其中该计数器包含串接的多个除2触发器、一与门、一D型触发器、一反相器以及一与非门，上述除2触发器的个数视时间N而定，其中最后两个除2触发器的输出被引出而送入上述与门，上述与门的输出耦接上述与非门的一第一输入端、并且更经上述D型触发器与上述反相器处理后输入上述与非门的一第二输入端，上述重设信号产生于上述与非门的输出端。

5.如权利要求2的可集成化的串行数据译码器，其中该计数器清理电路包含一第一D型触发器、一第二D型触发器、及一反相器，上述第一D型触发器接收上述已解调的串行数据并且输出信号至上述第二D型触发器，上述反相器接收上述第二D型触发器的输出以产生上述信号CLR_CH。

6.如权利要求4的可集成化的串行数据译码器，其中上述计数器的第一个上述除2触发器接收上述侦测周期结束时段电路的输出端信号，且上述计数器的D型触发器与其中所有除2触发器由上述信号CLR_CH重设。