CN100525108C - 可设定值计数器及其测试方法 - Google Patents
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Abstract
一种可设定值计数器的测试方法，应用于一包含n个具有m位元的次级计数器电路的一可设定值计数器，其中该等次级计数器电路是以串联方式连接，该测试方法包括步骤如下：设定该等次级计数器电路的最低k个位元为不同初始值；进入一测试模式，并输入(2m)个计数时脉以检测该可设定值计数器；设定该等次级计数器电路的m位元；以及进入一计数模式，陆续输入2个计数时脉并逐次检测该可设定值计数器。
Description
(1)技术领域
本发明是一种可设定值计数器的测试方法，尤指一种具低测试成本但有高测试涵盖率的可设定值计数器测试方法。
(2)背景技术
如果想要完整测试一般的计数器，例如一个具有十六位元长度的计数器，在无法设定其值的情形下，需要二的十六次方(65536)个时脉信号，造成测试时间的冗长及没效率；外加可测试电路，虽可缩短测试时间，但测试方法上若没有完善的规划，测试条件所能够找出的电路错误可能会产生盲点。
次级计数器用脉动计数器(ripple counter)的架构是最低成本的方式，每个次级计数器在以脉动进位(carry-ripple)的方式进位至下一次级计数器，但是每一次级计数器的计数位元不能太长，因为脉动计数如果位元太长，相对地会造成进位传递延迟(carry propagation delay)太大而影响效能。在每一次级计数器会参考前一级的计数值当进位位元，所以当每组次级计数器仅有前一级次级计数器的计数和进位位元的延迟，而不会有累积延迟的效应，可保持计数器于一定的效能，又能兼顾面积成本。当需考量更高效能时，次级计数器也可采用超前进位(carry-lookahead)的架构，但面积成本较高，可依据成本考量决定计数位元长度。在各个次级计数器加入可测试电路，虽能够缩短测试时间，但却无法判定计数值数据线短路相接的这类错误分析，使测试涵盖率因之受限。
(3)发明内容
本发明的第一目的在于提供一种可设定值计数器的测试方法，应用于一包括n个次级计数器电路的一可设定值计数器，其中该等次级计数器电路包括n个进位位元逻辑电路、(n-1)个测试信号电路以及m×n个输出计数数据线，并以串联方式连接，该测试方法包括步骤如下：(a)设定该等次级计数器电路的最低k个位元为不同初始值之一组合，并进入一测试模式；(b)输入2m个计数时脉，并逐次判断该等次级计数器电路的个别计数值是否均符合相对应的预期值；(c1)如步骤(b)的比较结果均为符合，则可判定该等次级计数器电路及该等输出计数数据线为正确，设定该等计数器电路的全部位元为1，使其进入一计数模式，续接步骤(d)；(c2)如步骤(b)的任一比较结果不符合，进行一对应的侦错分析并结束；(d)设定各位元初值为1并进入计数模式，继续输入一个计数时脉，并判断该可设定值计数器的一计数值是否为0；(e1)如步骤(d)的比较结果为0，继续停留在该计数模式，并续接步骤(f)；(e2)如步骤(d)的比较结果非为0，则可判定错误产生于该等进位位元逻辑电路或该等测试信号电路并结束；(f)继续输入一个计数时脉，并判断该可设定值计数器之一计数值是否为1；(g1)如步骤(f)的比较结果为1，则可判定该可设定值计数器为正确；以及(g2)如步骤(f)的比较结果非为1，则可判定错误产生于该等测试信号电路。
依据本发明之构想，n为一正整数，该等次级计数器电路皆具有m位元，m为一正整数且不小于log2n，该可设定值计数器系具有m x n个位元，k为不小于log2n之最小正整数。
依据本发明的目的，该等次级计数器电路具有(m)个重置输入端以接收(m)个重置信号。
依据本发明的目的，该等次级计数器电路具有(m)个设定输入端以接收(m)个设定信号。
依据本发明的目的，在该等次级计数器电路中除为首的该次级计数器电路之外、介于每一次级计数器电路及一前一级次级计数器电路间皆具有一测试模组，该测试模组具有二输入端以及一输出端，该等输入端是用来分别接收该前一级次级计数器电路的一计数溢位信号以及一测试信号，该输出端是根据该计数溢位信号以及该测试信号之一＂或＂(OR)逻辑运算以输出一进位位元信号。
依据本发明的目的，完成该测试方法的一周期需2m+2个计数时脉。
依据本发明的目的，该等次级计数器电路具有一脉动计数器(ripple counter)或一超前进位(carry-look ahead)的架构。
依据本发明的目的，该等次级计数器电路具有一时脉输入端，以并联方式接收一计数时脉。
本发明的第二目的在于提供一种可设定值计数器的测试方法，应用于一包含n个具有m位元的次级计数器电路的一可设定值计数器，其中该等次级计数器电路系串以串联方式连接，该测试方法包括步骤如下：设定该等次级计数器电路的最低k个位元为不同初始值；进入一测试模式，并输入2m个计数时脉以检测该可设定值计数器；设定该等次级计数器电路的m位元；以及进入一计数模式，陆续输入2个计数时脉并逐次检测该可设定值计数器。
依据本发明的目的，n为一正整数，m为一正整数且不小于log2n，该可设定值计数器具有m x n个位元，k为一不小于log2n的最小正整数。
依据本发明的目的，该等次级计数器电路具有一脉动计数器(ripple counter)或一超前进位(carry-look ahead)的架构。
本发明的第三目的在于提供一种可设定值计数器，包括n个次级计数器电路；该等次级计数器电路包括n个进位位元逻辑电路、(n-1)个测试信号电路以及n个输出计数数据线；其中该等次级计数器电路以串联方式连接，该等次级计数器电路的最低k个位元可被设定为不同的初始值，并在一测试模式下输入2m个计数时脉以及在一计数模式下输入2个计数时脉以分别检测该等次级计数器电路。
依据本发明的目的，n为一正整数，该等次级计数器电路皆具有m位元，m为一正整数且不小于log2n，该可设定值计数器具有m x n个位元，以及k为一不小于log2n的最小正整数。
依据本发明的目的，该等次级计数器电路具有m个重置输入端以接收m个重置信号。
依据本发明的目的，该等次级计数器电路具有m个设定输入端以接收m个设定信号。
依据本发明的目的，在该等次级计数器电路中除为首的该次级计数器电路之外、介于每一次级计数器电路及一前一级次级计数器电路间皆具有一测试模组，该测试模组具有二输入端以及一输出端，该等输入端用来分别接收该前一级次级计数器电路的一计数溢位信号以及一测试信号，该输出端是根据该计数溢位信号以及该测试信号之一＂或＂(OR)逻辑运算以输出一进位位元信号。
依据本发明的目的，该等次级计数器电路具有一脉动计数器(ripple counter)或一超前进位(carry-look ahead)的架构。
依据本发明的目的，该等次级计数器电路具有一时脉输入端，以并联方式接收一计数时脉。
本发明的功效与目的，可藉由下列实施例与图示说明，有更深入的了解。
(4)附图说明
图1是本发明实施例中可设定值计数器的测试方法的流程图；以及
图2是本发明实施例中可设定值计数器的示意图。
(5)具体实施方式
本发明为可设定值计数器的测试方法，此计数器内部架构根据不同的效能要求，可划分不同级数和架构的次级计数器，目的是在效能和制造成本间取得平衡点，并且由设定起始计数值的方式，提高测试涵盖率。
本发明在具有n个次级电路，且每个次级电路为m个位元的定值可测试计数器(m须大于或等于log2n)皆可适用；当进入测试模式时，设定各次级计数器初值的最低log2n位元为不同值，一旦开始计数则各次级计数器平行同步地计数，共计数2m个计数时脉，当计数结果符合预期值，则可判定计数值数据线连线和各次级计数器电路为正确，否则要做侦错分析以确认错误的电路区块。
以上所述设定初值的选择须遵循以上法则：“各次级计数器初值的最低log2n位元为不同值”；高于log2n的次级计数器位元可为任意值。因为在计数2m个计数时脉间，各次级计数器的每个位元皆经历所有状况的变化组合，若有计数输出数据线接错或短路，可因此检查出来。
请参阅图1，其为本发明实施例中可设定值计数器的测试方法的流程图；其执行步骤执行如下：(a)首先设定特定初始值，且进入测试模式，输入计数时脉，同时观察每个计数时脉的计数值变化是否为预期值；(b)若正确，则再次设定所有计数位元之初始值为1，且在一般模式下，再输入1个计数时脉，此时计数值应为0；(c)若正确，再输入1个计数时脉，此时计数值应为1。
依据电路功能划分，有四个可能发生错误的电路区块，分别为(I)次级计数器电路；(II)进位位元逻辑电路；(III)测试信号电路；以及(IV)输出计数值数据线；如在步骤(a)中发现错误，则以上电路皆有可能为产生错误的区块，可再由设定不同初值的组合来分析是否为(IV)输出计数值数据线的错误；若步骤(a)无误，但步骤(b)发现错误，则可能是(II)进位位元逻辑电路或(III)测试信号电路有错误；若步骤(a)及(b)皆正确，但在步骤(c)中发现错误，则可能是(III)测试信号电路有错误(例如，进位永远为1)。
请参阅图2，其为本发明实施例中可设定值计数器的示意图，其中次级计数器(SC0、SC1、SC2、SC3)是串接在一起，每个次级计数器(SC0、SC1、SC2、SC3)依据效能需求，为具有一定位元长度的计数器(本例是四个位元，脉动计数器或一超前进位的架构)，所以是四(n)个四(m)位元的次级计数器串接成十六位元的计数器(m大于或等于log2n)，且每个计数位元皆有设定(SET)和重置(RESET)信号。本实施例中的计数方式采每个次级计数器(SC0、SC1、SC2、SC3)间的进位位元(CA0、CA1、CA2、CA3)系参考前一级的计数结果(脉动进位(Carry-Ripple)的方式)，CA固定为1。当前一级次级计数器(SC0、SC1、SC2)溢位时，设定下一级次级计数器(SC1、SC2、SC3)的进位位元为1，在下一个计数时脉(CLK)输入时，下一级次级计数器(SC1、SC2、SC3)加一。
至于本实施例的测试方式，为考虑易测试性，则可参考台湾专利公告第00176735号“易测试的高速数位计数器”，当设定测试模式信号TM为1进入一测试模式时，强制各次级计数器(SC0、SC1、SC2、SC3)的进位位元(CA0、CA1、CA2、CA3)为1，如此各次级计数器的(SC0、SC1、SC2、SC3)测试可平行的进行。
在测试模式下，若各次级计数器(SC0、SC1、SC2、SC3)的位元数相同，且初始设定值也一致时，各次级计数器的计算结果，在每个测试的计数周期应该会相同，但也有可能因此无法观察出计数输出数据线(D0、D1、D2、D3)接错或短路的错误，例如当SC1的D1和SC2的D2短路接在一起，以上的方式就检查不出来。
本发明利用可设定值计数器的特性，可克服以上的缺失。以上例作说明，因为有四个次级计数器(SC0、SC1、SC2、SC3)，所以各次级计数器(SC0、SC1、SC2、SC3)的初值最低二个位元须为不同值，例如设定SC0＝0000/B、SC1＝0001/B、SC2＝0010/B、SC3＝0011/B，如此才能确保各次级计数器(SC0、SC1、SC2、SC3)内的计数值在不同时间点进位，当每个次级计数器(SC0、SC1、SC2、SC3)都能依序计数正确，即能排除无法观察到计数数据线(D0、D1、D2、D3)互相之间有接错的问题。同理，若有五个次级计数器(SC0、SC1、SC2、SC3、SC4)，则要设定各次级计数器(SC0、SC1、SC2、SC3、SC4)的初值最低三个位元为不同值。
可设定值计数器1的测试流程如下：
(a)首先设定可设定值计数器1的16位元的初始值为3210H，且设定测试模式信号TM为1以进入测试模式，接着再输入16个计数时脉(CLK)，同时观察每个计数时脉数(CLK)输入后的计数值变化是否如同预定值；
(b)若正确，则再次设定16位元初始值为FFFFH，且设定测试模式信号TM为0以恢复计数模式，接着再输入1个计数时脉(CLK)，此时计数值应为0000H；
(c)若正确，接着再输入1个计数时脉(CLK)，此时计数值应为0001H。
如前所述，依据电路功能划分，有四个可能发生错误的电路区块，分别为(1)次级计数器电路(SC0，SC1，SC2，SC3的计数电路)；(2)进位位元逻辑电路(CA0、CA1、CA2、CA3)；(3)测试信号电路(包括测试区块3及测试信号线TM)，测试区块系根据测试信号及次级计数器电路的溢位信号2的″或″(OR)逻辑运算以输出一进位位元信号(CA0、CA1、CA2、CA3)；以及(4)输出计数值数据线(D0、D1、D2、D3)。
若在步骤(a)发现错误，则以上电路皆有可能错误，可再由设定不同初值的组合分析是否是输出计数数据线(D0、D1、D2、D3)的错误；若步骤(a)为正确，但步骤(b)发现错误，则可能是进位位元逻辑电路(CA0、CA1、CA2、CA3)或测试信号电路有错误；若步骤(a)、(b)为正确，但步骤(c)发现错误，则可能是测试信号电路有错误(例如，进位永远为1)。
所以依据此方式测试以上十六位元的可设定值计数器1，须(2的4次方+2)个计数时脉(CLK)即能完成，且能检查出计数数据线(D0、D1、D2、D3)的接线错误，提高测试的涵盖率。
综上所述，本发明可设定值计数器的测试方法，因可设定其次级计数器的初始值，较传统不可设定值计数器大幅地缩短测试所需的时间，同时亦可无遗漏地区隔出错电路的所在(包括计数数据线的接线错误)，提升测试的涵盖率。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。
Claims (11)
1.一种可设定值计数器的测试方法，应用于一包括n个次级计数器电路的一可设定值计数器，其中该n个次级计数器电路包括n个进位位元逻辑电路、n-1个测试信号电路以及m×n个输出计数数据线，并以串联方式连接，其中n为一正整数，m为一正整数且不小于log2n，该测试方法包括步骤如下：
(a)设定该n个次级计数器电路的最低k个位元为不同初始值的一组合，k为不小于log2n的一最小正整数，并进入一测试模式；
(b)输入2m个计数时钟脉冲，并逐次判断该n个次级计数器电路的个别计数值是否均符合相对应的预期值；
(c1)如步骤(b)的比较结果均为符合，则可判定该n个次级计数器电路及该m×n个输出计数数据线为正确，设定该n个次级计数器电路的全部位元为1，使其进入一计数模式，续接步骤(d)；
(c2)如步骤(b)的任一比较结果不符合，进行一对应的侦错分析并结束；
(d)继续输入一个计数时钟脉冲，并判断该可设定值计数器的一计数值是否为0；
(e1)如步骤(d)的比较结果为0，继续停留在该计数模式，并续接步骤(f)；
(e2)如步骤(d)的比较结果为非0，则可判定错误产生于该n个进位位元逻辑电路或该n-1个测试信号电路并结束；
(f)继续输入一个计数时钟脉冲，并判断该可设定值计数器的一计数值是否为1；
(g1)如步骤(f)的比较结果为1，则可判定该可设定值计数器为正确；以及
(g2)如步骤(f)的比较结果为非1，则可判定错误产生于该n-1个测试信号电路。
2.如权利要求1所述的可设定值计数器的测试方法，其特征在于：该n个次级计数器电路皆具有m位元，该可设定值计数器是具有m×n个位元。
3.如权利要求2所述的可设定值计数器的测试方法，其特征在于：该n个次级计数器电路具有m个重置输入端以接收m个重置信号。
4.如权利要求2所述的可设定值计数器的测试方法，其特征在于：该n个次级计数器电路具有m个设定输入端以接收m个设定信号。
5.如权利要求2所述的可设定值计数器的测试方法，在该n个次级计数器电路中除为首的次级计数器电路之外、介于每一次级计数器电路及一前一级次级计数器电路间皆具有一测试模组，该测试模组具有二输入端以及一输出端，该二输入端是用来分别接收该前一级次级计数器电路的一计数溢位信号以及一测试信号，该输出端是根据该计数溢位信号以及该测试信号的一＂或＂逻辑运算以输出一进位位元信号。
6.如权利要求2所述的可设定值计数器的测试方法，其特征在于：完成该测试方法的一周期需2m+2个计数时钟脉冲。
7.如权利要求1所述的可设定值计数器的测试方法，其特征在于：该n个次级计数器电路具有一脉动计数器或一超前进位的架构。
8.如权利要求1所述的可设定值计数器的测试方法，其特征在于：该n个次级计数器电路具有一时钟脉冲输入端，以并联方式接收一计数时钟脉冲。
9.一种可设定值计数器的测试方法，应用于一包含n个具有m位元的次级计数器电路的一可设定值计数器，其中该n个具有m位元的次级计数器电路是以串联方式连接，n为一正整数，m为一正整数且不小于log2n，该测试方法包括步骤如下：
设定该n个次级计数器电路的最低k个位元为不同初始值，k为一不小于log2n的一最小正整数；
进入一测试模式，并输入2m个计数时钟脉冲以检测该可设定值计数器；
设定该n个次级计数器电路具有m位元；以及
进入一计数模式，陆续输入2个计数时钟脉冲并逐次检测该可设定值计数器。
10.如权利要求9所述的可设定值计数器的测试方法，其中该可设定值计数器具有m×n个位元。
11.一种可设定值计数器，包括n个次级计数器电路；该n个次级计数器电路包括：
n个进位位元逻辑电路；
n-1个测试信号电路；以及
n×m个输出计数数据线；
其中该n个次级计数器电路是以串联方式连接，n为一正整数，该n个次级计数器电路皆具有m位元，m为一正整数且不小于log2n，该可设定值计数器具有m×n个位元，该n个次级计数器电路的最低k个位元可被设定为不同的初始值，k为不小于log2n的一最小正整数，并在一测试模式下输入2m个计数时钟脉冲以及在一计数模式下输入2个计数时钟脉冲以分别检测该n个次级计数器电路。
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