KR20060132213A - 위상고정루프와 위상고정루프에서의 위상 검출방법 및 그를이용하는 수신기 - Google Patents

위상고정루프와 위상고정루프에서의 위상 검출방법 및 그를이용하는 수신기 Download PDF

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Abstract

본 발명은 위상고정루프의 위상 검출 동작시 획득 상태(Acquisition state)에서의 수렴 성능을 향상시키면서도 정상 상태(Active state)에서의 낮은 신호대잡음비 환경하에서의 성능 열화를 방지할 수 있는 위상고정루프와 위상고정루프에서의 위상 검출방법 및 그를 이용하는 수신기를 제공하기 위한 것으로, 이를 위해 본 발명은, 임의의 임계값과 입력신호를 비교하여 구간을 설정하고, 설정된 구간별로 각기 다른 출력 파형을 갖는 오차 신호를 출력하기 위한 위상 검출부; 상기 오차 신호를 입력받아 루프 필터링을 실시하기 위한 루프 필터; 및 루프 필터링된 오차 신호에 따라 원하는 주파수의 신호를 발진하고, 피드백 루프를 통해 위상 검출부에 발진된 신호를 제공하기 위한 발진부를 포함하는 위상고정루프 회로를 제공한다.
또한, 본 발명은 실수부와 허수부를 갖는 중간 주파수의 디지털 신호인 입력신호와 위상고정루프를 통해 피드백된 신호를 곱셈하여 곱신호를 생성하는 단계; 상기 곱신호의 실수부와 임계값의 크기를 비교하는 단계; 상기 실수부의 값이 상기 임계값보다 큼에 따라 허수부의 신호를 실수부의 신호와 결합하여 오차 신호로 판정하는 단계; 상기 오차 신호를 루프 필터링하는 단계; 상기 루프 필터링된 오차 신호에 따라 발진 주파수를 출력하는 단계; 및 상기 발진 주파수를 피드백시키는 단계를 포함하는 디지털 위상고정 방법을 제공한다.
또한, 본 발명은 상기한 위상고정루프를 포함하는 수신기를 제공한다.
위상고정루프(PLL), 위상 검출부, 오차 신호 생성부, 루프 필터, 수신기.

Description

위상고정루프와 위상고정루프에서의 위상 검출방법 및 그를 이용하는 수신기{PHASE LOCKED LOOP AND PHASE DETECTING METHOD IN THE SAME AND RECEIVER USING THE SAME}
도 1은 제1종래기술에 따른 PLL 회로를 개략적으로 도시한 블록 구성도.
도 2는 제2종래기술에 따른 PLL 회로를 개략적으로 도시한 블록 구성도.
도 3은 제1종래기술에서의 오차 신호 검출 방식을 설명하기 위한 도면.
도 4은 제2종래기술에서의 오차 신호 검출 방식을 설명하기 위한 도면.
도 5는 오차 신호에 따른 위상 검출부의 출력 파형을 도시한 도면.
도 6은 본 발명에서 사용하는 PLL을 위한 위상 검출부의 출력 파형을 도시한 도면.
도 7은 상기한 알고리즘으로 동작하는 본 발명의 PLL 회로를 도시한 블록 구성도.
도 8은 도 7에 도시된 오차 신호 생성부를 구현한 일예를 도시한 상세 블록 구성도.
도 9 및 도 10은 시간에 따른 잔류 위상 오프셋의 변화를 통해 도시한 컨버젼스 곡선.
도 11은 본 발명의 제1실시예에 따라 PLL이 적용된 수신기를 도시한 블록 구성도.
도 12는 본 발명의 제1실시예에 따라 PLL이 적용된 수신기를 도시한 블록 구성도.
도 13은 본 발명의 제3실시예에 따라 시간 보상을 위한 PLL이 적용된 수신기를 도시한 블록 구성도.
도 14는 상술한 본 발명의 위상 검출 방법을 도식화한 플로우챠트.
* 도면의 주요부분에 대한 부호의 설명 *
701 : 위상 검출부 702 : 루프 필터
703 : 발진부 711 : 곱셈기
712 : 오차 신호 생성부
본 발명은 캐리어 신호의 위상 회복을 위한 장치 및 방법에 관한 것으로, 특히 위상고정루프 및 위상고정루프에서의 위상 검출 방법과 그를 이용하는 수신기에 관한 것이다.
디지털 클럭을 이용하는 디지털 신호 전송에 있어서 입력되는 신호가 '0'인 지 '1'인지 명확히 구분하려면, 적어도 '1'과 '0'을 판별해야 하는 영역(Range)을 먼저 정확히 정의해야 한다. 이것은 결국 하나 하나의 클럭이 시작되고 끝나는 지점을 명확히 알아야 한다는 것을 의미한다. 하지만, 무선 혹은 유선상으로 신호를 보내면 신호 경로에 따라 신호 지연이 생기고, 이로 인해 위상이 변하기 때문에 수신측에서 보기엔 어느 지점(Point)을 시작과 끝점으로 '0'과 '1'을 판단해야 하는 것인지 모호하게 된다.
이러한 문제점을 해결하기 위해서는 클럭의 시작과 끝을 정확히 맞추어주는, 즉 동기(Synchronization)시켜줄 무엇인가가 필요하며, 이렇게 한 주기의 시작(0°)과 끝(360°)을 맞추어 준다는 것은 들어오는 신호가 어떻게 들어오던 간에 결국 특정 위상점에서 들어오는 것처럼 고정(Lock)하는 것을 의미한다.
이처럼, 동기를 위해 특정 위상점에서 입력신호를 고정하는 역할을 하는 것이 위상고정루프(Phase Locked Loop; 이하 PLL이라 함)이다.
도 1은 제1종래기술에 따른 PLL 회로를 개략적으로 도시한 블록 구성도이다.
도 1을 참조하면, 제1종래기술에 따른 PLL 회로는 입력신호(xn)와 피드백되는 신호(vn)를 이용하여 위상 변위 성분을 추출하기 위한 위상 검출부(101, Phase detecor)와, 위상 검출부(101)를 통해 출력되는 오차 신호(Error signal, en)를 입력받고, 이를 이용하여 발진기의 발진 주파수를 결정하기 위한 루프 필터(102, Loop Filter)와, 루프 필터(102)의 출력에 따라 피드백되는 신호(vn)를 발진하기 위한 발진기(103)를 구비하여 구성된다.
위상 검출부(101)는 입력신호(xn)와 피드백되는 신호(vn)의 위상 차를 검출 하기 위해 두 신호를 곱셈하여 곱신호(cn)를 출력하기 위한 곱셈기(111)와, 곱신호(cn)의 허수 성분의 크기를 오차 신호(en)로 출력하기 위한 허수값 추출부(112)로 이루어진다.
도 3의 (a)는 제1종래기술을 사용하였을 때의 위상 검출부 출력에서의 특성 곡선을 도시한 것이며, 도 3의 (b)는 제1종래기술에서의 오차 신호의 의미를 도시한 것이다.
제1종래기술의 경우, 복소 평면에서 입력신호(xn)에서 피드백되는 신호(vn)로 프로젝션(Projection)했을 경우의 크기 성분(도 3의 (b)에서의 Im())을 오차 신호(en)로 사용한다.
한편, 제1종래기술의 경우 위상 검출부(101)는 사인(Sine) 함수의 특성 곡선을 갖는다. 사인 함수의 특성 곡선을 갖는 위상 검출부(101)는 그 출력이 도 3의 (a)에 도시된 바와 같이 불안정 지점(Unstable point)(B)의 근처에 있는 경우 안정 지점(Stable point)(A)으로 상당 시간 동안 수렴하지 못하는 행-업(Hang-up) 현상이 두드러지게 나타나게 되므로, 수렴(Acquisition) 성능이 저하되는 단점이 있다. 따라서, 제1종래기술의 경우 수렴 시간이 길어질 수 있으므로 빠른 동기 시간을 필요로 하는 경우에는 적용하기 어려운 문제가 있다.
도 2는 제2종래기술에 따른 PLL 회로를 개략적으로 도시한 블록 구성도이다.
도 2를 참조하면, 제2종래기술에 따른 PLL 회로는 입력신호(xn)와 피드백되는 신호(vn)를 이용하여 위상 변위 성분을 추출하기 위한 위상 검출부(201)와, 위상 검출부(201)를 통해 출력되는 오차 신호(en)를 입력받고, 이를 이용하여 발진기 의 발진 주파수를 결정하기 위한 루프 필터(202)와, 루프 필터(202)의 출력에 따라 피드백되는 신호(vn)를 발진하기 위한 발진기(203)를 구비하여 구성된다.
위상 검출부(201)는 입력신호(xn)와 피드백되는 신호(vn)의 위상 차를 검출하기 위해 두 신호를 곱셈하여 곱신호(cn)를 출력하기 위한 곱셈기(211)와, 곱신호(cn)의 허수 성분(Im())을 실수 성분으로 나누기 위한 나눗셈기(212)와, 나눗셈기(212)의 출력을 통해 각도 성분을 추출하기 위해 아크 탄젠트(Arc tangent)를 취해주는 각도 계산부(213)로 이루어진다.
도 4는 제2종래기술에서의 오차 신호 검출 방식을 설명하기 위한 도면이다.
도 4의 (a)는 제2종래기술에서의 의상 검출기의 출력 특성 곡선을 도시한 것이며, 도 4의 (b)는 제2종래기술에서의 오차 신호 추출 방식의 의미를 도면을 통해 나타낸 것이다.
제2종래기술의 경우, 복소 평면에서 입력신호(xn)와 피드백되는 신호(vn) 사이의 각도(q-f)를 추출하고, 이를 오차 신호(en)로 사용한다.
한편, 제2종래기술의 경우 위상 검출부(201)는 톱니파(Saw) 함수의 특성 곡선을 갖는다. 톱니파 함수의 특성 곡선을 갖는 위상 검출부(201)는 그 출력이 도4의 (a)에 도시된 바와 같이 불안정 지점(D)의 근처에 있는 경우, 그 출력 값이 큰 특성을 보이므로 안정 지점(C)으로 수렴하는 시간이 짧아진다. 이로 인해 제1종래기술의 문제점인 행-업 현상은 해결할 수 있으므로, 빠른 수렴 특성을 요구하는 경우에는 적용하기에 용이하다.
그러나, 대부분의 톱니파 함수 형태의 위상 검출부(201)는 복소수 형태의 값 을 입력으로 하여 그 각도를 출력하는 구조이므로, 낮은 신호대잡음비(SNR; Signal to Noise Ratio) 환경 하에서 노이즈 증가(Noise enhancement) 현상으로 인하여 스테디 스테이트(Steady-state) 성능이 저하되는 문제가 있다.
또한, 불안정 지점(D)에 위치할 경우 낮은 신호대잡음비 환경 하에서의 수렴 시간이 오히려 증가될 수 있다.
또한, 나눗셈 및 아크 탄젠트 함수를 구현하기 위해서는 참조 테이블(look-up table)을 사용하여야 하며, 참조 테이블은 비트 수가 증가할 수록 복잡한 하드웨어 연산량을 필요로 하는 단점이 있다.
한편, 낮은 신호대잡음비에서 정상 상태에서의 지터가 증가하는 문제점을 해결하기 위해 루프 게인(Loop gain)을 감소시킬 수 있으나 수렴 시간이 증가하는 문제점이 발생하게 된다.
상기한 바와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 위상고정루프의 위상 검출 동작시 획득 상태에서의 수렴 성능을 향상시키면서도 정상 상태에서의 낮은 신호대잡음비 환경하에서의 성능 열화를 방지할 수 있는 위상고정루프와 위상고정루프에서의 위상 검출방법 및 그를 이용하는 수신기를 제공하는 것을 그 목적으로 한다.
상기한 목적을 달성하기 위해 본 발명은, 임의의 임계값과 입력신호를 비교하여 구간을 설정하고, 설정된 구간별로 각기 다른 출력 파형을 갖는 오차 신호를 출력하기 위한 위상 검출부; 상기 오차 신호를 입력받아 루프 필터링을 실시하기 위한 루프 필터; 및 루프 필터링된 오차 신호에 따라 원하는 주파수의 신호를 발진하고, 피드백 루프를 통해 위상 검출부에 발진된 신호를 제공하기 위한 발진부를 포함하는 위상고정루프 회로를 제공한다.
또한, 상기한 목적을 달성하기 위해 본 발명은, 실수부와 허수부를 갖는 중간 주파수의 디지털 신호인 입력신호와 위상고정루프를 통해 피드백된 신호를 곱셈하여 곱신호를 생성하는 단계; 상기 곱신호의 실수부와 임계값의 크기를 비교하는 단계; 상기 실수부의 값이 상기 임계값보다 큼에 따라 허수부의 신호를 실수부의 신호와 결합하여 오차 신호로 판정하는 단계; 상기 오차 신호를 루프 필터링하는 단계; 상기 루프 필터링된 오차 신호에 따라 발진 주파수를 출력하는 단계; 및 상기 발진 주파수를 피드백시키는 단계를 포함하는 디지털 위상고정 방법을 제공한다.
또한, 상기한 목적을 달성하기 위해 본 발명은, 안테나로부터 RF(Radio Frequency) 신호를 입력받아, 소정의 신호 처리 과정을 통해 중간 주파수 신호를 출력하기 위한 입력부; 상기 중간 주파수 신호를 디지털 신호로 변환하기 위한 아날로그 디지털 변환부; 상기 디지털 신호의 위상 보상을 위한 위상고정루프; 및 상기 위상고정루프의 출력을 이용하여 상기 디지털 신호의 주파수 동기를 맞추기 위한 동기부를 구비하며, 상기 위상고정루프는, 임의의 임계값과 상기 디지털 신호를 비교하여 구간을 설정하고, 설정된 구간별로 각기 다른 출력 파형을 갖는 오차 신호를 출력하고, 오차 신호를 루프 필터링한 다음, 루프 필터링된 오차 신호에 따라 원하는 주파수의 신호를 발진하고, 피드백 루프를 통해 발진된 신호를 피드백시키는 것을 특징으로 하는 수신기를 제공한다.
또한, 상기한 목적을 달성하기 위해 본 발명은, 안테나로부터 RF 신호를 입력받아, 소정의 신호 처리 과정을 통해 중간 주파수 신호를 출력하기 위한 입력부; 상기 중간 주파수 신호를 디지털 신호로 변환하기 위한 아날로그 디지털 변환부; 및 상기 입력부를 통해 아날로그 신호의 위상 보상을 위한 위상고정루프를 구비하며, 상기 위상고정루프는, 임의의 임계값과 상기 디지털 신호를 비교하여 구간을 설정하고, 설정된 구간별로 각기 다른 출력 파형을 갖는 오차 신호를 출력하고, 오차 신호를 루프 필터링한 다음, 루프 필터링된 오차 신호에 따라 원하는 주파수의 신호를 발진하고, 피드백 루프를 통해 발진된 신호를 피드백시키는 것을 특징으로 하는 수신기를 제공한다.
또한, 상기한 목적을 달성하기 위해 본 발명은, 안테나로부터 RF 신호를 입력받아, 소정의 신호 처리 과정을 통해 중간 주파수 신호를 출력하기 위한 입력부; 상기 중간 주파수 신호를 디지털 신호로 변환하기 위한 아날로그 디지털 변환부; 상기 디지털 신호의 시간 보상을 위한 위상고정루프; 및 상기 위상고정루프의 출력을 이용하여 상기 디지털 신호의 시간 동기를 맞추기 위한 샘플러를 구비하며, 상기 위상고정루프는, 임의의 임계값과 상기 디지털 신호를 비교하여 구간을 설정하고, 설정된 구간별로 각기 다른 출력 파형을 갖는 오차 신호를 출력하고, 오차 신 호를 루프 필터링한 다음, 루프 필터링된 오차 신호에 따라 원하는 주파수의 신호를 발진하고, 피드백 루프를 통해 발진된 신호를 피드백시키는 것을 특징으로 하는 수신기를 제공한다.
본 발명에서는 안정 지점 근방에서는 사인 형태의 특성 곡선을 가지는 위상 검출부를 사용하여 스테디 스테이트에서의 성능을 유지시키면서도 불안정지점 근방에서는 톱니파에 가까운 형태로 변형된 특성 곡선을 가지는 위상 검출부 구조를 사용함으로써 행-업 현상을 줄이고 수렴 시간을 감소시킨다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
본 발명에서 제공하는 PLL의 동작을 기술하기 위하여, 본 발명이 적용되어 위상 오프셋을 보상하는 장치를 실시예로 하여 설명하도록 한다. 수신기에서 디지털 신호로 변환된 수신 입력신호(xn)는 하기의 수학식1과 같이 표시할 수 있다.
xn = anexp(j2πθn) + wn
여기서, an은 입력신호의 크기를 나타내고, wn은 해당 채널에 포함된 노이즈 성분을 나타내며, θn은 송수신기간 진동자의 차이와 채널 등애 의해서 추가되는 위상 오프셋을 나타낸다. 위상 오프셋 θn을 보상하기 위하여 수신기에서는 υn = exp(j2πφn)로 나타내어지는 위상 보정 신호를 국부 발진기NCO(Numerical Controlled Oscillator)로 부터 출력한다. 수신 신호 xn과 위상 보정 신호 υn을 공하여 위상 보정된 신호는 하기의 수학식2와 같이 표시된다.
cn = xn ㆍυn
본 발명에서는 위상 겸출부에서 사용하는 특성 곡선을 변형한다.
도 5는 오차 신호에 따른 위상 검출부의 출력 파형을 도시한 도면이며, 도 6은 본 발명에서 사용하는 PLL을 위한 위상 검출부의 출력 파형을 도시한 도면이다.
도 5에 도시된 바와 같이 사인파(Sine)와 코사인파(Cos)가 도시되어 있는 바, 사인파(Sine)는 cn의 허수부에 해당하는 신호이며, 코사인파(Cos)는 사인파와 π/2의 위상차를 갖는 cn의 실수부에 해당하는 신호이다.
본 발명에서 제공하기를 원하는 위상 검출부의 신호를 얻기 위해 먼저, 임의의 임계값(TH, Threshold)을 정한 후, 코사인파(Cos)인 실수부의 값(Re(cn))이 임계값(TH) 보다 큰 구간과 작은 구간을 분류한 다음, 임계값(TH)보다 작은 구간은 다시 사인파(Sine)인 허수부의 값(Im(cn))이 '0' 보다 큰 구간과 작은 구간으로 나눈다.
한편, 여기서는 임계값(TH)을 '0'으로 지정하였으나, 임계값(TH) 은 일정 범위로 확장이 가능하다.
즉, 임계값(TH)을 높이면 사인파의 구간이 넓어져 획득 상태 구간이 넓은 경우에 적합하고, 임계값(TH)을 낮추면 사인파의 구간이 짧아지고 톱니파에 가까운 부분이 넓어져 획득 상태 구간이 좁은 경우에 적합하게 된다.
실수부의 값(Re(cn))이 임계값(TH) 보다 큰 구간은 'F'로 나타내고, 실수부의 값(Re(cn))이 임계값(TH) 보다 작고 허수부의 값(Im(cn))이 '0' 보다 작은 구간은 'E'로 나타내며, 실수부의 값(Re(cn))이 임계값(TH) 보다 작고 허수부의 값(Im(cn))이 '0' 보다 큰 구간은 'G'로 나타낸다.
도 5에 도시된 바와 같이 구간 분리가 완료되면, 도 6에 도시된 바와 같이 다음과 같은 과정을 거치게 된다.
'F' 구간에서는 사인파(Sine)인 허수부의 값(Im(cn))을 취하고, 'E' 구간에서는 사인파(Sine)인 허수부의 값(Im(cn))과 코사인파(Cos)인 실수부의 값(Re(cn))을 더한 값을 취한다. 'G' 구간에서는 사인파(Sine)인 허수부의 값(Im(cn))에서 코사인파(Cos)인 실수부의 값(Re(cn))을 뺀 값을 취한다.
따라서, 'F' 구간과 같이 위상 오차가 작은 경우 위상 검출기 출력의 특성 공선은 사인 함수의 형태를 보이며, 'E' 및 'G'의 구간과 같이 위상 오차가 큰 경우는 위상 검출기 출력의 특성 곡선이 톱니파와 유사한 형태를 보이게 된다.
상기한 도 6의 출력 파형(오차 신호)을 얻는 알고리즘은 C언어의 형태로 표시하면 다음과 같다.
if (Re[cn]≥TH){
en = Im[cn];
}
else{
if(Im[cn]≥0)
en = Im[cn]-Re[cn ];
else
en = Im[cn] + Re[cn];
}
도 7은 상기한 알고리즘으로 동작하는 본 발명의 PLL 회로를 도시한 블록 구성도이다.
도 7을 참조하면, 본 발명의 PLL 회로는 임의의 임계값과 입력신호를 비교하여 구간을 설정하고, 설정된 구간별로 각기 다른 출력 파형을 갖는 오차 신호를 출력하기 위한 위상 검출부(701)와, 오차 신호를 입력받아 루프 필터링을 실시하기 위한 루프 필터(702)와, 루프 필터링된 오차 신호에 따라 원하는 주파수의 신호를 발진하고, 피드백 루프를 통해 위상 검출부에 발진된 신호를 제공하기 위한 발진부(703)를 구비하여 구성된다.
입력신호는 실수부와 허수부를 갖는 중간 주파수(IF)의 디지털 신호이다. 위상 검출부(701)는 임계값과 입력신호의 실수부의 값의 크기를 비교하고 실수부의 값이 임계값 보다 클 경우에는 허수부의 값을 출력하고, 실수부의 값이 임계값 보다 작을 경우에는 허수부의 값을 '0' 보다 큰 경우와 '0' 보다 작은 경우로 구분한다. 허수부의 값이 '0' 보다 큰 경우에는 실수부에서 허수부를 뺀 값을 오차 신호로 하고, 허수부의 값이 '0' 보다 작은 경우에는 허수부와 실수부를 더한 값을 오차 신호로 한다.
위상 검출부(701)는 입력신호(xn)와 피드백되는 신호(vn)의 위상 차를 검출하기 위해 두 신호를 곱셈하여 곱신호(cn)를 출력하기 위한 곱셈기(711)와, 곱신호(cn)를 이용하여 구간 별로 다른 값을 갖는 오차 신호를 출력하는 오차 신호 생성부(712)로 이루어진다.
발진부(703)는 디지털 동작을 위한 수치 제어 발진기(NCO) 또는 아날로그 동작을 위한 전압 제어 발진기(Voltage Cntrolled Oscillator; 이하 VCO라 함) 등을 포함한다.
도 8은 도 7에 도시된 오차 신호 생성부(712)를 구현한 일예를 도시한 상세 블록 구성도이다.
도 8을 참조하면, 오차 신호 생성부(712)는 곱신호(cn)를 입력받아 실수값을 추출하는 실수값 추출부(801)와, 곱신호(cn)를 입력받아 허수값을 추출하는 허수값 추출부(802)와, 실수값과 허수값을 연산하여 복수의 연산 값을 출력하기 위한 연산부(804)와, 복수의 연산 값 중 필요한 연산 값을 선택하기 위한 선택신호를 출력하 기 위한 제어부(803)와, 선택신호에 응답하여 복수의 연산 값 중 선택된 연산 값을 출력하기 위한 선택부(805)로 이루어진다.
연산부(804)는 실수값과 허수값을 빼기 위한 뺄셈기(8041)와 실수값과 허수값을 더하기 위한 덧셈기(8042)로 이루어진다. 도 8에서는 연산부(804)의 출력이 총 4개인 경우를 그 예로 하였으며, 선택부(805)는 선택신호에 따라 해당 연산 값을 출력한다.
상기한 도 7 및 도 8에 도시된 본 발명의 위상 검출부(701)는 종래기술에 비하여 임계값과의 비교 및 덧셈/뺄셈의 연산을 각각 한 번씩만 추가적으로 실시하므로, 그 구조가 매우 간단해짐을 알 수 있다. 만약, 임계값이 '0'인 경우는 비교 연산도 필요없게 되어 덧셈/뺄셈 연산 만이 필요하게 된다.
이하에서는, 본 발명에서 제안한 PLL의 위상 검출부 구조에 의한 스테디 스테이트 지터 성능과 수렴 성능을 실제 시뮬레이션 결과를 통해 살펴본다.
도 9 및 도 10은 시간에 따른 잔류 위상 오프셋(Residual phase offset)의 변화를 통해 도시한 컨버젼스 곡선(Converence curve)을 나타낸다.
도 9에서는 초기 위상 오프셋을 '0.5', SNR을 '10dB', 임계값을 '0'으로 설정하고 종래기술과 본 발명의 기술에 대하여 컨버젼스 타임을 시간에 따라 도시함으로써 수렴 특성을 비교하고 있다.
'C1'은 제1종래기술, 'C2'는 제2종래기술, 'C3'는 본 발명에 따른 컨버젼스 곡선을 각각 나타내며, 모두 같은 획득 상태 오차 변화(Steady-state error variance)를 갖도록 한 것이다. 도시한 바와 같이, 본 발명에서 제안하는 방식은 제2종래기술인 톱니파 형태의 위상 검출부를 사용하는 PLL의 성능에 근접하는 수렴 특성을 보인다. 아울러, 톱니파 형태의 위상 검출부가 가지는 하드웨어 복잡도에 비해서 매우 간단한 형태의 하드웨어 구성을 갖는다.
도 10에서는 위상 오프셋을 '0.5', SNR을 '0dB', 임계값을 '0'으로 설정하고 컨버젼스 타임을 시간에 따라 도시함으로써 수렴 특성을 나타내고 있다.
도 10에 도시된 성능 실험 조건에서는 SNR을 '0dB'로 변경한 경우로, 낮은 신호대 잡음비(Low SNR)를 가지는 경우는 오히려 본 발명에서 제안하는 방식의 수렴 성능이 제2종래기술에 비해 더 우수함을 알 수 있다. 이는 톱니파 형태의 위상 검출부를 갖는 PLL의 특성은 낮은 신호대잡음비 환경 하에서 노이즈 증가로 인하여 위상 오차에 대한 추정 성능 열화가 심해지고, 이로 인해 수렴 특성이 열화되기 때문이다.
상기한 바와 같이 이루어지는 본 발명의 PLL의 경우, 종래의 사인 함수 형태의 특성 곡선을 가지는 위상 검출기를 사용하는 PLL과 정상 상태의 지터 성능은 실질적으로 동일하면서도 수렴 성능은 종래의 톱니파 함수의 특성 곡선을 갖는 위상 검출기를 사용하는 PLL의 성능에 비교될 수 있을 정도로 향상됨을 알 수 있다.
도 14는 상술한 본 발명의 위상 검출 방법을 도식화한 플로우챠트로서, 이를 참조하여 PLL에서의 위상 검출 과정을 살펴본다.
먼저, 실수부와 허수부를 갖는 중간 주파수(IF)의 디지털 신호 cn이 위상 검출부에 입력된다(S1401). Cn은 입력신호 xn과 피드백 루프를 통해 제공되는 vn의 곱셈 과정을 통해 출력된 곱신호이다.
위상 검출부는 임계값(TH)과 입력신호의 실수부(Re[Cn])의 값의 크기를 비교한다(S1402). 비교 결과, 입력신호의 실수부(Re[Cn])의 값이 임계값(TH) 보다 크면, 사인파인 허수부(Im[Cn])의 신호를 오차 신호(en)로 한다(S1403).
비교 결과, 입력신호의 실수부(Re[Cn])의 값이 임계값(TH) 보다 작으면, 허수부(Im[Cn])의 값이 '0' 보다 큰지를 판단한다(S1404). 만약, 허수부(Im[Cn])의 값이 '0' 보다 크면, 허수부(Im[Cn])에서 실수부(Re[Cn])를 뺀 값을 오차 신호(en)로 한다(S1405).
반면, 허수부(Im[Cn])의 값이 '0' 보다 작으면, 허수부(Im[Cn])와 실수부(Re[Cn])를 더한 값을 오차 신호(en)로 한다(S1406).
'S1403'과 'S1405' 및 'S1406'의 단계 후에는 루프 필터와 발진기를 구동하는 단계를 거쳐 국부 발진기의 위상 값을 갱신하고 다음의 곱신호 Cn을 입력받아 상기한 과정을 반복해서 실시한다.
본 발명에서는 전술한 바와 같은 위상 검출 알고리즘을 이용한 위상 검출부를 갖는 PLL을 살펴 보았는 바, 동기를 위해 특정 위상점에서 입력신호를 고정하는 역할을 하는 PLL은 유/무선 수신기 등에서도 폭넓게 이용된다.
이하에서는, 상기한 PLL이 적용된 수신기를 살펴본다.
도 11은 본 발명의 제1실시예에 따라 PLL이 적용된 수신기를 도시한 블록 구성도이다.
도 11을 참조하면, 본 발명의 제1실시예에 따른 수신기는 안테나(ANT)로부터 RF 신호를 입력받아, 소정의 신호 처리 과정을 통해 중간 주파수(IF) 신호를 출력 하는 입력부(1101)와, 입력부(1101)로부터 제공되는 중간 주파수 신호를 디지털 신호로 변환하는 ADC(1102)와, 중간 주파수 디지털 신호를 PLL(1104)의 출력을 이용하여 주파수 동기를 맞추기 위한 동기부(1103)와, PLL(1104)과, PLL(1104)을 통해 제공되는 베이스 밴드 신호를 복조(Demodulation)하기 위한 복조부(1105)와, 복조된 신호를 디코딩(Decoding)하기 위한 채널 디코더(1106)를 구비하여 구성된다.
한편, PLL은 도 7에 도시된 구성을 갖는 바, 임의의 임계값과 입력신호를 비교하여 구간을 설정하고, 설정된 구간별로 각기 다른 출력 파형을 갖는 오차 신호를 출력하기 위한 위상 검출부와, 오차 신호를 입력받아 루프 필터링을 실시하기 위한 루프 필터와, 루프 필터링된 오차 신호에 따라 원하는 주파수의 신호를 발진하고, 피드백 루프를 통해 위상 검출부에 발진된 신호를 제공하기 위한 발진부로 이루어진다.
상술한 제1실시예에서는 디지털 신호 레벨에서 PLL을 이용한 위상 보상이 이루어지는 것을 그 예로 하였으나, 아날로그 신호 레벨에서도 상기한 PLL을 이용한 위상 보상이 이루어질 수도 있다.
도 12는 본 발명의 제2실시예에 따라 PLL이 적용된 수신기를 도시한 블록 구성도이다.
도 12를 참조하면, 본 발명의 제2실시예에 따른 수신기는 안테나(ANT)로부터 RF 신호를 입력받아, 소정의 신호 처리 과정을 통해 중간 주파수(IF) 신호를 출력하는 입력부(1201)와, 입력부(1201)로부터 제공되는 중간 주파수 신호를 디지털 신호로 변환하는 ADC(1202)와, 중간 주파수 디지털 신호를 입력받아 위상 보상을 위 한 동작을 실시하는 PLL(1203)과, ADC(1202)의 출력 신호를 복조하기 위한 복조부(1205)와, 복조된 신호를 디코딩하기 위한 채널 디코더(1206)를 구비하여 구성된다.
한편, 도 12에 도시된 수신기에서는 PLL(1203)의 출력을 디지털/아날로그 변환부(1204, Digital to Analog Converter; 이하 DAC라 함)를 통해 아날로그 신호로 변환한 다음, 아날로그 신호 처리부인 입력부(1201)에 피드백 루프를 통해 제공함으로써, 아날로그 레벨에서 위상 보상을 실시한다. 이 때, 입력부(1201)의 믹서 등에 아날로그 변환된 PLL(1203)의 출력이 제공된다.
제1 및 제2실시예에서 PLL에 입력되는 신호가 ADC의 출력이었으나, 이외에도 복호부 내부 또는 복호부의 출력을 PLL의 입력으로 사용할 수 있다.
상술한 제1 및 제2실시예에서는 PLL을 이용한 위상 보상(Df) 만을 그 예로 하였으나, 이외에도 PLL을 이용해 시간 보상(Dt)을 하는 경우에도 적용이 가능하다.
도 13은 본 발명의 제3실시예에 따라 시간 보상을 위한 PLL이 적용된 수신기를 도시한 블록 구성도이다.
도 13을 참조하면, 본 발명의 제3실시예에 따른 수신기는 안테나(ANT)로부터 RF 신호를 입력받아, 소정의 신호 처리 과정을 통해 중간 주파수(IF) 신호를 출력하는 입력부(1301)와, 입력부(1301)로부터 제공되는 중간 주파수 신호를 디지털 신호로 변환하는 ADC(1302)와, 중간 주파수 디지털 신호를 PLL(1304)의 출력을 이용하여 시간 보상을 하기 위한 샘플러(1303, Sampler)와, PLL(1304)과, PLL(1304)을 통해 제공되는 베이스 밴드 신호를 복조 위한 복조부(1305)와, 복조된 신호를 디코딩하기 위한 채널 디코더(1306)를 구비하여 구성된다.
전술한 바와 같이 이루어지는 본 발명은, 안정 지점 근방에서는 사인 형태의 특성 곡선을 가지는 위상 검출부를 사용하여 스테디 스테이트에서의 성능을 유지시키면서도 불안정지점 근방에서는 톱니파에 가까운 형태로 변형된 특성 곡선을 갖는 특성 곡선을 갖는 위상 검출기 구조를 사용함으로써 행-업 현상을 줄이고 수렴 시간을 감소시킬 수 있음을 실시예를 통해 알아보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은, PLL의 성능을 향상시킴으로써, 수신기 등과 같이 PLL을 사용하는 모든 장치에서의 성능을 향상시킬 수 있으며, 하드웨어적인 부담을 줄여 가격 경쟁력을 높이는 효과가 있다.

Claims (35)

  1. 임의의 임계값과 입력신호를 비교하여 구간을 설정하고, 설정된 구간별로 각기 다른 출력 파형을 갖는 오차 신호를 출력하기 위한 위상 검출부;
    상기 오차 신호를 입력받아 루프 필터링을 실시하기 위한 루프 필터; 및
    루프 필터링된 오차 신호에 따라 원하는 주파수의 신호를 발진하고, 피드백 루프를 통해 위상 검출부에 발진된 신호를 제공하기 위한 발진부
    를 포함하는 위상고정루프 회로.
  2. 제 1 항에 있어서,
    상기 입력신호는 실수부와 허수부를 갖는 중간 주파수의 디지털 신호인 것을 특징으로 하는 위상고정루프 회로.
  3. 제 2 항에 있어서,
    상기 위상 검출부는,
    임계값과 상기 입력신호의 실수부의 값의 크기를 비교하여 실수부의 값이 임계값 보다 클 경우에는 허수부의 파형을 갖도록 하고, 실수부의 값이 임계값 보다 작을 경우에는 허수부의 값을 '0'보다 큰 경우와 '0' 보다 작은 경우로 구분하 며, '0' 보다 큰 경우에는 실수부에서 허수부를 뺀 값으로 하고, '0' 보다 작은 경우에는 허수부와 실수부를 더한 값으로 하는 것을 특징으로 하는 위상고정루프 회로.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 위상 검출부는,
    상기 입력신호와 피드백되는 신호의 위상 차를 검출하기 위해 두 신호를 곱셈하여 곱신호를 출력하기 위한 곱셈기와, 상기 곱신호를 이용하여 구간 별로 다른 값을 갖는 오차 신호를 출력하기 위한 오차 신호 생성부를 포함하는 것을 특징으로 하는 위상고정루프 회로.
  5. 제 4 항에 있어서,
    상기 오차 신호 생성부는,
    상기 곱신호를 입력받아 실수값을 추출하는 실수값 추출부;
    상기 곱신호를 입력받아 허수값을 추출하는 허수값 추출부;
    상기 실수값과 허수값을 연산하여 복수의 연산 값을 출력하기 위한 연산부;
    상기 복수의 연산 값 중 필요한 연산 값을 선택하기 위한 선택신호를 출력하기 위한 제어부; 및
    상기 선택신호에 응답하여 복수의 연산 값 중 선택된 연산 값을 출력하기 위한 선택부
    를 포함하는 것을 특징으로 하는 위상고정루프 회로.
  6. 제 5 항에 있어서,
    상기 연산부는, 상기 실수값과 상기 허수값을 덧셈하기 위한 덧셈기와, 상기 실수값과 상기 허수값을 덧셈하기 위한 덧셈기를 포함하는 것을 특징으로 하는 위상고정루프 회로
  7. 실수부와 허수부를 갖는 중간 주파수의 디지털 신호인 입력신호와 위상고정루프를 통해 피드백된 신호를 곱셈하여 곱신호를 생성하는 단계;
    상기 곱신호의 실수부와 임계값의 크기를 비교하는 단계;
    상기 실수부의 값이 상기 임계값보다 큼에 따라 허수부의 신호를 실수부와 결합하여 오차 신호로 판정하는 단계;
    상기 오차 신호를 루프 필터링하는 단계;
    상기 루프 필터링된 오차 신호에 따라 발진 주파수를 출력하는 단계; 및
    상기 발진 주파수를 피드백시키는 단계
    를 포함하는 디지털 위상고정 방법.
  8. 제 7 항에 있어서,
    상기 입력신호의 실수부의 값이 상기 임계값 보다 작으면, 상기 허수부의 값이 '0' 보다 큰지를 판단하고, 상기 허수부의 값이 '0' 보다 큼에 따라, 상기 허수부에서 상기 실수부를 뺀 것을 오차 신호로 판정하는 것을 특징으로 하는 디지털 위상고정 방법.
  9. 제 8 항에 있어서,
    상기 허수부의 값이 '0' 보다 작음에 따라 상기 허수부와 상기 실수부를 더한 것을 오차 신호로 판정하는 것을 특징으로 하는 디지털 위상고정 방법.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 오차 신호를 판정하는 단계 후, 위상 고정이 이루어질 때까지 상기 곱신호를 생성하는 단계부터 반복 실시하는 것을 특징으로 하는 디지털 위상고정 방법.
  11. 안테나로부터 RF(Radio Frequency) 신호를 입력받아, 소정의 신호 처리 과정 을 통해 중간 주파수 신호를 출력하기 위한 입력부;
    상기 중간 주파수 신호를 디지털 신호로 변환하기 위한 아날로그 디지털 변환부;
    상기 디지털 신호의 위상 보상을 위한 위상고정루프; 및
    상기 위상고정루프의 출력을 이용하여 상기 디지털 신호의 주파수 동기를 맞추기 위한 동기부를 구비하며,
    상기 위상고정루프는,
    임의의 임계값과 상기 디지털 신호를 비교하여 구간을 설정하고, 설정된 구간별로 각기 다른 출력 파형을 갖는 오차 신호를 출력하고, 오차 신호를 루프 필터링한 다음, 루프 필터링된 오차 신호에 따라 원하는 주파수의 신호를 발진하고, 피드백 루프를 통해 발진된 신호를 피드백시키는 것을 특징으로 하는 수신기.
  12. 제 11 항에 있어서,
    상기 위상고정루프는,
    상기 임계값과 입력신호를 비교하여 구간을 설정하고, 설정된 구간별로 각기 다른 출력 파형을 갖는 오차 신호를 출력하기 위한 위상 검출부;
    오차 신호를 입력받아 루프 필터링을 실시하기 위한 루프 필터; 및
    루프 필터링된 오차 신호에 따라 원하는 주파수의 신호를 발진하고, 피드백 루프를 통해 위상 검출부에 발진된 신호를 제공하기 위한 발진부
    를 포함하는 것을 특징으로 하는 수신기.
  13. 제 12 항에 있어서,
    상기 입력신호는 실수부와 허수부를 갖는 신호인 것을 특징으로 하는 수신기.
  14. 제 13 항에 있어서,
    상기 위상 검출부는,
    상기 임계값과 상기 입력신호의 실수부의 값의 크기를 비교하여 실수부의 값이 임계값 보다 클 경우에는 허수부의 파형을 갖도록 하고, 실수부의 값이 임계값 보다 작을 경우에는 허수부의 값을 '0' 보다 큰 경우와 '0' 보다 작은 경우로 구분하며, '0' 보다 큰 경우에는 실수부에서 허수부를 뺀 값으로 하고, '0' 보다 작은 경우에는 허수부와 실수부를 더한 값으로 하는 것을 특징으로 하는 수신기.
  15. 제 11 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 위상 검출부는,
    상기 입력신호와 피드백되는 신호의 위상 차를 검출하기 위해 두 신호를 곱 셈하여 곱신호를 출력하기 위한 곱셈기와, 상기 곱신호를 이용하여 구간 별로 다른 값을 갖는 오차 신호를 출력하기 위한 오차 신호 생성부를 포함하는 것을 특징으로 하는 수신기.
  16. 제 15 항에 있어서,
    상기 오차 신호 생성부는,
    상기 곱신호를 입력받아 실수값을 추출하는 실수값 추출부;
    상기 곱신호를 입력받아 허수값을 추출하는 허수값 추출부;
    상기 실수값과 허수값을 연산하여 복수의 연산 값을 출력하기 위한 연산부;
    상기 복수의 연산 값 중 필요한 연산 값을 선택하기 위한 선택신호를 출력하기 위한 제어부; 및
    상기 선택신호에 응답하여 복수의 연산 값 중 선택된 연산 값을 출력하기 위한 선택부
    를 포함하는 것을 특징으로 하는 수신기.
  17. 제 16 항에 있어서,
    상기 연산부는, 상기 실수값과 상기 허수값을 뺄셈하기 위한 뺄셈기와, 상기 실수값과 상기 허수값을 뎃셈하기 위한 뎃셈기를 포함하는 것을 특징으로 하는 수 신기.
  18. 제 11 항에 있어서,
    위상 보상을 통해 형성된 베이스 밴드 신호를 복조하기 위한 복조부와, 상기 복조된 신호를 디코딩하기 위한 채널 디코더를 더 포함하는 것을 특징으로 하는 수신기.
  19. 안테나로부터 RF 신호를 입력받아, 소정의 신호 처리 과정을 통해 중간 주파수 신호를 출력하기 위한 입력부;
    상기 중간 주파수 신호를 디지털 신호로 변환하기 위한 아날로그 디지털 변환부; 및
    상기 입력부를 통해 아날로그 신호의 위상 보상을 위한 위상고정루프를 구비하며,
    상기 위상고정루프는,
    임의의 임계값과 상기 디지털 신호를 비교하여 구간을 설정하고, 설정된 구간별로 각기 다른 출력 파형을 갖는 오차 신호를 출력하고, 오차 신호를 루프 필터링한 다음, 루프 필터링된 오차 신호에 따라 원하는 주파수의 신호를 발진하고, 피드백 루프를 통해 발진된 신호를 피드백시키는 것을 특징으로 하는 수신기.
  20. 제 19 항에 있어서,
    상기 위상고정루프의 출력을 아날로그 신호로 변환하는 디지털/아날로그 변환부를 더 포함하며, 상기 입력부에 피드백 루프를 통해 제공함으로써 아날로그 레벨에서 위상 보상을 실시하는 것을 특징으로 하는 수신기.
  21. 제 19 항 또는 제 20 항에 있어서,
    상기 위상고정루프는,
    상기 임계값과 입력신호를 비교하여 구간을 설정하고, 설정된 구간별로 각기 다른 출력 파형을 갖는 오차 신호를 출력하기 위한 위상 검출부;
    오차 신호를 입력받아 루프 필터링을 실시하기 위한 루프 필터; 및
    루프 필터링된 오차 신호에 따라 원하는 주파수의 신호를 발진하고, 피드백 루프를 통해 위상 검출부에 발진된 신호를 제공하기 위한 발진부
    를 포함하는 것을 특징으로 하는 수신기.
  22. 제 21 항에 있어서,
    상기 입력신호는 실수부와 허수부를 갖는 신호인 것을 특징으로 수신기.
  23. 제 22 항에 있어서,
    상기 위상 검출부는,
    상기 임계값과 상기 입력신호의 실수부의 값의 크기를 비교하여 실수부의 값이 임계값 보다 클 경우에는 허수부의 파형을 갖도록 하고, 실수부의 값이 임계값 보다 작을 경우에는 허수부의 값을 '0' 보다 큰 경우와 '0' 보다 작은 경우로 구분하며, '0' 보다 큰 경우에는 실수부에서 허수부를 뺀 값으로 하고, '0' 보다 작은 경우에는 허수부와 실수부를 더한 값으로 하는 것을 특징으로 하는 수신기.
  24. 제 23 항에 있어서,
    상기 위상 검출부는,
    상기 입력신호와 피드백되는 신호의 위상 차를 검출하기 위해 두 신호를 곱셈하여 곱신호를 출력하기 위한 곱셈기와, 상기 곱신호를 이용하여 구간 별로 다른 값을 갖는 오차 신호를 출력하기 위한 오차 신호 생성부를 포함하는 것을 특징으로 하는 수신기.
  25. 제 24 항에 있어서,
    상기 오차 신호 생성부는,
    상기 곱신호를 입력받아 실수값을 추출하는 실수값 추출부;
    상기 곱신호를 입력받아 허수값을 추출하는 허수값 추출부;
    상기 실수값과 허수값을 연산하여 복수의 연산 값을 출력하기 위한 연산부;
    상기 복수의 연산 값 중 필요한 연산 값을 선택하기 위한 선택신호를 출력하기 위한 제어부; 및
    상기 선택신호에 응답하여 복수의 연산 값 중 선택된 연산 값을 출력하기 위한 선택부
    를 포함하는 것을 특징으로 하는 수신기.
  26. 제 25 항에 있어서,
    상기 연산부는, 상기 실수값과 상기 허수값을 빼기 위한 뺄셈기와, 상기 실수값과 상기 허수값을 덧셈하기 위한 덧셈기를 포함하는 것을 특징으로 하는 수신기.
  27. 제 19 항에 있어서,
    위상 보상을 통해 형성된 베이스 밴드 신호를 복조하기 위한 복조부와, 상기 복조된 신호를 디코딩하기 위한 채널 디코더를 더 포함하는 것을 특징으로 하는 수신기.
  28. 안테나로부터 RF 신호를 입력받아, 소정의 신호 처리 과정을 통해 중간 주파수 신호를 출력하기 위한 입력부;
    상기 중간 주파수 신호를 디지털 신호로 변환하기 위한 아날로그 디지털 변환부;
    상기 디지털 신호의 시간 보상을 위한 위상고정루프; 및
    상기 위상고정루프의 출력을 이용하여 상기 디지털 신호의 시간 동기를 맞추기 위한 샘플러를 구비하며,
    상기 위상고정루프는,
    임의의 임계값과 상기 디지털 신호를 비교하여 구간을 설정하고, 설정된 구간별로 각기 다른 출력 파형을 갖는 오차 신호를 출력하고, 오차 신호를 루프 필터링한 다음, 루프 필터링된 오차 신호에 따라 원하는 주파수의 신호를 발진하고, 피드백 루프를 통해 발진된 신호를 피드백시키는 것을 특징으로 하는 수신기.
  29. 제 28 항에 있어서,
    상기 위상고정루프는,
    상기 임계값과 입력신호를 비교하여 구간을 설정하고, 설정된 구간별로 각기 다른 출력 파형을 갖는 오차 신호를 출력하기 위한 위상 검출부;
    오차 신호를 입력받아 루프 필터링을 실시하기 위한 루프 필터; 및
    루프 필터링된 오차 신호에 따라 원하는 주파수의 신호를 발진하고, 피드백 루프를 통해 위상 검출부에 발진된 신호를 제공하기 위한 발진부
    를 포함하는 것을 특징으로 하는 수신기.
  30. 제 29 항에 있어서,
    상기 입력신호는 실수부와 허수부를 갖는 신호인 것을 특징으로 하는 수신기.
  31. 제 30 항에 있어서,
    상기 위상 검출부는,
    상기 임계값과 상기 입력신호의 실수부의 값의 크기를 비교하여 실수부의 값이 임계값 보다 클 경우에는 허수부의 파형을 갖도록 하고, 실수부의 값이 임계값 보다 작을 경우에는 허수부의 값을 '0' 보다 큰 경우와 '0' 보다 작은 경우로 구분하며, '0' 보다 큰 경우에는 실수부에서 허수부를 뺀 값으로 하고, '0' 보다 작은 경우에는 허수부와 실수부를 더한 값으로 하는 것을 특징으로 하는 수신기.
  32. 제 28 항 내지 제 31 항 중 어느 한 항에 있어서,
    상기 위상 검출부는,
    상기 입력신호와 피드백되는 신호의 위상 차를 검출하기 위해 두 신호를 곱셈하여 곱신호를 출력하기 위한 곱셈기와, 상기 곱신호를 이용하여 구간 별로 다른 값을 갖는 오차 신호를 출력하기 위한 오차 신호 생성부를 포함하는 것을 특징으로 하는 수신기.
  33. 제 32 항에 있어서,
    상기 오차 신호 생성부는,
    상기 곱신호를 입력받아 실수값을 추출하는 실수값 추출부;
    상기 곱신호를 입력받아 허수값을 추출하는 허수값 추출부;
    상기 실수값과 허수값을 연산하여 복수의 연산 값을 출력하기 위한 연산부;
    상기 복수의 연산 값 중 필요한 연산 값을 선택하기 위한 선택신호를 출력하기 위한 제어부; 및
    상기 선택신호에 응답하여 복수의 연산 값 중 선택된 연산 값을 출력하기 위한 선택부
    를 포함하는 것을 특징으로 하는 수신기.
  34. 제 33 항에 있어서,
    상기 연산부는, 상기 실수값과 상기 허수값을 뺄셈하기 위한 뺄셈기와, 상기 실수값과 상기 허수값을 덧셈하기 위한 덧셈기를 포함하는 것을 특징으로 하는 수신기.
  35. 제 28 항에 있어서,
    위상 보상을 통해 형성된 베이스 밴드 신호를 복조하기 위한 복조부와, 상기 복조된 신호를 디코딩하기 위한 채널 디코더를 더 포함하는 것을 특징으로 하는 수신기.
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