JP4744600B2 - 位相固定ループと位相固定ループでの位相検出方法及びこれを用いる受信器 - Google Patents
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Description
本発明は、キャリア信号の位相を回復するための装置及び方法に関し、特に、位相固定ループ（Phase Locked Loop：以下、“ＰＬＬ”と称する）及び位相固定ループでの位相検出方法とこれを用いる受信器に関する。
図１は、第１の従来技術によるＰＬＬ回路の構成を示すブロック図である。
図１を参照すると、上記ＰＬＬ回路は、入力信号Ｘｎとフィードバック信号Ｖｎとの間の位相変位成分を抽出するための位相検出部（Phase detector）１０１と、位相検出部１０１から受信された誤差信号ｅｎ（error signal）に基づいて、ループの動作特性を制御するためのループフィルター（Loop Filter：ＬＦ）１０２と、ＬＦ１０２の出力に従うフィードバック信号Ｖｎを発振するための数値制御発振器（Numerically Controlled Oscillator：ＮＣＯ）１０３とを含む。
下記では、説明の便宜上、乗算器を使用する位相検出部に基づいてＰＬＬについて説明する。
位相検出部１０１は、入力信号Ｘｎとフィードバック信号Ｖｎとの間の位相差を検出するために、入力信号Ｘｎとフィードバック信号Ｖｎとを乗算し、上記乗算された積信号ｃｎを出力するための乗算器１１１と、積信号ｃｎの虚数成分の大きさを誤差信号ｅｎとして出力するための虚数値抽出部１１２とを備える。
図１を参照すると、上記ＰＬＬ回路は、入力信号Ｘｎとフィードバック信号Ｖｎとの間の位相変位成分を抽出するための位相検出部（Phase detector）１０１と、位相検出部１０１から受信された誤差信号ｅｎ（error signal）に基づいて、ループの動作特性を制御するためのループフィルター（Loop Filter：ＬＦ）１０２と、ＬＦ１０２の出力に従うフィードバック信号Ｖｎを発振するための数値制御発振器（Numerically Controlled Oscillator：ＮＣＯ）１０３とを含む。
下記では、説明の便宜上、乗算器を使用する位相検出部に基づいてＰＬＬについて説明する。
位相検出部１０１は、入力信号Ｘｎとフィードバック信号Ｖｎとの間の位相差を検出するために、入力信号Ｘｎとフィードバック信号Ｖｎとを乗算し、上記乗算された積信号ｃｎを出力するための乗算器１１１と、積信号ｃｎの虚数成分の大きさを誤差信号ｅｎとして出力するための虚数値抽出部１１２とを備える。
図３は、ＰＬＬ回路内の位相検出部１０１の出力特性曲線を示し、図４は、位相検出部１０１での誤差信号の検出を示す図である。
上記第１の従来技術に従って、複素平面上の入力信号Ｘｎのフィードバック信号Ｖｎへのプロジェクション（Projection）による大きさ成分（図４でのＩｍ（ ））を誤差信号ｅｎとして使用する。
一方、位相検出部１０１の出力信号ｅｎは、図３に示すように、正弦波関数（sinusoidal）の特性曲線を有する。従って、出力信号ｅｎが不安定点（Unstable point）Ｂの近くにある場合には、安定点（Stable point）Ａで長い時間の間収束されないハングアップ現象（hang-up phenomenon）が現れるので、収束性能（Acquisition performance）が低下される。すなわち、長い収束時間（Acquisition time）のため、高速の同期時間を必要とする場合に適用することは困難であるという短所がある。
上記第１の従来技術に従って、複素平面上の入力信号Ｘｎのフィードバック信号Ｖｎへのプロジェクション（Projection）による大きさ成分（図４でのＩｍ（ ））を誤差信号ｅｎとして使用する。
一方、位相検出部１０１の出力信号ｅｎは、図３に示すように、正弦波関数（sinusoidal）の特性曲線を有する。従って、出力信号ｅｎが不安定点（Unstable point）Ｂの近くにある場合には、安定点（Stable point）Ａで長い時間の間収束されないハングアップ現象（hang-up phenomenon）が現れるので、収束性能（Acquisition performance）が低下される。すなわち、長い収束時間（Acquisition time）のため、高速の同期時間を必要とする場合に適用することは困難であるという短所がある。
図２は、第２の従来技術によるＰＬＬ回路の構成を示すブロック図である。
図２を参照すると、ＰＬＬ回路は、入力信号Ｘｎとフィードバック信号Ｖｎとの間の位相変位成分を抽出するための位相検出部２０１と、位相検出部２０１から受信された誤差信号ｅｎに基づいて、ＮＣＯ２０３の発振周波数を決定するためのＬＦ２０２と、ＬＦ２０２の出力に従うフィードバック信号ｖｎを発振するためのＮＣＯ２０３とを含む。
位相検出部２０１は、入力信号Ｘｎとフィードバック信号Ｖｎとの間の位相差を検出するために、入力信号Ｘｎにフィードバック信号Ｖｎを乗算し、上記乗算された積信号ｃｎを出力する乗算器２１１と、積信号ｃｎの虚数成分Ｉｍ（ ）を実数成分で割る除算器２１２と、除算器２１２の出力から角度成分（angle component）を抽出するためにアークタンジェント（Arc tangent）を計算する角度計算部２１３とを備える。
図２を参照すると、ＰＬＬ回路は、入力信号Ｘｎとフィードバック信号Ｖｎとの間の位相変位成分を抽出するための位相検出部２０１と、位相検出部２０１から受信された誤差信号ｅｎに基づいて、ＮＣＯ２０３の発振周波数を決定するためのＬＦ２０２と、ＬＦ２０２の出力に従うフィードバック信号ｖｎを発振するためのＮＣＯ２０３とを含む。
位相検出部２０１は、入力信号Ｘｎとフィードバック信号Ｖｎとの間の位相差を検出するために、入力信号Ｘｎにフィードバック信号Ｖｎを乗算し、上記乗算された積信号ｃｎを出力する乗算器２１１と、積信号ｃｎの虚数成分Ｉｍ（ ）を実数成分で割る除算器２１２と、除算器２１２の出力から角度成分（angle component）を抽出するためにアークタンジェント（Arc tangent）を計算する角度計算部２１３とを備える。
図５及び図６は、第２の従来技術による誤差信号検出方式を示す図である。具体的に、図５は、位相検出部２０１の出力特性曲線を示し、図６は、位相検出部２０１での誤差信号の検出を示す図である。
第２の従来技術に従って、複素平面上の入力信号Ｘｎとフィードバック信号Ｖｎとの間の角度を計算し、上記計算された角度を誤差信号ｅｎとして使用する。
一方、位相検出部２０１は、図５に示すように、のこぎり波関数（Saw function）の特性曲線を有する。それ故に、出力信号ｅｎが不安定点Ｄの近くにある場合、その出力値が大きいので、安定点Ｃへの収束時間が短くなる。従って、位相検出部２０１が第１の従来技術の問題点であるハングアップ現象を解決することができるので、高速の収束特性を要求する場合には適用することが容易である。
しかしながら、のこぎり波関数を用いる大部分の位相検出部は、複素値を受信してその角度を出力する構成であるので、低い信号対雑音比（Signal-to-Noise Ratio：ＳＮＲ）環境での雑音増加（Noise enhancement）は、定常状態（Steady-state）の性能を低下させる。
また、位相検出部２０１の出力が不安定点Ｄに位置する場合には、低いＳＮＲ環境での収束時間が長くなることがある。
さらに、除算及びアークタンジェント関数を実現するためには、ルックアップテーブル（look-up table）などを使用することができる。しかしながら、このようなルックアップテーブルは、ビット数が増加するほど複雑なハードウェアの演算量を必要とする。
一方、低いＳＮＲ環境下で定常状態（steady state）でのジッターが増加する問題点をループゲイン（Loop gain）を減少させることによって解決することができるが、収束時間を増加させるという結果をもたらす。
このことより、低いＳＮＲ環境下の定常状態での性能の低下を防止しつつも、獲得状態での収束性能を向上させるシステム及び方法が必要とされる。
第２の従来技術に従って、複素平面上の入力信号Ｘｎとフィードバック信号Ｖｎとの間の角度を計算し、上記計算された角度を誤差信号ｅｎとして使用する。
一方、位相検出部２０１は、図５に示すように、のこぎり波関数（Saw function）の特性曲線を有する。それ故に、出力信号ｅｎが不安定点Ｄの近くにある場合、その出力値が大きいので、安定点Ｃへの収束時間が短くなる。従って、位相検出部２０１が第１の従来技術の問題点であるハングアップ現象を解決することができるので、高速の収束特性を要求する場合には適用することが容易である。
しかしながら、のこぎり波関数を用いる大部分の位相検出部は、複素値を受信してその角度を出力する構成であるので、低い信号対雑音比（Signal-to-Noise Ratio：ＳＮＲ）環境での雑音増加（Noise enhancement）は、定常状態（Steady-state）の性能を低下させる。
また、位相検出部２０１の出力が不安定点Ｄに位置する場合には、低いＳＮＲ環境での収束時間が長くなることがある。
さらに、除算及びアークタンジェント関数を実現するためには、ルックアップテーブル（look-up table）などを使用することができる。しかしながら、このようなルックアップテーブルは、ビット数が増加するほど複雑なハードウェアの演算量を必要とする。
一方、低いＳＮＲ環境下で定常状態（steady state）でのジッターが増加する問題点をループゲイン（Loop gain）を減少させることによって解決することができるが、収束時間を増加させるという結果をもたらす。
このことより、低いＳＮＲ環境下の定常状態での性能の低下を防止しつつも、獲得状態での収束性能を向上させるシステム及び方法が必要とされる。
上記背景に鑑みて、本発明の目的は、位相固定ループの位相検出動作が行われる間に、低いＳＮＲ環境下の定常状態での性能の低下を防止しつつも、獲得状態での収束性能を向上させる位相固定ループと位相固定ループでの位相検出方法及びこれを用いる受信器を提供することにある。
上記のような目的を達成するために、本発明の第１の特徴によると、位相固定ループ回路は、入力信号及びフィードバック信号を使用して、上記入力信号が属する期間を判定し、上記判定された期間に対して設定された式（又はアルゴリズム）を使用することによって、上記入力信号に対応する誤差信号を出力する位相検出部と、上記誤差信号をループフィルタリングするループフィルターと、上記ループフィルタリングされた誤差信号に従って所定の周波数信号を発振し、上記発振された信号を上記フィードバック信号として上記位相検出部へ提供する発振部とを有することを特徴とする。
本発明の第２の特徴によると、入力信号及びフィードバック信号を用いて上記入力信号が属する期間を判定するステップと、上記判定された期間に対して設定された式（又はアルゴリズム）を使用することによって、上記入力信号に対応する誤差信号を出力するステップと、上記誤差信号をループフィルタリングするステップと、上記ループフィルタリングされた誤差信号に従って、所定の周波数信号を発振するステップと、上記発振された信号をフィードバックするステップとを有することを特徴とする。
本発明の第３の特徴によると、アンテナから無線周波数信号を受信して中間周波数信号を出力する受信部と、上記中間周波数信号をデジタル信号に変換するアナログデジタル変換部と、上記デジタル信号の位相を補償する位相固定ループと、上記位相固定ループの出力に基づいて上記デジタル信号の周波数を同期させる同期部とを有し、上記位相固定ループは、入力信号及びフィードバック信号に従って上記入力信号が属する期間を判定し、上記判定された期間に対して設定された式（又はアルゴリズム）を使用することによって、上記入力信号に対応する誤差信号を出力し、上記誤差信号に従って所定の周波数信号を発振してフィードバックさせることを特徴とする。
本発明の第４の特徴によると、アンテナから無線周波数信号を受信して基底帯域信号を出力する受信部と、上記基底帯域信号をデジタル信号に変換するアナログデジタル変換部と、上記デジタル信号の位相を補償する位相固定ループとを有し、上記位相固定ループは、入力信号及びフィードバック信号に従って上記入力信号が属する期間を判定し、上記判定された期間に対して設定された式（又はアルゴリズム）を使用することによって、上記入力信号に対応する誤差信号を出力し、上記誤差信号に従って所定の周波数信号を発振してフィードバックさせることを特徴とする。
本発明の第５の特徴によると、アンテナから無線周波数信号を受信して基底帯域信号を出力する受信部と、上記基底帯域信号をデジタル信号に変換するアナログデジタル変換部と、上記デジタル信号の時間を補償する位相固定ループと、上記デジタル信号の時間同期を獲得するサンプラーとを有し、上記位相固定ループは、入力信号及びフィードバック信号に従って上記入力信号が属する期間を判定し、上記判定された期間に対応する誤差信号を出力し、上記誤差信号に従って所定の周波数信号を発振してフィードバックさせることを特徴とする。
本発明の位相検出部の使用は、安定点の付近では正弦波状の特性曲線を示すので、定常状態での性能を保持し、不安定点の近辺では、変形されたのこぎり波状の特性曲線を示すので、ハングアップ現象を低減させて収束時間を短縮させることができるという長所を有する。
以下、本発明の好適な一実施形態を添付図面を参照しつつ詳細に説明する。下記の説明において、本発明の要旨のみを明瞭にする目的で、関連した公知の機能又は構成に関する具体的な説明は省略する。
本発明によるＰＬＬの動作を説明するために、ＰＬＬを使用する位相オフセット補償装置を実施形態として提示する。従って、受信器で入力デジタル信号ｘｎが下記式（１）のように表現される。
ここで、ａｎは、入力信号の大きさを示し、ｗｎは、該当チャネルに含まれている雑音成分を示し、θｎは、送信器及び受信器での振動子間の差及びチャネルによって付加される位相オフセットを示す。位相オフセットθｎを補償するために、受信器は、ｖｎ＝ｅｘｐ（ｊ２πφｎ）で表される位相補正信号を数値制御発振器（Numerically Controlled Oscillator：ＮＣＯ）を介して生成する。位相補正のために、入力信号ｘｎは、位相補正信号ｖｎと乗算され、下記式（２）のように表現される。
ここで、ｚ＊は、ｚの共役複素数（complex conjugate）を示す。本発明の実施形態によると、位相検出部は、変形された特性曲線を示す。
図７は、誤差信号による位相検出部の出力波形を示すグラフであり、図８は、本発明の実施形態によるＰＬＬ内の位相検出部の出力波形を示すグラフである。
図７を参照すると、従来の位相検出部の正弦波状の出力波形の短所を克服するために、誤差がπ近くである場合に、位相検出部の出力値が大きくなるように位相検出部の特性曲線を変更する必要がある。
このような目的のために、本発明の実施形態は、図７に示すように、位相検出部の出力ｃｎの虚数部及び実数部を使用する。ｃｎの実数部が余弦波状の特性曲線を有するので、誤差がπ近くにあるか、またはすでに収束した状態であるかを判別するのに使用される。ｃｎの実数部が０近くである場合に、位相検出器は、従来の正弦波特性を有する。π近くである場合には、ｃｎの実数部をｃｎの虚数部に加算するか、あるいはｃｎの実数部をｃｎの虚数部から減算することによって、位相特性を向上させる。
図７を参照すると、従来の位相検出部の正弦波状の出力波形の短所を克服するために、誤差がπ近くである場合に、位相検出部の出力値が大きくなるように位相検出部の特性曲線を変更する必要がある。
このような目的のために、本発明の実施形態は、図７に示すように、位相検出部の出力ｃｎの虚数部及び実数部を使用する。ｃｎの実数部が余弦波状の特性曲線を有するので、誤差がπ近くにあるか、またはすでに収束した状態であるかを判別するのに使用される。ｃｎの実数部が０近くである場合に、位相検出器は、従来の正弦波特性を有する。π近くである場合には、ｃｎの実数部をｃｎの虚数部に加算するか、あるいはｃｎの実数部をｃｎの虚数部から減算することによって、位相特性を向上させる。
図８を参照すると、本発明の実施形態による位相検出部の特性曲線は、誤差が０である付近では、正弦波状の関数曲線であることを除いては、のこぎり波の関数曲線と類似している。より詳細に、上記位相検出部から所望の信号を得るためには、任意のしきい値ＴＨがあらかじめ定められ、余弦波であるｃｎの実数部の値Ｒｅ（ｃｎ）が２つの期間に分離される。１つの期間において、Ｒｅ（ｃｎ）は、しきい値ＴＨより大きいか又は同一であり、他の１つの期間において、Ｒｅ（ｃｎ）は、しきい値ＴＨより小さい。しきい値ＴＨより小さい期間は、ｃｎの虚数部の値Ｉｍ（ｃｎ）が０より大きいかまたは同一の期間と０より小さい期間とにさらに分けられる。
一方、しきい値ＴＨが０に設定されるが、所定の範囲内で拡張されることができる。すなわち、しきい値ＴＨが増加されると、正弦波の期間が長くなって、獲得状態期間が広い場合に適合する。しきい値ＴＨが減少されると、正弦波の期間が短くなって、獲得状態期間が狭い場合に適合する。
一方、しきい値ＴＨが０に設定されるが、所定の範囲内で拡張されることができる。すなわち、しきい値ＴＨが増加されると、正弦波の期間が長くなって、獲得状態期間が広い場合に適合する。しきい値ＴＨが減少されると、正弦波の期間が短くなって、獲得状態期間が狭い場合に適合する。
図７及び図８において、参照文字Ｆは、Ｒｅ（ｃｎ）がしきい値ＴＨより大きいか又は同一の期間を示す。参照文字Ｅは、Ｒｅ（ｃｎ）がＴＨより小さく、Ｉｍ（ｃｎ）が０より小さい期間を示す。参照文字Ｇは、Ｒｅ（ｃｎ）がＴＨより小さく、Ｉｍ（ｃｎ）が０より大きいか又は同一の期間を示す。
期間分離が完了すると、期間‘Ｆ’では、正弦波である虚数値Ｉｍ（ｃｎ）を取り、期間‘Ｅ’では、正弦波である虚数値Ｉｍ（ｃｎ）と余弦波である実数値Ｒｅ（ｃｎ）との和を取る。期間‘Ｇ’では、虚数値Ｉｍ（ｃｎ）から実数値Ｒｅ（ｃｎ）を減算した値を取る。
従って、図８に示すように、期間‘Ｆ’のように位相誤差が小さい場合に、位相検出部の出力特性曲線は、正弦波関数である。期間‘Ｅ’及び‘Ｇ’のように位相誤差が大きい場合に、位相検出部の出力特性曲線は、のこぎり波関数と類似している。
期間分離が完了すると、期間‘Ｆ’では、正弦波である虚数値Ｉｍ（ｃｎ）を取り、期間‘Ｅ’では、正弦波である虚数値Ｉｍ（ｃｎ）と余弦波である実数値Ｒｅ（ｃｎ）との和を取る。期間‘Ｇ’では、虚数値Ｉｍ（ｃｎ）から実数値Ｒｅ（ｃｎ）を減算した値を取る。
従って、図８に示すように、期間‘Ｆ’のように位相誤差が小さい場合に、位相検出部の出力特性曲線は、正弦波関数である。期間‘Ｅ’及び‘Ｇ’のように位相誤差が大きい場合に、位相検出部の出力特性曲線は、のこぎり波関数と類似している。
図８に示した出力波形（誤差信号）を得るアルゴリズムをＣ言語で表示すると、次のアルゴリズムＡ−１の通りである。
図９は、本発明の実施形態によるアルゴリズムＡ−１で動作するＰＬＬ回路の構成を示すブロック図である。
図９を参照すると、上記ＰＬＬ回路は、入力信号を所定のしきい値と比較することによって入力信号の期間を区分し、区分された期間別に相互に異なる出力波形を有する誤差信号を出力するための位相検出部７０１と、位相検出部７０１から受信された誤差信号に基づいてループフィルタリングを行うためのループフィルター（Loop Filter）７０２と、ループフィルタリングされた誤差信号に従って所望の周波数信号を発振し、上記発振された信号をフィードバックループを介して位相検出部７０１へ提供するための発振部７０３とを含む。
入力信号ｘｎは、実数部及び虚数部を有するデジタル信号を備える。位相検出部７０１は、実数部の値と虚数部の値とを比較して、上記実数部の値がしきい値より大きいか又は同一の場合には、位相検出部７０１は、虚数部の値を出力する。上記実数部の値がしきい値より小さい場合には、位相検出部７０１は、上記虚数部の値を０と比較して、上記虚数部の値が０より大きいか又は同一の場合、位相検出部７０１は、上記虚数部の値から上記実数部の値を減算することによって誤差信号を生成する。上記虚数部の値が０より小さい場合には、位相検出部７０１は、上記誤差信号を上記実数部の値と上記虚数部の値との和に設定する。
入力信号ｘｎとフィードバック信号ｖｎとの位相差を検出するために、位相検出部７０１は、入力信号ｘｎをフィードバック信号ｖｎに乗算し、上記乗算された積信号ｃｎを出力するための乗算器７１１と、積信号ｃｎに基づいて期間別に相互に異なる特性を有する誤差信号を出力するための誤差信号生成部７１２とを備える。
発振部７０３は、デジタル動作のためのＮＣＯ又はアナログ動作のための電圧制御発振器（Voltage Controlled Oscillator：以下、“ＶＣＯ”と称する）を備える。
図９を参照すると、上記ＰＬＬ回路は、入力信号を所定のしきい値と比較することによって入力信号の期間を区分し、区分された期間別に相互に異なる出力波形を有する誤差信号を出力するための位相検出部７０１と、位相検出部７０１から受信された誤差信号に基づいてループフィルタリングを行うためのループフィルター（Loop Filter）７０２と、ループフィルタリングされた誤差信号に従って所望の周波数信号を発振し、上記発振された信号をフィードバックループを介して位相検出部７０１へ提供するための発振部７０３とを含む。
入力信号ｘｎは、実数部及び虚数部を有するデジタル信号を備える。位相検出部７０１は、実数部の値と虚数部の値とを比較して、上記実数部の値がしきい値より大きいか又は同一の場合には、位相検出部７０１は、虚数部の値を出力する。上記実数部の値がしきい値より小さい場合には、位相検出部７０１は、上記虚数部の値を０と比較して、上記虚数部の値が０より大きいか又は同一の場合、位相検出部７０１は、上記虚数部の値から上記実数部の値を減算することによって誤差信号を生成する。上記虚数部の値が０より小さい場合には、位相検出部７０１は、上記誤差信号を上記実数部の値と上記虚数部の値との和に設定する。
入力信号ｘｎとフィードバック信号ｖｎとの位相差を検出するために、位相検出部７０１は、入力信号ｘｎをフィードバック信号ｖｎに乗算し、上記乗算された積信号ｃｎを出力するための乗算器７１１と、積信号ｃｎに基づいて期間別に相互に異なる特性を有する誤差信号を出力するための誤差信号生成部７１２とを備える。
発振部７０３は、デジタル動作のためのＮＣＯ又はアナログ動作のための電圧制御発振器（Voltage Controlled Oscillator：以下、“ＶＣＯ”と称する）を備える。
図１０は、本発明の実施形態による誤差信号生成部７１２の詳細構成を示すブロック図である。
図１０を参照すると、誤差信号生成部７１２は、乗算器７１１から受信された積信号ｃｎから実数値を抽出するための実数値抽出部８０１と、積信号ｃｎから虚数値を抽出するための虚数値抽出部８０２と、上記実数値と上記虚数値とを用いて複数の演算値を生成するための演算部８０４と、複数の演算値のうちの１つを選択するための選択部８０５と、選択部８０５を制御する選択信号を出力するための制御部８０３とを備える。
演算部８０４は、上記実数値と上記虚数値との差を演算するための減算器８０４１と、上記実数値と上記虚数値とを加算するための加算器８０４２とを備える。
図１０に示した場合において、演算部８０４は、３つの演算値を出力し、選択部８０５は、上記選択信号に従って該当演算値のうちの１つを選択する。
図２に示した従来の位相検出部に比べて、図９及び図１０に示した構成を有する位相検出部７０１は、しきい値との比較及び加算／減算を一回ずつ行うので、さらに単純化された構成を有する。
もし、上記しきい値が‘０’である場合には、比較演算なしに加算／減算演算のみで十分である。
一方、図１０では、実数値抽出部８０１及び虚数値抽出部８０２が入力信号ｃｎから実数値と虚数値とをそれぞれ抽出し、また、制御部８０３が入力信号ｃｎから実数値及び虚数値を抽出し、これによって、選択部８０５を制御する形態で動作する位相検出部７０１の構成を例に挙げたが、本発明の他の実施形態において、制御部８０３は、実数値抽出部８０１及び虚数値抽出部８０２から上記実数値及び上記虚数値を受信することができる。
図８、図９、及び図１０に示すように、本発明の実施形態による位相検出部は、従来ののこぎり状の位相検出特性に近接する位相検出特性を示しながらも、さらに単純な構成を有する。
図１０を参照すると、誤差信号生成部７１２は、乗算器７１１から受信された積信号ｃｎから実数値を抽出するための実数値抽出部８０１と、積信号ｃｎから虚数値を抽出するための虚数値抽出部８０２と、上記実数値と上記虚数値とを用いて複数の演算値を生成するための演算部８０４と、複数の演算値のうちの１つを選択するための選択部８０５と、選択部８０５を制御する選択信号を出力するための制御部８０３とを備える。
演算部８０４は、上記実数値と上記虚数値との差を演算するための減算器８０４１と、上記実数値と上記虚数値とを加算するための加算器８０４２とを備える。
図１０に示した場合において、演算部８０４は、３つの演算値を出力し、選択部８０５は、上記選択信号に従って該当演算値のうちの１つを選択する。
図２に示した従来の位相検出部に比べて、図９及び図１０に示した構成を有する位相検出部７０１は、しきい値との比較及び加算／減算を一回ずつ行うので、さらに単純化された構成を有する。
もし、上記しきい値が‘０’である場合には、比較演算なしに加算／減算演算のみで十分である。
一方、図１０では、実数値抽出部８０１及び虚数値抽出部８０２が入力信号ｃｎから実数値と虚数値とをそれぞれ抽出し、また、制御部８０３が入力信号ｃｎから実数値及び虚数値を抽出し、これによって、選択部８０５を制御する形態で動作する位相検出部７０１の構成を例に挙げたが、本発明の他の実施形態において、制御部８０３は、実数値抽出部８０１及び虚数値抽出部８０２から上記実数値及び上記虚数値を受信することができる。
図８、図９、及び図１０に示すように、本発明の実施形態による位相検出部は、従来ののこぎり状の位相検出特性に近接する位相検出特性を示しながらも、さらに単純な構成を有する。
以下では、定常状態でのジッター性能及び収束性能の観点で、本発明の実施形態によるＰＬＬ内の位相検出部のシミュレーション結果について説明する。
図１１及び図１２は、時間の経過による残留位相オフセット（Residual phase offset）の変化を示す収束曲線（Convergence curve）を示す。
図１１及び図１２は、時間の経過による残留位相オフセット（Residual phase offset）の変化を示す収束曲線（Convergence curve）を示す。
図１１は、時間の経過による収束時間という観点で、従来技術及び本発明の実施形態の収束特性を確認するために、初期位相オフセットを０．５、ＳＮＲを１０ｄＢ、しきい値を０に設定して実施されたシミュレーションの結果を示す。
Ｃ１及びＣ２の値は、第１及び第２の従来技術の収束曲線を示し、Ｃ３は、本発明の実施形態による収束曲線を示す。上記収束曲線のすべては、実質的に同一の定常状態の誤差変化（Steady-state error variance）を有する。図９から分かるように、本発明の実施形態は、第２の従来技術によるのこぎり波状の特性曲線を有する位相検出部を使用するＰＬＬの性能に近い収束特性を有する。また、本発明の実施形態は、のこぎり波状の特性曲線を有する位相検出部に比べて、上記位相検出部のハードウェア構成を単純化させる。
Ｃ１及びＣ２の値は、第１及び第２の従来技術の収束曲線を示し、Ｃ３は、本発明の実施形態による収束曲線を示す。上記収束曲線のすべては、実質的に同一の定常状態の誤差変化（Steady-state error variance）を有する。図９から分かるように、本発明の実施形態は、第２の従来技術によるのこぎり波状の特性曲線を有する位相検出部を使用するＰＬＬの性能に近い収束特性を有する。また、本発明の実施形態は、のこぎり波状の特性曲線を有する位相検出部に比べて、上記位相検出部のハードウェア構成を単純化させる。
図１２は、位相オフセットが０．５、ＳＮＲが０ｄＢ、及びしきい値が０であるシミュレーション条件下の時間の経過による収束時間の観点での収束特性を示す。
図１２を参照すると、ＳＮＲが０ｄＢに減少されるにつれて、低いＳＮＲ環境下の収束性能の観点で、本発明の実施形態は、第２の従来技術より優れていることが分かる。これは、のこぎり波状の特性曲線を有する位相検出部を用いるＰＬＬが低いＳＮＲ環境下で、雑音の増加によって位相誤差に対する推定性能の劣化がひどくなり、これによって、収束特性が劣化するためである。
上述したように、本発明の実施形態によるＰＬＬは、従来の正弦波状の特性曲線を有する位相検出部を用いるＰＬＬと同一の定常状態のジッター性能を実質的に有し、従来ののこぎり波状の特性曲線を有する位相検出部を用いるＰＬＬに相当する向上した定常状態の収束性能を有する。
図１２を参照すると、ＳＮＲが０ｄＢに減少されるにつれて、低いＳＮＲ環境下の収束性能の観点で、本発明の実施形態は、第２の従来技術より優れていることが分かる。これは、のこぎり波状の特性曲線を有する位相検出部を用いるＰＬＬが低いＳＮＲ環境下で、雑音の増加によって位相誤差に対する推定性能の劣化がひどくなり、これによって、収束特性が劣化するためである。
上述したように、本発明の実施形態によるＰＬＬは、従来の正弦波状の特性曲線を有する位相検出部を用いるＰＬＬと同一の定常状態のジッター性能を実質的に有し、従来ののこぎり波状の特性曲線を有する位相検出部を用いるＰＬＬに相当する向上した定常状態の収束性能を有する。
図１６は、本発明の実施形態による位相検出方式を示すフローチャートである。
図１６を参照すると、位相検出部は、ステップＳ１４０１で、実数部及び虚数部を有する中間周波数（Intermediate Frequency：ＩＦ）のデジタル信号ｃｎを受信する。信号ｃｎは、入力信号ｘｎをフィードバック信号ｖｎに乗算することによって得られる。
ステップＳ１４０２で、ｃｎの実数値Ｒｅ（ｃｎ）をしきい値ＴＨと比較する。Ｒｅ（ｃｎ）がＴＨより大きいか又は同一である場合、ステップＳ１４０３で、ｃｎの虚数値Ｉｍ（ｃｎ）を誤差信号ｅｎとする。
Ｒｅ（ｃｎ）がＴＨより小さい場合、ステップＳ１４０４で、位相検出部は、虚数値Ｉｍ（ｃｎ）を０と比較する。虚数値Ｉｍ（ｃｎ）が０より大きいか又は同一の場合、ステップＳ１４０５で、位相検出部は、誤差信号ｅｎをＲｅ（ｃｎ）をＩｍ（ｃｎ）から減算した値に設定する。
Ｉｍ（ｃｎ）が０より小さい場合、ステップＳ１４０６で、位相検出部は、誤差信号ｅｎをＲｅ（ｃｎ）とＩｍ（ｃｎ）との和に設定する。
ステップＳ１４０３、ステップＳ１４０５、及びステップＳ１４０６の後に、ＬＦ及び発振器を駆動し、発振器の位相値を更新する。その後に、上記のような手順を反復する。
ＰＬＬ内の位相検出部は、上記位相検出アルゴリズムに従って動作する。同期のための特定の位相点での入力信号を固定するＰＬＬは、有線／無線受信器でも幅広く使用される。
図１６を参照すると、位相検出部は、ステップＳ１４０１で、実数部及び虚数部を有する中間周波数（Intermediate Frequency：ＩＦ）のデジタル信号ｃｎを受信する。信号ｃｎは、入力信号ｘｎをフィードバック信号ｖｎに乗算することによって得られる。
ステップＳ１４０２で、ｃｎの実数値Ｒｅ（ｃｎ）をしきい値ＴＨと比較する。Ｒｅ（ｃｎ）がＴＨより大きいか又は同一である場合、ステップＳ１４０３で、ｃｎの虚数値Ｉｍ（ｃｎ）を誤差信号ｅｎとする。
Ｒｅ（ｃｎ）がＴＨより小さい場合、ステップＳ１４０４で、位相検出部は、虚数値Ｉｍ（ｃｎ）を０と比較する。虚数値Ｉｍ（ｃｎ）が０より大きいか又は同一の場合、ステップＳ１４０５で、位相検出部は、誤差信号ｅｎをＲｅ（ｃｎ）をＩｍ（ｃｎ）から減算した値に設定する。
Ｉｍ（ｃｎ）が０より小さい場合、ステップＳ１４０６で、位相検出部は、誤差信号ｅｎをＲｅ（ｃｎ）とＩｍ（ｃｎ）との和に設定する。
ステップＳ１４０３、ステップＳ１４０５、及びステップＳ１４０６の後に、ＬＦ及び発振器を駆動し、発振器の位相値を更新する。その後に、上記のような手順を反復する。
ＰＬＬ内の位相検出部は、上記位相検出アルゴリズムに従って動作する。同期のための特定の位相点での入力信号を固定するＰＬＬは、有線／無線受信器でも幅広く使用される。
以下では、本発明の実施形態によるＰＬＬを用いる受信器について説明する。
図１３は、本発明の第１の実施形態によるＰＬＬを用いる受信器の構成を示すブロック図である。
図１３を参照すると、受信器は、所定の方式でアンテナ（ＡＮＴ）を介した無線周波数（Radio Frequency：ＲＦ）信号をＩＦ信号に処理する受信部１１０１と、上記ＩＦ信号をデジタル信号に変換するアナログデジタル変換部（Analog-to-Digital Converter：ＡＤＣ）１１０２と、ＰＬＬ１１０４の出力を用いてＩＦデジタル信号に対する周波数同期を獲得する同期部１１０３と、ＰＬＬ１１０４と、同期部１１０３から受信された基底帯域信号を復調（Demodulation）する復調部１１０５と、上記復調された信号をデコーディング（Decoding）するチャネルデコーダ１１０６とを備える。
一方、ＰＬＬ１１０４は、図７に示した構成を有する。ＰＬＬ１１０４は、入力信号を任意のしきい値と比較することによって期間を区分し、期間別に相互に異なる出力波形を有する誤差信号を出力する位相検出部と、上記誤差信号に基づいてループフィルタリングを遂行するループフィルター（ＬＦ）と、ループフィルタリングされた誤差信号に基づいて所望の周波数信号を発振し、上記発振された信号を位相検出部及び同期部１１０３へ提供する発振部とを含む。
上述した第１の実施形態では、デジタル信号レベルでＰＬＬを用いた位相補償がなされているが、本発明の他の実施形態では、アナログ信号レベルで位相補償がなされることもできる。
図１３は、本発明の第１の実施形態によるＰＬＬを用いる受信器の構成を示すブロック図である。
図１３を参照すると、受信器は、所定の方式でアンテナ（ＡＮＴ）を介した無線周波数（Radio Frequency：ＲＦ）信号をＩＦ信号に処理する受信部１１０１と、上記ＩＦ信号をデジタル信号に変換するアナログデジタル変換部（Analog-to-Digital Converter：ＡＤＣ）１１０２と、ＰＬＬ１１０４の出力を用いてＩＦデジタル信号に対する周波数同期を獲得する同期部１１０３と、ＰＬＬ１１０４と、同期部１１０３から受信された基底帯域信号を復調（Demodulation）する復調部１１０５と、上記復調された信号をデコーディング（Decoding）するチャネルデコーダ１１０６とを備える。
一方、ＰＬＬ１１０４は、図７に示した構成を有する。ＰＬＬ１１０４は、入力信号を任意のしきい値と比較することによって期間を区分し、期間別に相互に異なる出力波形を有する誤差信号を出力する位相検出部と、上記誤差信号に基づいてループフィルタリングを遂行するループフィルター（ＬＦ）と、ループフィルタリングされた誤差信号に基づいて所望の周波数信号を発振し、上記発振された信号を位相検出部及び同期部１１０３へ提供する発振部とを含む。
上述した第１の実施形態では、デジタル信号レベルでＰＬＬを用いた位相補償がなされているが、本発明の他の実施形態では、アナログ信号レベルで位相補償がなされることもできる。
図１４は、本発明の第２の実施形態によるＰＬＬを用いる受信器の構成を示すブロック図である。
図１４を参照すると、受信器は、所定の方式でアンテナ（ＡＮＴ）を介して受信されたＲＦ信号を基底帯域信号に処理する受信部１２０１と、上記基底帯域信号をデジタル信号に変換するＡＤＣ１２０２と、基底帯域デジタル信号の位相を補償し、所望の周波数信号を出力するＰＬＬ１２０３と、上記基底帯域デジタル信号を復調する復調部１２０５と、上記復調された信号をデコーディング（Decoding）するチャネルデコーダ１２０６とを備える。
上記受信器は、アナログレベルでの位相補償のために、ＰＬＬ１２０３の出力をアナログ信号に変換した後に、上記アナログ信号をフィードバックループを介してアナログ信号処理部である受信部１２０１へ提供するデジタルアナログ変換部（Digital-to-Analog Converter：ＤＡＣ）１２０４をさらに備える。ＰＬＬ１２０３の変換されたアナログ出力は、受信部１２０１のミキサーへ提供される。
図１４を参照すると、受信器は、所定の方式でアンテナ（ＡＮＴ）を介して受信されたＲＦ信号を基底帯域信号に処理する受信部１２０１と、上記基底帯域信号をデジタル信号に変換するＡＤＣ１２０２と、基底帯域デジタル信号の位相を補償し、所望の周波数信号を出力するＰＬＬ１２０３と、上記基底帯域デジタル信号を復調する復調部１２０５と、上記復調された信号をデコーディング（Decoding）するチャネルデコーダ１２０６とを備える。
上記受信器は、アナログレベルでの位相補償のために、ＰＬＬ１２０３の出力をアナログ信号に変換した後に、上記アナログ信号をフィードバックループを介してアナログ信号処理部である受信部１２０１へ提供するデジタルアナログ変換部（Digital-to-Analog Converter：ＤＡＣ）１２０４をさらに備える。ＰＬＬ１２０３の変換されたアナログ出力は、受信部１２０１のミキサーへ提供される。
本発明の第１及び第２の実施形態では、ＡＤＣ出力がＰＬＬへ提供されるが、本発明の他の実施形態では、復調部の出力がＰＬＬへ提供されることもできる。
本発明の第１及び第２の実施形態は、ＰＬＬを用いる位相補償（Ｄｆ）を行うが、ＰＬＬを用いる時間補償（Ｄｔ）にも適用されることができる。
本発明の第１及び第２の実施形態は、ＰＬＬを用いる位相補償（Ｄｆ）を行うが、ＰＬＬを用いる時間補償（Ｄｔ）にも適用されることができる。
図１５は、本発明の第３の実施形態による時間補償のためのＰＬＬを用いる受信器の構成を示すブロック図である。
図１５を参照すると、受信器は、所定の方式でアンテナ（ＡＮＴ）を介して受信されたＲＦ信号を基底帯域信号に処理する受信部１３０１と、上記基底帯域信号をデジタル信号に変換するＡＤＣ１３０２と、ＰＬＬ１３０４の出力を用いて基底帯域デジタル信号に対する時間補償を遂行するサンプラー１３０３と、ＰＬＬ１３０４と、サンプラー１３０３から受信された基底帯域信号を復調する復調部１３０５と、上記復調された信号をデコーディングするチャネルデコーダ１３０６とを含む。
図１５を参照すると、受信器は、所定の方式でアンテナ（ＡＮＴ）を介して受信されたＲＦ信号を基底帯域信号に処理する受信部１３０１と、上記基底帯域信号をデジタル信号に変換するＡＤＣ１３０２と、ＰＬＬ１３０４の出力を用いて基底帯域デジタル信号に対する時間補償を遂行するサンプラー１３０３と、ＰＬＬ１３０４と、サンプラー１３０３から受信された基底帯域信号を復調する復調部１３０５と、上記復調された信号をデコーディングするチャネルデコーダ１３０６とを含む。
なお、本発明の詳細な説明においては、具体的な実施の形態について説明したが、本発明の範囲から逸脱しない範囲内であれば、種々な変形が可能であることは言うまでもない。よって、本発明の範囲は、上述した実施の形態に限定されるものではなく、特許請求の範囲とその均等物によって定められるべきである。
７０１ 位相検出部
７０２ ループフィルター
７０３ 発振部
７１１ 乗算器
７１２ 誤差信号生成部
８０１ 実数値抽出部
８０２ 虚数値抽出部
８０３ 制御部
８０４ 演算部
８０４１ 減算器
８０４２ 加算器
８０５ 選択部
１１０１、１２０１、１３０１ 受信部
１１０２、１２０２、１３０２ アナログデジタル変換部
１１０３ 同期部
１１０４、１２０３、１３０４ 位相固定ループ
１１０５、１２０５、１３０５ 復調部
１１０６、１２０６、１３０６ チャネルデコーダ
１２０４ デジタルアナログ変換部
１３０３ サンプラー
７０２ ループフィルター
７０３ 発振部
７１１ 乗算器
７１２ 誤差信号生成部
８０１ 実数値抽出部
８０２ 虚数値抽出部
８０３ 制御部
８０４ 演算部
８０４１ 減算器
８０４２ 加算器
８０５ 選択部
１１０１、１２０１、１３０１ 受信部
１１０２、１２０２、１３０２ アナログデジタル変換部
１１０３ 同期部
１１０４、１２０３、１３０４ 位相固定ループ
１１０５、１２０５、１３０５ 復調部
１１０６、１２０６、１３０６ チャネルデコーダ
１２０４ デジタルアナログ変換部
１３０３ サンプラー
Claims (24)
- 位相固定ループ回路であって、
入力信号とフィードバック信号が乗算された信号が属する期間を、該信号の実数値および虚数値の大きさを使用して判定し、前記判定された期間を使用して、前記信号に関する３値のうちの１つを前記信号に対応する誤差信号として選択的に出力するための位相検出部と、
前記誤差信号をループフィルタリングするループフィルターと、
前記ループフィルタリングされた誤差信号に従って所定の周波数信号を発振し、前記発振された信号を前記フィードバック信号として前記位相検出部へ提供する発振部と、
を有し、
前記３値は、前記信号の虚数値と、前記虚数値から前記信号の実数値を減算した結果である差分値と、前記実数値と前記虚数値との加算値であり、
前記位相検出部は、
前記信号の前記実数値が所定のしきい値より大きいか又は同一の場合には、前記信号が第１の期間に属すると判定するとともに前記虚数値を前記誤差信号として出力し、
前記信号の前記実数値が前記しきい値より小さく、前記信号の前記虚数値が０より大きいか又は等しい場合には、前記信号が第２の期間に属すると判定するとともに前記差分値を前記誤差信号として出力し、
前記信号の前記実数値が前記しきい値より小さく、前記信号の前記虚数値が０より小さい場合には、前記信号が第３の期間に属すると判定するとともに前記加算値を前記誤差信号として出力するように構成されていることを特徴とする位相固定ループ回路。 - 前記位相検出部は、
前記入力信号と前記フィードバック信号とを乗算するための乗算器と、
前記乗算器から受信された前記信号の前記実数値と前記虚数値の大きさに従って、前記信号が属している期間を判定して前記誤差信号を出力する誤差信号生成部と、
を有することを特徴とする請求項１記載の位相固定ループ回路。 - 前記誤差信号生成部は、
前記乗算器から受信された信号から実数値を抽出する実数値抽出部と、
前記乗算器から受信された信号から虚数値を抽出する虚数値抽出部と、
前記実数値と前記虚数値とを用いて複数の演算値を生成し、前記虚数値と、前記虚数値から前記実数値を減算した結果である差分値と、前記実数値と前記虚数値との加算値を出力する演算部と、
前記複数の演算値のうちの一つを選択するための選択信号を出力する制御部と、
前記選択信号に応じて前記複数の演算値のうちの一つを選択する選択部と、
を有することを特徴とする請求項２記載の位相固定ループ回路。 - 前記演算部は、
前記実数値と前記虚数値とを加算する加算器と、
前記実数値を前記虚数値から減算する減算器と、
を有することを特徴とする請求項３記載の位相固定ループ回路。 - 入力信号とフィードバック信号が乗算された信号が属する期間を、該信号の実数値および虚数値の大きさを使用して判定するステップと、
前記判定された期間を使用して、前記信号に関する３値のうちの１つを前記信号に対応する誤差信号として選択的に出力するステップと、
前記誤差信号をループフィルタリングするステップと、
前記ループフィルタリングされた誤差信号に従って、所定の周波数信号を発振するステップと、
前記発振された信号をフィードバックするステップと、
を有し、
前記３値は、前記信号の虚数値と、前記虚数値から前記信号の実数値を減算した結果である差分値と、前記実数値と前記虚数値との加算値であり、
前記期間を判定するステップは、
前記信号の前記実数値が所定のしきい値より大きいか又は同一の場合には、前記信号が第１の期間に属すると判定するとともに前記虚数値を前記誤差信号として出力するステップと、
前記信号の前記実数値が前記しきい値より小さく、前記信号の前記虚数値が０より大きいか又は同一の場合には、前記信号が第２の期間に属すると判定するとともに前記差分値を前記誤差信号として出力ステップと、
前記信号の前記実数値が前記しきい値より小さく、前記信号の前記虚数値が０より小さい場合には、前記信号が第３の期間に属すると判定するとともに前記加算値を前記誤差信号として出力するステップと、
を具備していることを特徴とするデジタル位相固定方法。 - アンテナから無線周波数信号を受信して中間周波数信号を出力する受信部と、
前記中間周波数信号をデジタル信号に変換するアナログデジタル変換部と、
前記デジタル信号の位相を補償する位相固定ループ部と、
前記位相固定ループ部の出力に基づいて前記デジタル信号の周波数を同期させる同期部と、
を有し、
前記位相固定ループ部は、
入力信号とフィードバック信号が乗算された信号が属する期間を、該信号の実数値および虚数値の大きさを使用して判定し、前記判定された期間を使用して、前記信号に関する３値のうちの１つを前記信号に対応する誤差信号として選択的に出力するための位相検出部と、
前記誤差信号に従って所定の周波数信号を発振し、該発振された信号をフィードバックするための発振部と、
を有し、
前記３値は、前記信号の虚数値と、前記虚数値から前記信号の実数値を減算した結果である差分値と、前記実数値と前記虚数値との加算値であり、
前記位相検出部は、
前記信号の前記実数値が所定のしきい値より大きいか又は同一の場合には、前記信号が第１の期間に属すると判定するとともに前記虚数値を前記誤差信号として出力し、
前記信号の前記実数値が前記しきい値より小さく、前記信号の前記虚数値が０より大きいか又は等しい場合には、前記信号が第２の期間に属すると判定するとともに前記差分値を前記誤差信号として出力し、
前記信号の前記実数値が前記しきい値より小さく、前記信号の前記虚数値が０より小さい場合には、前記信号が第３の期間に属すると判定するとともに前記加算値を前記誤差信号として出力することを特徴とする受信器。 - 前記位相固定ループ部は、
前記誤差信号をループフィルタリングするループフィルターをさらに有し、
前記発振部は、前記ループフィルタリングされた誤差信号に従って所定の周波数信号を発振し、前記発振された信号を前記フィードバック信号として前記位相検出部へ提供することを特徴とする請求項６記載の受信器。 - 前記位相検出部は、
前記入力信号と前記フィードバック信号とを乗算するための乗算器と、
前記乗算器から受信された前記信号の前記実数値と前記虚数値の大きさに従って前記信号が属する期間を判定し、該判定された期間に従う前記誤差信号として前記信号に関する前記３値のうちの１つを選択的に出力する誤差信号生成部と、
をさらに有することを特徴とする請求項６記載の受信器。 - 前記誤差信号生成部は、
前記乗算器から受信された信号から実数値を抽出する実数値抽出部と、
前記乗算器から受信された信号から虚数値を抽出する虚数値抽出部と、
前記実数値と前記虚数値とを用いて複数の演算値を生成し、前記信号の虚数値と、前記虚数値から前記信号の実数値を減算した結果である差分値と、前記実数値と前記虚数値との加算値を出力する演算部と、
前記複数の演算値のうちの一つを選択するための選択信号を出力する制御部と、
前記選択信号に応じて前記複数の演算値のうちの一つを選択する選択部と、
を有することを特徴とする請求項８記載の受信器。 - 前記演算部は、
前記実数値と前記虚数値とを加算する加算器と、
前記実数値を前記虚数値から減算する減算器と、
を有することを特徴とする請求項９記載の受信器。 - 位相補償を通して生成された基底帯域信号を復調する復調部と、
前記復調された信号をデコーディングするチャネルデコーダと、
をさらに有することを特徴とする請求項６記載の受信器。 - アンテナから無線周波数信号を受信して基底帯域信号を出力する受信部と、
前記基底帯域信号をデジタル信号に変換するアナログデジタル変換部と、
前記デジタル信号の位相を補償する位相固定ループ部と、
を有し、
前記位相固定ループ部は、
入力信号とフィードバック信号が乗算された信号が属する期間を、該信号の実数値および虚数値の大きさを使用して判定し、前記判定された期間を使用して、前記信号に関する３値のうちの１つを前記信号に対応する誤差信号として選択的に出力するための位相検出部と、
前記誤差信号に従って所定の周波数信号を発振し、該発振された信号をフィードバックさせるための発振部と、
を有し、
前記判定された期間を使用した前記信号に対応する誤差信号としての前記３値は、前記信号の虚数値と、前記虚数値から前記信号の実数値を減算した結果である差分値と、前記実数値と前記虚数値との加算値であり、
前記位相検出部は、
前記信号の前記実数値が所定のしきい値より大きいか又は同一の場合には、前記信号が第１の期間に属すると判定するとともに前記虚数値を前記誤差信号として出力し、
前記信号の前記実数値が前記しきい値より小さく、前記信号の前記虚数値が０より大きいか又は等しい場合には、前記信号が第２の期間に属すると判定するとともに前記差分値を前記誤差信号として出力し、
前記信号の前記実数値が前記しきい値より小さく、前記信号の前記虚数値が０より小さい場合には、前記信号が第３の期間に属すると判定するとともに前記加算値を前記誤差信号として出力することを特徴とする受信器。 - 前記位相固定ループ部の出力をアナログ信号に変換し、前記アナログ信号を前記受信部へフィードバックさせるデジタルアナログ変換部をさらに有することを特徴とする請求項１２記載の受信器。
- 前記位相固定ループ部は、前記誤差信号をループフィルタリングするループフィルターをさらに有し、
前記発振部は、前記ループフィルタリングされた誤差信号に従って所定の周波数信号を発振し、前記発振された信号を前記フィードバック信号として前記位相検出部へ提供することを特徴とする請求項１２記載の受信器。 - 前記位相検出部は、
前記入力信号と前記フィードバック信号とを乗算するための乗算器と、
前記乗算器から受信された前記信号の前記実数値と前記虚数値の大きさに従って前記信号が属する期間を判定し、前記判定された期間に従う前記誤差信号として前記信号に関する前記３値のうちの１つを選択的に出力する誤差信号生成部と、
をさらに有することを特徴とする請求項１４記載の受信器。 - 前記誤差信号生成部は、
前記乗算器から受信された信号から実数値を抽出する実数値抽出部と、
前記乗算器から受信された信号から虚数値を抽出する虚数値抽出部と、
前記実数値と前記虚数値とを用いて複数の演算値を生成し、前記信号の虚数値と、前記虚数値から前記信号の実数値を減算した結果である差分値と、前記実数値と前記虚数値との加算値を出力する演算部と、
前記複数の演算値のうちの一つを選択するための選択信号を出力する制御部と、
前記選択信号に応じて前記複数の演算値のうちの一つを選択する選択部と、
を有することを特徴とする請求項１５記載の受信器。 - 前記演算部は、
前記実数値と前記虚数値とを加算する加算器と、
前記実数値を前記虚数値から減算する減算器と、
を有することを特徴とする請求項１６記載の受信器。 - 前記位相固定ループ部で位相補償された基底帯域信号を復調する復調部と、
前記復調された信号をデコーディングするチャネルデコーダと、
をさらに有することを特徴とする請求項１２記載の受信器。 - アンテナから無線周波数信号を受信して基底帯域信号を出力する受信部と、
前記基底帯域信号をデジタル信号に変換するアナログデジタル変換部と、
前記デジタル信号の時間を補償する位相固定ループ部と、
前記デジタル信号の時間同期を獲得するサンプラーと、
を有し、
前記位相固定ループ部は、
入力信号とフィードバック信号が乗算された信号が属する期間を、該信号の実数値および虚数値の大きさを使用して判定し、前記判定された期間を使用して、前記信号に関する３値のうちの１つを前記信号に対応する誤差信号として選択的に出力するための位相検出部と、
前記誤差信号に従って所定の周波数信号を発振し、該発振された信号をフィードバックさせるための発振部と、
を有し、
前記判定された期間に従う誤差信号としての前記３値は、前記信号の虚数値と、前記虚数値から前記信号の実数値を減算した結果である差分値と、前記実数値と前記虚数値との加算値であり、
前記位相検出部は、
前記信号の前記実数値が所定のしきい値より大きいか又は同一の場合には、前記信号が第１の期間に属すると判定するとともに前記虚数値を前記誤差信号として出力し、
前記信号の前記実数値が前記しきい値より小さく、前記信号の前記虚数値が０より大きいか又は等しい場合には、前記信号が第２の期間に属すると判定するとともに前記差分値を前記誤差信号として出力し、
前記信号の前記実数値が前記しきい値より小さく、前記信号の前記虚数値が０より小さい場合には、前記信号が第３の期間に属すると判定するとともに前記加算値を前記誤差信号として出力することを特徴とする受信器。 - 前記位相固定ループ部は、前記誤差信号をループフィルタリングするループフィルターをさらに有し、
前記発振部は、前記ループフィルタリングされた誤差信号に従って所定の周波数信号を発振し、前記発振された信号を前記フィードバック信号として前記位相検出部へ提供することを特徴とする請求項１９記載の受信器。 - 前記位相検出部は、
前記入力信号と前記フィードバック信号との位相差を検出するための乗算器と、
前記乗算器から受信された前記信号の前記実数値と前記虚数値の大きさに従って前記信号が属する期間を判定して、前記誤差信号を出力する誤差信号生成部と、
を有することを特徴とする請求項２０記載の受信器。 - 前記誤差信号生成部は、
前記乗算器から受信された信号から実数値を抽出する実数値抽出部と、
前記乗算器から受信された信号から虚数値を抽出する虚数値抽出部と、
前記実数値と前記虚数値とを用いて複数の演算値を生成し、前記虚数値と、前記虚数値から前記実数値を減算した結果である差分値と、前記実数値と前記虚数値との加算値を出力する演算部と、
前記複数の演算値のうちの一つを選択するための選択信号を出力する制御部と、
前記選択信号に応じて前記複数の演算値のうちの一つを選択する選択部と、
を有することを特徴とする請求項２１記載の受信器。 - 前記演算部は、
前記実数値と前記虚数値とを加算する加算器と、
前記実数値を前記虚数値から減算する減算器と、
を有することを特徴とする請求項２２記載の受信器。 - 前記位相固定ループ部で位相補償された基底帯域信号を復調する復調部と、
前記復調された信号をデコーディングするチャネルデコーダと、
をさらに有することを特徴とする請求項１９記載の受信器。
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Citations (1)
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|---|---|---|---|---|
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