WO2019049480A1 - センサ装置および測定方法 - Google Patents

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waveform data
unit
delay
sensor device
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頌一 大中
雄介 飯田
良介 都築
康二 井口
原田　治
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オムロン株式会社
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    • G01S7/4915—Time delay measurement, e.g. operational details for pixel components; Phase measurement

Definitions

  • the present invention relates to a sensor device and a measurement method, and more particularly to a sensor device and a measurement method for measuring a distance or a change in distance to an object.
  • a sensor device which emits light toward a target and receives reflected light to determine the presence or absence of the target and measure the distance to the target.
  • the photoelectric sensor described in Patent Document 1 includes a light emitting element that repeatedly generates detection light, a light receiving element that receives reflected light of the detection light, a binarization processing unit that binarizes a light reception signal, and binarization.
  • the waveform detection unit detects waveform data indicating time change of the light reception signal
  • the waveform integration unit generates integrated waveform data by integrating two or more waveform data by matching the light emission timing of the light emitting element, and integrated waveform data
  • a work determination unit that determines the presence or absence of a work that is an object based on the determination result.
  • the waveform detection unit includes a waveform capture unit including a plurality of storage elements, a light reception signal distribution unit that supplies a binarized light reception signal to each storage element, and a capture signal distribution that supplies a capture signal to each storage element Including the department.
  • the light reception signal distribution unit is formed of a delay line configured by connecting a plurality of delay circuits in series, and a binarized light reception signal is input to an input terminal thereof.
  • the photoelectric sensor described in Patent Document 1 requires a large number of delay circuits in order to extend the distance range in which the distance to the object can be measured. Therefore, as the distance range is extended, the logical capacity of the light reception signal distribution unit is increased accordingly. In addition, when a large number of delay circuits are provided, variation in measurement results due to temperature becomes large. In order to improve the variation in the measurement results, the number of times of sampling of the light reception signal is increased, and the circuit size is increased.
  • An object of the present invention is to provide a sensor device and a measurement method capable of improving the measurement accuracy of a distance or a change in distance with an object without increasing the circuit scale.
  • a sensor device that measures a distance or a change in distance to an object, and a transmission unit that transmits a transmission signal toward the object, and a reception where the transmission signal is reflected by the object
  • a receiver for receiving a signal and binarizing the received signal, and generating first waveform data obtained by sampling the received signal at a sampling cycle based on the transmission timing of the transmitted signal, and
  • a first integration unit that generates a first integrated waveform data by integrating waveform data of No. 1 with respect to a plurality of transmissions by the transmission unit; and a first integration waveform data that appears in the first integrated waveform data due to the presence of an object.
  • the reference timing is determined based on the position of the feature point, and the timing at which the stop signal is generated is determined based on the reference timing when the transmission unit transmits the transmission signal.
  • a plurality of delay elements connected in series, generating a second waveform data by fetching the reception signal from each of the delay elements in response to the generation of the stop signal, and determining the second waveform data from the stop signal.
  • At least one delay circuit unit that generates the second integrated waveform data by integrating for the number of clock cycles, the position of the second feature point that appears in the second integrated waveform data due to the presence of the object, and the stop
  • a distance calculation unit that calculates the distance to the object based on the timing at which the signal is generated.
  • the delay circuit unit further includes a second integration unit that integrates the second integrated waveform data output from each of the plurality of parallelized delay circuit units.
  • the first integration unit integrates the first waveform data by the first number of times to generate the first integrated waveform data
  • the timing determination unit generates the first integrated waveform data based on the reference timing every first number of times.
  • the stop signal is generated
  • the delay circuit unit integrates the second waveform data a second number of times to generate second integrated waveform data.
  • the efficiency of measurement is higher than when the first number of times and the second number of times are different.
  • the delay circuit unit includes a temperature correction unit including a plurality of serially connected delay elements, and the temperature correction unit is configured to set the delay width at the current temperature based on the delay width of the delay element of the reference clock time.
  • the distance calculation unit corrects the distance to the object based on the delay width at the current temperature.
  • the first feature point is a rising time point of the first integrated waveform data which first crosses the first threshold value
  • the first integration unit is configured to generate the first integrated waveform data and the first integrated waveform data.
  • a first feature point is determined by searching the intersection with the threshold value from the past to the future or from the future to the past in a sampling cycle.
  • the first threshold is set to 1 ⁇ 2 of the number of integrations of the first waveform data, and changed from 1 ⁇ 2 according to the distance between the object and the sensor device or the reflectance of the object. Ru.
  • the second feature point is an intersection of the second integrated waveform data and the second threshold value
  • the delay circuit unit outputs the second integrated waveform data from the second feature point to the past or the future Search towards
  • the distance calculation unit filters the second integrated waveform data by a simple moving average or a weighted moving average before calculating the distance to the object.
  • the first integration unit has a resolution on the order of nanoseconds
  • the delay circuit unit has a resolution on the order of picoseconds.
  • a measurement method for measuring a distance or a change in distance to an object comprising: transmitting an outgoing signal toward the object; and receiving the outgoing signal reflected from the object A step of receiving a signal, binarizing the received signal, and generating first waveform data obtained by sampling the received signal at a sampling cycle based on a transmission timing of the transmission signal; Generating the first integrated waveform data by integrating the waveform data of the plurality of transmissions, and based on the position of the first feature point appearing in the first integrated waveform data due to the presence of the object.
  • Second waveform data is generated by taking in the reception signal from each of the plurality of serially connected delay elements, and the second integration is performed by integrating the second waveform data from the stop signal by a predetermined clock cycle Calculate the distance to the object based on the step of generating the waveform data, the position of the second feature point appearing in the second integrated waveform data due to the presence of the object, and the timing at which the stop signal is generated And the step of
  • FIG. 3 is a schematic view showing an example in which the sensor device 1 according to the embodiment of the present invention detects a workpiece 101. It is a functional block diagram showing circuit composition of sensor device 1 by an embodiment of this invention. It is the block diagram which showed the TDC delay line measurement part 33 by embodiment of this invention, and the circuit structure of the periphery of it. It is the block diagram which showed an example of a concrete structure of the counter measurement part 32 by embodiment of this invention.
  • FIG. 8 is a timing diagram showing an outline of operations of the counter measurement unit 32 and its periphery according to the embodiment of the present invention. It is the timing diagram which showed operation of rough measurement of counter measurement part 32 by an embodiment of this invention.
  • FIG. 7 is a timing diagram showing an outline of operations of the TDC delay line measurement unit 33 and its periphery according to the embodiment of the present invention.
  • FIG. 7 is a waveform diagram showing a temperature correction operation of delay element 6 of temperature correction TDC delay line 310 according to the embodiment of the present invention. It is the wave form diagram which showed the processing result in the filter processing part 36 by the embodiment of this invention, and its periphery. It is the flow figure showing the flow of distance calculation processing to the subject of sensor device 1 by the embodiment of this invention.
  • FIG. 1 is a schematic view showing the appearance of a sensor device 1 according to the embodiment of the present invention.
  • (A) is a perspective view of the sensor device 1 as viewed from the upper left
  • (B) is a perspective view of the sensor device 1 as viewed from the upper right.
  • sensor device 1 includes operation indicator light 11 indicating that sensor device 1 is in the output state, stability indicator light 12 indicating that sensor device 1 is in the stable state, and sensor device 1.
  • Sensor device 1 is, for example, a photoelectric sensor.
  • an organic EL Electro Luminescence
  • FIG. 2 is a schematic view showing an example in which the sensor device 1 according to the embodiment of the present invention detects the workpiece 101. As shown in FIG.
  • sensor device 1 projects detection light toward workpiece 101.
  • the detection light reflected by the work 101 is received again by the sensor device 1.
  • the sensor device 1 can measure the distance from the workpiece 101 precisely by performing signal processing on the received detection light in the sensor device 1.
  • a mode of measuring a workpiece flowing on a factory line from above can be considered.
  • electromagnetic waves and sound waves can be considered to be output from the sensor device 1 to the work 101.
  • FIG. 3 is a functional block diagram showing a circuit configuration of the sensor device 1 according to the embodiment of the present invention.
  • the sensor device 1 displays a light emitting element 14, a light receiving element 15, a light emitting circuit 24, a light receiving circuit 25, an FPGA (Field-Programmable Gate Array) 30, and a CLK 45.
  • An operation unit 50 and a light emitting element temperature control unit 55 are included.
  • the FPGA 30 includes a light emitting oscillator 31, a counter measurement unit 32, a time-to-digital converter (TDC) delay line measurement unit 33, a waveform integration unit 34, a light reception amount calculation unit 35, and a filter processing unit 36.
  • TDC time-to-digital converter
  • the FPGA 30 includes a stage number calculation processing unit 37, a distance conversion unit 38, a register 39, an output determination unit 40, an interface unit 41, a clock generation unit 46, and a PLL (Phase Locked Loop) 47.
  • the FPGA 30 can be replaced by an integrated circuit such as an application specific integrated circuit (ASIC).
  • the TDC delay line measurement unit 33 includes a temperature correction TDC delay line 310.
  • the light emitting element 14 repeatedly emits the detection light toward the work 101 (see FIG. 2). Although the case where detection light is emitted periodically will be described below, it may be emitted randomly.
  • the light emitting element 14 is, for example, an LD (Laser Diode).
  • the detection light is, for example, pulsed light.
  • the light emitting circuit 24 receives the pulse control signal P1 and the power control signal P2 of the light emitting element 14 from the light emitting oscillator 31, and controls the detection light emitted from the light emitting element 14.
  • the light receiving element 15 receives the detection light reflected from the workpiece 101.
  • the light receiving element 15 is, for example, an APD (Avalanche Photo Diode).
  • the light receiving circuit 25 outputs the light receiving signal RT from the light receiving element 15 to the FPGA 30.
  • the light reception signal RT is binarized by the light reception circuit 25.
  • the CLK 45 sends, for example, an oscillation signal of 20 MHz to the clock generation unit 46.
  • the clock generation unit 46 receives the oscillation signal and outputs a reference clock.
  • the PLL 47 receives the reference clock and outputs a clock signal Ck phase-locked to a desired frequency.
  • the clock signal Ck is output to each block of the FPGA 30.
  • the light emitting oscillator 31 receives the output signal from the light emitting element temperature control unit 55, and outputs the pulse control signal P1 and the power control signal P2 to the light emitting circuit 24.
  • the light projecting element temperature control unit 55 controls the light projecting power based on the temperature information of the light projecting element 14. Further, the light emitting oscillator 31 outputs to the counter measuring unit 32 a start signal Str that causes the counter measuring unit 32 to start counting in synchronization with the pulse control signal P1.
  • the counter measurement unit 32 receives the light reception signal RT and the start signal Str, starts counting the light reception signal RT, and outputs the stop signal Stp corresponding to the feature point of the light reception signal RT to the TDC delay line measurement unit 33.
  • the TDC delay line measurement unit 33 receives the light reception signal RT and the stop signal Stp, and outputs delay line output signals D1 to D4 to the waveform integration unit.
  • the TDC delay line measurement unit 33 is different from TDC that measures the time of a stop pulse that arrives after a start pulse, that is, a single hit TDC that uses a delay line.
  • the temperature correction TDC delay line 310 receives the reference signal from the PLL 47 and outputs the temperature correction delay line output signal Dr to the distance conversion unit 38.
  • the waveform integration unit 34 outputs, to the filter processing unit 36, an integration signal Dt obtained by integrating the delay line output signals D1 to D4.
  • the light reception amount calculation unit 35 receives the integration result of the waveform integration unit 34 and calculates the light reception amount of the light receiving element 15.
  • the filter processing unit 36 receives the integration signal Dt, and outputs a filter output signal Ft obtained by filtering the integration result to the stage number calculation processing unit 37.
  • the stage number calculation processing unit 37 receives the filter output signal Ft, and calculates the number of stages of the delay circuit corresponding to the time from the light projection start to the light reception measurement point.
  • the distance conversion unit 38 performs temperature correction on the calculated number of stages of the delay circuit using the temperature correction delay line output signal Dr, and then converts it into a distance to the work 101 (see FIG. 2).
  • the register 39 stores output results and the like of the light reception amount calculation unit 35 and the distance conversion unit 38.
  • the output determination unit 40 outputs, to the display / operation unit 50, a determination signal T2 for determining whether the work 101 exists or not based on the output results of the light reception amount calculation unit 35 and the distance conversion unit 38.
  • the interface unit 41 outputs the output results of the light reception amount calculation unit 35 and the distance conversion unit 38 stored in the register 39 to the display / operation unit 50 as a measurement signal T1.
  • the display / operation unit 50 includes the output indicator light 11, the stability indicator light 12, the operation button 13, the display unit 17, and the input buttons 18 and 19 shown in FIG.
  • the display / operation unit 50 receives the measurement signal T 1 and outputs the setting data T 3 input from the operation button 13 and the input buttons 18 and 19 to the interface unit 41.
  • the display / operation unit 50 includes a CPU (Central Processing Unit) that controls the sensor device 1.
  • CPU Central Processing Unit
  • FIG. 4 is a block diagram showing a circuit configuration of the TDC delay line measurement unit 33 and its periphery according to the embodiment of the present invention.
  • counter measurement unit 32 in response to light reception signal RT and start signal Str, counter measurement unit 32 starts counting light reception signal RT based on clock signal Ck output from PLL 47.
  • the counter measurement unit 32 outputs stop signals Stp1, Stp2, Stp3, and Stp4 (hereinafter, also collectively referred to as “stop signal Stp”) corresponding to the feature points of the light reception signal RT to the TDC delay line measurement unit 33.
  • the TDC delay line measurement unit 33 includes a first TDC delay line 301, a second TDC delay line 302, a third TDC delay line 303, a fourth TDC delay line 304, and a temperature correction TDC delay line 310. And a buffer 315.
  • a temperature correction TDC delay line 310 for temperature correction is provided. Thereby, the variation due to the temperature or the voltage of the measurement result can be corrected.
  • the first TDC delay line 301 includes delay elements 6-1, 6-2, 6-3,..., 6-n (n is a natural number, hereinafter also collectively referred to as “delay element 6”), and a flip flop circuit 7 , 7-n (hereinafter collectively referred to as “flip-flop circuit 7").
  • Delay element 6 is, for example, an inverter (NOT gate).
  • the flip flop circuit 7 is a D flip flop, and may be replaced by a latch circuit or the like.
  • the delay circuit 6 according to the embodiment of the present invention is delayed using carry by carry for high-speed operation of LE (Logic Element). Thereby, in the FPGA 30, a high resolution delay circuit 6 of picosecond order is realized.
  • the delay circuit 6 in the FPGA 30 can also be realized by using the delay between the clock input and the Q input of the D flip flop. In this case, a stable delay time on the order of nanoseconds can be obtained.
  • the delay element 6-1 receives the light reception signal RT, delays the light reception signal RT for a predetermined time, and then inputs it to the delay element 6-2 and the flip flop circuit 7-1.
  • the flip-flop circuit 7-1 outputs the input from the delay element 6-1 at the input timing of the stop signal Stp1.
  • the delay element 6-2 receives the output of the delay element 6-1 and delays the output for a predetermined time, and then inputs it to the delay element 6-3 and the flip flop circuit 7-2.
  • the flip-flop circuit 7-2 outputs the input from the delay element 6-2 at the input timing of the stop signal Stp1. The same applies to the delay elements 6-3 and later and the flip-flop circuits 7-3 and later.
  • the first TDC delay line 301 is a delay signal Q1, Q2, Q3,..., Qn (hereinafter referred to as “delay signal Q”) output in synchronization from the flip flop circuits 7-1, 7-2, 7-3,.
  • delay signal Q a delay signal
  • the delay line output signal D1a is waveform data of the light reception signal RT having a time length corresponding to the sum of the delay times of the delay elements 6-1, 6-2, 6-3,.
  • the buffer 315 outputs a delay line output signal D1 obtained by integrating the delay line output signal D1a m times.
  • the circuit configuration of the TDC delay lines 302 to 304 is similar to that of the TDC delay line 301.
  • the TDC delay lines 301 to 304 are driven by the clock signal Ck from the PLL 47.
  • the circuit configuration of the temperature correction TDC delay line 310 is the same as that of the TDC delay line 301.
  • the temperature correction TDC delay line 310 is driven by the clock signal Ck from the PLL 47.
  • Timing adjustment circuit 48 outputs the reference start signal Ref_Str and the reference stop signal Ref_Stp created based on the clock signal Ck from the PLL 47 to the temperature correction TDC delay line 310.
  • Timing adjustment circuit 48 includes, for example, a differentiation circuit that detects a rising edge or a falling edge of clock signal Ck, and a division circuit that divides clock signal Ck.
  • the delay width of the delay element 6 included in the TDC delay lines 301 to 304 changes with the ambient temperature. Therefore, when the distance to the object is calculated from the delay width, the distance also changes according to the temperature.
  • the temperature correction TDC delay line 310 is for correcting such variation in the number of delay stages due to temperature.
  • FIG. 5 is a block diagram showing an example of a specific configuration of counter measurement unit 32 according to the embodiment of the present invention.
  • counter measurement unit 32 includes a light reception signal reception unit 321, a signal storage unit 322, a stop signal determination unit 323, and a stop timing management unit 324.
  • the light reception signal reception unit 321 reads the binarized light reception signal RT based on the timing of the start signal Str.
  • the signal storage unit 322 stores the received light reception signal RT.
  • the signal storage unit 322 integrates measurement results for n measurement cycles in the rough measurement based on the clock.
  • the stop signal determination unit 323 outputs a sampling signal Smp based on the clock signal to the accumulated light reception signal RT.
  • the stop signal determination unit 323 recognizes the rising point of the integrated value of the light reception signal RT that first crosses the determination threshold as the measurement point, and outputs the stop signal StpN at this time.
  • the measurement point is not limited to the rising point, and may be the falling point or another feature point.
  • Stop timing management unit 324 receives stop signal StpN, and simultaneously outputs stop signals Stp1, Stp2, Stp3, and Stp4 to TDC delay lines 301 to 304 every 256 clock cycles based on the timing of start signal Str. Do.
  • the stop timing management unit 324 includes a register for correcting a time difference due to a difference in wiring length for outputting the stop signals Stp1, Stp2, Stp3, and Stp4. By using the said register
  • FIG. 6 is a timing chart showing an outline of operations of the counter measurement unit 32 and its periphery according to the embodiment of the present invention.
  • the entire range of the measurement range of the sensor device 1 is roughly measured by a counter method using a clock signal.
  • the rough measurement is performed with nanosecond resolution.
  • only the periphery of the measurement point estimated by rough measurement is finely measured by the TDC delay line method. Specifically, by outputting a stop signal of fine measurement near the measurement point searched by rough measurement, the vicinity of the object can be measured with high accuracy.
  • the fine measurement is performed with picosecond resolution.
  • the light emitting element 14 emits a light emitting pulse P1 having a pulse width Pt.
  • the fixed period Mt after emission of the light emitting pulse P1 is a measurement section M1 of the light emitting pulse P1.
  • the counter measurement unit 32 samples the binarized information of the light reception signal RT with the sampling signal Smp based on the clock signal during the measurement period M1.
  • the binary information is associated with time information because it is sampled based on a clock signal.
  • the light reception signal RT is obtained, for example, by inputting a signal from the light receiving element 15 by a low voltage differential signaling (LVDS) method.
  • the partial waveform RTp of the light reception signal RT is a reflected wave corresponding to the light emission pulse P1.
  • the counter integration signal Cn is obtained by measuring the binarization information of the light reception signal RT with the sampling signal Smp until it reaches a predetermined integration number (n times), and integrating the binarization information n times for each clock.
  • the counter measurement unit 32 recognizes the rising point of the counter integration signal Cn that first intersects the determination threshold Th as a measurement point, and outputs a stop signal at this point.
  • the determination of this measurement point is only an example, and can also be made at other feature points such as the fall time.
  • a new waveform is searched from temporally old waveforms to find a feature point of the light reception signal RT.
  • the TDC delay line measurement unit 33 receives the stop signal obtained by the rough measurement, and finely measures only immediately before the stop signal.
  • the TDC delay lines 301, 302,... Receive the stop signals Stp1, Stp2,... In the delay line measurement DL, and perform fine measurement only around the measurement point.
  • an old waveform is searched from a waveform that is temporally new.
  • the measurement point can be searched at a point with the highest signal level as much as possible, and the influence of noise such as external light can be minimized.
  • speeding up of the sensor response of the sensor device 1 and stabilization of the measurement can be performed by performing the following processing together.
  • the distance to the object can be measured using the results of rough measurement and fine measurement at the time of operation by the user. As a result, the output response speed of the sensor device 1 can be increased.
  • the output response speed of the sensor device 1 can be increased by performing the fine measurement using the result of the previous rough measurement.
  • fine measurement can be performed based on the result of the previous rough measurement.
  • the light quantity is insufficient in rough measurement, it is possible not to make a measurement error but to make a measurement error only in the case of a fine measurement error.
  • the amplitude reference value of the integrated waveform that determines the shortage of light amount in rough measurement or fine measurement can be determined based on the amplitude of the integrated waveform at the time of operation by the user.
  • FIG. 7 is a timing chart showing the rough measurement operation of the counter measurement unit 32 according to the embodiment of the present invention.
  • light reception signal reception unit 321 reads light reception signal RT based on the timing of start signal Str.
  • the light reception signal RT corresponds to the waveform shown in FIG.
  • the light reception signal RT is binarized, and the light reception signals RT1, RT2,..., RT256 (hereinafter also collectively referred to as “light reception signal RT”) are sequentially sent to the light reception signal take-in portion 321 according to the timing of the start signal Str. It is captured.
  • the counter integration signal Cn indicates the light reception signal RT accumulated in the signal accumulation unit 322, and corresponds to the waveform shown in FIG.
  • the stop signal determination unit 323 outputs a sampling signal Smp based on the clock signal as the counter integration signal Cn.
  • the stop signal determination unit 323 recognizes the rising point of the counter integration signal Cn that first intersects the determination threshold Th as a measurement point, and outputs the stop signal Stp at this time.
  • the determination threshold Th is variably set according to n measurement cycles (256 in FIG. 7) of the light reception signal RT.
  • the determination threshold Th is preferably set to 1/2 of the measurement cycle n of the light reception signal RT, but may not be 1/2.
  • the determination threshold Th is set to be larger than 1/2 of n measurement cycles of the light reception signal RT.
  • the counter integration signal Cn can be detected more sensitively.
  • FIG. 8 is a timing diagram showing an outline of operations of the TDC delay line measurement unit 33 and its periphery according to the embodiment of the present invention.
  • FIG. 8 shows an operation in the case where the number of times of counter measurement in the counter measurement unit 32 and the number of integrations in the TDC delay line measurement unit 33 are the same (256 in FIG. 8 but changeable). Note that in order to shorten the response time in the counter measurement unit 32 or the TDC delay line measurement unit 33, it is also possible to shorten either of the numbers for measurement. When the number of times of counter measurement and the number of times of integration are not the same, a waiting time occurs in the measurement of the counter or the delay line, which may lower the measurement efficiency.
  • start signal Str corresponding to clock signal Ck output from PLL 47 to each block of FPGA 30 has, for example, a cycle Tcyc.
  • the binarized light reception signal RT is fetched 256 times based on the timing of the start signal Str and integrated.
  • the stop signal determination unit 323 recognizes the rising point of the integrated value of the light reception signal RT that first crosses the determination threshold Th every 256 clock cycles as the measurement point, and at this time, the stop signals Stp1, Stp2, and Stp3. Are simultaneously output to TDC delay lines 301, 302, 303,.
  • the delay line output signal D1a is output on the first TDC delay line 301 in synchronization with the stop signal Stp1.
  • the buffer 315 outputs the delay line output signal D1 obtained by integrating the delay line output signal D1a 256 times in synchronization with the next stop signal Stp2, and receives the delay line output signal D2a.
  • the buffer 315 outputs the delay line output signal D2 obtained by integrating the delay line output signal D2a 256 times in synchronization with the next stop signal Stp3 and receives the delay line output signal D3a.
  • the delay line output signals D1, D2, D3,... are integrated by the waveform integration unit 34, pass through the filter processing unit 36, the stage number calculation processing unit 37, and the distance conversion unit 38. And the distance between
  • FIG. 9 is a waveform diagram showing the temperature correction operation of the delay element 6 of the temperature correction TDC delay line 310 according to the embodiment of the present invention.
  • delay element 6 included in temperature-compensated TDC delay line 310 has a delay width ⁇ 0.
  • the delay signal Q1 rises behind the reference start signal Ref_Str by the delay width ⁇ 0.
  • the delay signal Q2 rises behind the delay signal Q1 by a delay width ⁇ 0. The same applies to the delay signals Q3 and Q4.
  • the reference stop signal Ref_Stp rises after a predetermined time from the reference start signal Ref_Str.
  • delay element 6 included in temperature correction TDC delay line 310 has delay width ⁇ 1.
  • the delay signal Q1 rises behind the reference start signal Ref_Str by the delay width ⁇ 1.
  • the delay signal Q2 rises behind the delay signal Q1 by a delay width ⁇ 1. The same applies to the delay signals Q3 and Q4.
  • the reference stop signal Ref_Stp rises after a predetermined time from the reference start signal Ref_Str.
  • the number of delay stages (here, 1) can be obtained by measurement.
  • the delay width ⁇ 1 can be calculated from the delay width ⁇ 0 of the delay element 6 of the reference clock time.
  • delay element 6 included in temperature correction TDC delay line 310 has a delay width ⁇ 2.
  • the delay signal Q1 rises behind the reference start signal Ref_Str by the delay width ⁇ 2.
  • the delay signal Q2 rises behind the delay signal Q1 by a delay width ⁇ 2. The same applies to the delay signals Q3 and Q4.
  • the reference stop signal Ref_Stp rises after a predetermined time from the reference start signal Ref_Str.
  • the number of delay stages (here, 3) can be obtained by measurement.
  • the delay width ⁇ 2 can be calculated from the delay width ⁇ 0 of the delay element 6 of the reference clock time.
  • the buffer 315 outputs a temperature correction delay line output signal Dr obtained by integrating the temperature correction delay line output signal Dra m times.
  • FIG. 10 is a waveform diagram showing the result of processing in the filter processing unit 36 according to the embodiment of the present invention and the periphery thereof.
  • integration signal Dt is an integration signal of all delay line output signals D1 to D4.
  • the integrated signal Dt is filtered by moving average to improve the accuracy by noise reduction.
  • the filter output signal Ft is a waveform after weighting and filtering the integrated signal Dt with the weighting coefficient Fd.
  • the moving average may be a simple moving average without weighting in addition to the above-mentioned weighted moving average.
  • filter processing unit 36 receives integration signal Dt and outputs filter output signal Ft.
  • the filter processing unit 36 calculates an average value of the near region and is used as a smoothing filter.
  • the number-of-stages calculation processing unit 37 calculates the number of stages of the delay elements 6 based on the time when the light reception signal RT changes maximally from the intersection of the filter output signal Ft and the threshold value TH.
  • the distance conversion unit 38 converts the number of stages of the delay element 6 into a distance to the object.
  • FIG. 11 is a flow chart showing the flow of the process of calculating the distance to the object of the sensor device 1 according to the embodiment of the present invention.
  • FIG. 11 shows the flow of processing when the counter measurement in the counter measurement unit 32 and the integration number in the TDC delay line measurement unit 33 are the same.
  • step S1 a light emitting pulse is transmitted from the light emitting element 14 toward the object.
  • step S2 the counter measurement unit 32 samples the binarized information of the light reception signal RT.
  • step S3 it is determined whether the sampling has been integrated N times. In step S3, if the integration is performed N times, the process proceeds to step S4, and if the integration is not performed N times, the process returns to step S2 and the light reception sampling is continued until integration is performed N times.
  • step S4 a cross point at which the counter integration signal Cn crosses the determination threshold Th is detected.
  • step S5 a measurement point is identified based on the cross point, and a stop signal is output at this point.
  • step S6 the TDC delay line measurement unit 33 samples binary information of the light reception signal RT.
  • step S7 it is determined whether the sampling has been integrated M times. In step S7, if the integration has been performed M times, the process proceeds to step S8. If the integration has not been performed M times, the process returns to step S6 and the light reception sampling is continued until integration is performed M times.
  • step S8 the filter processing unit 36 performs filter processing on the integrated signal Dt.
  • step S9 the number of stages of delay elements 6 at which the light reception signal RT changes the most is calculated from the intersection of the filter output signal Ft and the threshold value TH.
  • step S10 the distance conversion unit 38 converts the number of stages of the delay element 6 into a distance to the object.
  • the distance to the object can be detected with high accuracy over a long distance without increasing the resources of the FPGA or ASIC.
  • the delay lines can be further increased in number according to the package size of the FPGA or ASIC, and the object can be detected with higher accuracy.
  • the sensor device 1 when using an ASIC whose delay time can be controlled, it is possible to input a light reception signal RT in which some time is shifted to the parallelized TDC delay line. As a result, in the sensor device 1, it is possible to realize high resolution more than the time resolution of one delay element.
  • the system configuration can be made compatible with a wide range of applications. Furthermore, by using together with the counter measurement unit, it is possible to suppress the variation due to the temperature as compared with the case of only the delay line configuration.
  • light has been described as an example of the measurement medium of the sensor device, but electromagnetic waves or sound waves may be substituted.
  • electromagnetic waves or sound waves may be substituted.
  • an electromagnetic wave or a sound wave is used as the measurement medium, not only the distance to the object but also the change in distance to the object can be measured.

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Abstract

対象物との距離を計測するセンサ装置であって、対象物に向かって検出光を繰り返し出射する投光部と、検出光の反射光を受光し、２値化された受光信号を出力する受光部と、検出光の出射を制御するとともに検出光の出射と同期したスタート信号を出力する投光発振部と、受光信号およびスタート信号を受けて受光信号のカウントを開始し、受光信号の特徴点に対応するストップ信号を出力するカウンタ計測部と、受光信号およびストップ信号を受けて、受光信号の特徴点の近傍における受光信号の遅延時間に対応するディレイライン出力信号を出力するディレイライン計測部と、ディレイライン出力信号に基づいて対象物との距離を算出する距離算出部とを備える。

Description

センサ装置および測定方法
　この発明は、センサ装置および測定方法に関し、特に、対象物との距離または距離変化を測定するセンサ装置および測定方法に関する。
　対象物に向けて光を出射し、その反射光を受光することにより、対象物の有無を判別し対象物との距離を測定するセンサ装置が知られている。特許文献１に記載された光電センサは、検出光を繰り返し生成する発光素子と、検出光の反射光を受光する受光素子と、受光信号を二値化する二値化処理部と、二値化受光信号の時間変化を示す波形データを検出する波形検出部と、発光素子の発光タイミングを一致させて２以上の波形データを積算し、積算波形データを生成する波形積算部と、積算波形データに基づいて対象物であるワークの有無を判別するワーク判別部とを備える。
　上記波形検出部は、複数の記憶素子からなる波形取込部と、二値化受光信号を各記憶素子に供給する受光信号分配部と、取込信号を各記憶素子に供給する取込信号分配部とを含む。当該受光信号分配部は、複数の遅延回路を直列接続して構成される遅延線路からなり、その入力端には二値化受光信号が入力される。
特開２０１５－７５４５３号公報
　特許文献１に記載の光電センサは、対象物との距離を測定可能な距離レンジを延ばそうとすると、多数の遅延回路が必要となる。そのため、距離レンジを延ばすと、それだけ受光信号分配部の論理容量が大きくなる。また、多数の遅延回路を設けると、温度による測定結果のバラつきが大きくなる。この測定結果のバラつきを改善しようとすると、受光信号のサンプリング回数が増大し、回路規模が増大する。
　この発明の目的は、回路規模を大きくせずに対象物との距離または距離変化の測定精度を向上させることが可能なセンサ装置および測定方法を提供することである。
　本開示のある局面によれば、対象物との距離または距離変化を測定するセンサ装置であって、対象物に向かって発信信号を発信する発信部と、発信信号が対象物で反射された受信信号を受信するとともに、当該受信信号を２値化する受信部と、発信信号の発信タイミングを基準として、受信信号をサンプリング周期でサンプリングすることで得られる第１の波形データを生成するとともに、第１の波形データを発信部による複数回の発信分について積算することで第１の積算波形データを生成する第１の積算部と、対象物の存在によって第１の積算波形データ内に現れる第１の特徴点の位置に基づいて基準タイミングを決定するとともに、発信部が発信信号を発信すると、基準タイミングに基づいてストップ信号を発生するタイミング決定部と、複数の直列接続された遅延素子を含み、ストップ信号の発生に応じて遅延素子の各々から受信信号を取り込むことで第２の波形データを生成し、第２の波形データをストップ信号から所定のクロック周期分だけ積算することで第２の積算波形データを生成する少なくとも１つの遅延回路部と、対象物の存在によって第２の積算波形データ内に現れる第２の特徴点の位置と、ストップ信号が発生されたタイミングとに基づいて、対象物までの距離を算出する距離算出部とを備える。
　好ましくは、遅延回路部が複数の場合、並列化された複数の遅延回路部の各々から出力される第２の積算波形データを積算する第２の積算部をさらに備える。
　好ましくは、第１の積算部は、第１の波形データを第１の回数だけ積算して第１の積算波形データを生成し、タイミング決定部は、第１の回数ごとに基準タイミングに基づいてストップ信号を発生し、遅延回路部は、第２の波形データを第２の回数だけ積算して第２の積算波形データを生成する。
　好ましくは、第１の回数と第２の回数とが同一である場合、第１の回数と第２の回数とが異なる場合よりも測定の効率が上がる。
　好ましくは、遅延回路部は、複数の直列接続された遅延素子を含む温度補正部を含み、温度補正部は、基準クロック時間の遅延素子の遅延幅に基づいて、現在の温度での遅延幅を算出し、距離算出部は、現在の温度での遅延幅に基づいて、対象物までの距離を補正する。
　好ましくは、第１の特徴点は、第１のしきい値と最初に交差する第１の積算波形データの立ち上がり時点であり、第１の積算部は、第１の積算波形データと第１のしきい値との交点をサンプリング周期で過去から未来または未来から過去に向かって探索することにより第１の特徴点を決定する。
　好ましくは、第１のしきい値は、第１の波形データの積算回数の１／２に設定され、対象物とセンサ装置との距離または対象物の反射率に応じて１／２から変更される。
　好ましくは、第２の特徴点は、第２の積算波形データと第２のしきい値との交点であり、遅延回路部は、第２の積算波形データを第２の特徴点から過去または未来に向かって探索する。
　好ましくは、距離算出部は、対象物までの距離を算出する前に、第２の積算波形データを単純移動平均または加重移動平均によってフィルタ処理する。
　好ましくは、第１の積算部は、ナノ秒のオーダーの分解能であり、遅延回路部は、ピコ秒のオーダーの分解能である。
　本開示の他の局面によれば、対象物との距離または距離変化を測定する測定方法であって、対象物に向かって発信信号を発信するステップと、発信信号が対象物で反射された受信信号を受信するとともに、当該受信信号を２値化するステップと、発信信号の発信タイミングを基準として、受信信号をサンプリング周期でサンプリングすることで得られる第１の波形データを生成するとともに、第１の波形データを複数回の発信分について積算することで第１の積算波形データを生成するステップと、対象物の存在によって第１の積算波形データ内に現れる第１の特徴点の位置に基づいて基準タイミングを決定するとともに、発信信号が発信されると、基準タイミングに基づいてストップ信号を発生するステップと、ストップ信号の発生に応じて複数の直列接続された遅延素子の各々から受信信号を取り込むことで第２の波形データを生成し、第２の波形データをストップ信号から所定のクロック周期分だけ積算することで第２の積算波形データを生成するステップと、対象物の存在によって第２の積算波形データ内に現れる第２の特徴点の位置と、ストップ信号が発生されたタイミングとに基づいて、対象物までの距離を算出するステップとを備える。
　この発明によれば、回路規模を大きくせずに対象物との距離または距離変化の測定精度を向上させることが可能となる。
この発明の実施の形態によるセンサ装置１の外観を示した模式図である。 この発明の実施の形態によるセンサ装置１がワーク１０１を検出する一例を示した模式図である。 この発明の実施の形態によるセンサ装置１の回路構成を示した機能ブロック図である。 この発明の実施の形態によるＴＤＣディレイライン計測部３３およびその周辺の回路構成を示したブロック図である。 この発明の実施の形態によるカウンタ計測部３２の具体的な構成の一例を示したブロック図である。 この発明の実施の形態によるカウンタ計測部３２およびその周辺の動作の概要を示したタイミング図である。 この発明の実施の形態によるカウンタ計測部３２のラフ計測の動作を示したタイミング図である。 この発明の実施の形態によるＴＤＣディレイライン計測部３３およびその周辺の動作の概要を示したタイミング図である。 この発明の実施の形態による温度補正ＴＤＣディレイライン３１０の遅延素子６の温度補正動作を示した波形図である。 この発明の実施の形態によるフィルタ処理部３６およびその周辺での処理結果を示した波形図である。 この発明の実施の形態によるセンサ装置１の対象物との距離算出処理の流れを示したフロー図である。
　この発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分については、同一符号を付してその説明は繰り返さない。
　図１は、この発明の実施の形態によるセンサ装置１の外観を示した模式図である。
　図１において、（Ａ）はセンサ装置１を左上から見た斜視図であり、（Ｂ）はセンサ装置１を右上から見た斜視図である。図１を参照して、センサ装置１は、センサ装置１が出力状態にあることを示す動作表示灯１１と、センサ装置１が安定状態にあることを示す安定表示灯１２と、センサ装置１へのティーチングを実行する操作ボタン１３と、対象物であるワークへ検出光を出射する投光素子１４と、検出光の反射光を受光する受光素子１５と、他の装置（図示せず）に接続され、電源、入出力、通信等に用いられるケーブル１６と、表示出力を行なうための表示部１７と、表示部１７に表示される数値を操作する入力ボタン１８，１９とを含む。センサ装置１は、たとえば光電センサである。表示部１７には、たとえば有機ＥＬ（Electro　Luminescence）が用いられる。
　図２は、この発明の実施の形態によるセンサ装置１がワーク１０１を検出する一例を示した模式図である。
　図２を参照して、センサ装置１は、ワーク１０１に向かって検出光を投光する。ワーク１０１で反射された検出光は、センサ装置１で再び受光される。センサ装置１は、受光した検出光をセンサ装置１内で信号処理することにより、ワーク１０１との距離を精密に測定することができる。この模式図の他にも、たとえば、工場のライン上を流れるワークを上から計測する態様も考えられる。また、センサ装置１からワーク１０１に出力されるのは、光の他に電磁波や音波も考えられる。
　図３は、この発明の実施の形態によるセンサ装置１の回路構成を示した機能ブロック図である。
　図３を参照して、センサ装置１は、投光素子１４と、受光素子１５と、投光回路２４と、受光回路２５と、ＦＰＧＡ（Field-Programmable　Gate　Array）３０と、ＣＬＫ４５と、表示・操作部５０と、投光素子温度制御部５５とを含む。ＦＰＧＡ３０は、投光発振器３１と、カウンタ計測部３２と、ＴＤＣ（Time-to-Digital　Converter）ディレイライン計測部３３と、波形積算部３４と、受光量算出部３５と、フィルタ処理部３６と、段数算出処理部３７と、距離換算部３８と、レジスタ３９と、出力判定部４０と、インターフェイス部４１と、クロック生成部４６と、ＰＬＬ（Phase　Locked　Loop）４７とを含む。ＦＰＧＡ３０は、ＡＳＩＣ（Application　Specific　Integrated　Circuit）などの集積回路でも代替可能である。ＴＤＣディレイライン計測部３３は、温度補正ＴＤＣディレイライン３１０を含む。
　投光素子１４は、ワーク１０１（図２参照）に向かって検出光を繰り返し出射する。以下では、検出光が周期的に出射される場合について説明するが、ランダムに出射される場合もある。投光素子１４は、たとえばＬＤ（Laser　Diode）である。検出光は、たとえばパルス光である。投光回路２４は、投光発振器３１から投光素子１４のパルス制御信号Ｐ１およびパワー制御信号Ｐ２を受けて、投光素子１４が出射する検出光を制御する。受光素子１５は、ワーク１０１から反射される検出光を受光する。受光素子１５は、たとえばＡＰＤ（Avalanche　Photo　Diode）である。受光回路２５は、受光素子１５からの受光信号ＲＴをＦＰＧＡ３０に出力する。受光信号ＲＴは、受光回路２５で２値化される。
　ＣＬＫ４５は、たとえば２０ＭＨｚの発振信号をクロック生成部４６に送出する。クロック生成部４６は、当該発振信号を受けて基準クロックを出力する。ＰＬＬ４７は、当該基準クロックを受けて、所望の周波数に位相同期されたクロック信号Ｃｋを出力する。クロック信号Ｃｋは、ＦＰＧＡ３０の各ブロックに出力される。
　投光発振器３１は、投光素子温度制御部５５からの出力信号を受けて、パルス制御信号Ｐ１およびパワー制御信号Ｐ２を投光回路２４に出力する。投光素子温度制御部５５は、投光素子１４の温度情報をもとに、投光パワーを制御する。また、投光発振器３１は、パルス制御信号Ｐ１と同期してカウンタ計測部３２でのカウントを開始させるスタート信号Ｓｔｒをカウンタ計測部３２に出力する。カウンタ計測部３２は、受光信号ＲＴおよびスタート信号Ｓｔｒを受けて受光信号ＲＴのカウントを開始し、受光信号ＲＴの特徴点に対応するストップ信号ＳｔｐをＴＤＣディレイライン計測部３３に出力する。
　ＴＤＣディレイライン計測部３３は、受光信号ＲＴおよびストップ信号Ｓｔｐを受けて、ディレイライン出力信号Ｄ１～Ｄ４を波形積算部３４に出力する。ＴＤＣディレイライン計測部３３は、スタートパルスから遅れて到達するストップパルスの時刻を測定するＴＤＣ、すなわち、ディレイラインを用いたシングルヒット型のＴＤＣとは異なる。
　温度補正ＴＤＣディレイライン３１０は、ＰＬＬ４７からの基準信号を受けて、温度補正ディレイライン出力信号Ｄｒを距離換算部３８に出力する。波形積算部３４は、ディレイライン出力信号Ｄ１～Ｄ４を積算した積算信号Ｄｔをフィルタ処理部３６に出力する。受光量算出部３５は、波形積算部３４の積算結果を受けて受光素子１５の受光量を算出する。
　フィルタ処理部３６は、積算信号Ｄｔを受けて、積算結果をフィルタ処理したフィルタ出力信号Ｆｔを段数算出処理部３７に出力する。段数算出処理部３７は、フィルタ出力信号Ｆｔを受けて、投光開始から受光測定ポイントまでの時間に対応する遅延回路の段数を算出する。距離換算部３８は、算出された遅延回路の段数を温度補正ディレイライン出力信号Ｄｒで温度補正した後、ワーク１０１（図２参照）との距離に換算する。レジスタ３９は、受光量算出部３５および距離換算部３８の出力結果等を格納する。出力判定部４０は、受光量算出部３５および距離換算部３８の出力結果に基づいて、ワーク１０１が存在するかしないかを判定する判定信号Ｔ２を表示・操作部５０に出力する。
　インターフェイス部４１は、レジスタ３９に記憶された受光量算出部３５および距離換算部３８の出力結果を計測信号Ｔ１として表示・操作部５０に出力する。表示・操作部５０は、図１に示した、出力表示灯１１と、安定表示灯１２と、操作ボタン１３と、表示部１７と、入力ボタン１８，１９とを含む。表示・操作部５０は、計測信号Ｔ１を受けるとともに、操作ボタン１３および入力ボタン１８，１９から入力された設定データＴ３をインターフェイス部４１に出力する。表示・操作部５０は、センサ装置１を制御するＣＰＵ（Central　Processing　Unit）を含む。
　図４は、この発明の実施の形態によるＴＤＣディレイライン計測部３３およびその周辺の回路構成を示したブロック図である。
　図４を参照して、カウンタ計測部３２は、受光信号ＲＴおよびスタート信号Ｓｔｒを受けて、ＰＬＬ４７から出力されるクロック信号Ｃｋをベースに受光信号ＲＴのカウントを開始する。カウンタ計測部３２は、受光信号ＲＴの特徴点に対応するストップ信号Ｓｔｐ１，Ｓｔｐ２，Ｓｔｐ３，Ｓｔｐ４（以下、「ストップ信号Ｓｔｐ」とも総称する）をＴＤＣディレイライン計測部３３に出力する。
　ＴＤＣディレイライン計測部３３は、第１のＴＤＣディレイライン３０１と、第２のＴＤＣディレイライン３０２と、第３のＴＤＣディレイライン３０３と、第４のＴＤＣディレイライン３０４と、温度補正ＴＤＣディレイライン３１０と、バッファ３１５とを含む。この発明の実施の形態では、４つのＴＤＣディレイラインで構成されているが、論理容量の規模に応じてこれを増減させることができる。また、計測用のディレイラインとは別に、温度補正用の温度補正ＴＤＣディレイライン３１０が設けられている。これにより、計測結果の温度や電圧によるバラつきを補正することができる。
　第１のＴＤＣディレイライン３０１は、遅延素子６－１，６－２，６－３，…，６－ｎ（ｎは自然数、以下「遅延素子６」とも総称する。）と、フリップフロップ回路７－１，７－２，７－３，…，７－ｎ（以下「フリップフロップ回路７」とも総称する。）とを含む。遅延素子６は、たとえばインバータ（ＮＯＴゲート）である。フリップフロップ回路７は、Ｄフリップフロップであり、ラッチ回路などでも代替し得る。この発明の実施の形態による遅延回路６は、ＬＥ（Logic　Element）の高速演算用のキャリーによる桁上がりを使用して遅延させている。これにより、ＦＰＧＡ３０において、ピコ秒オーダーの高分解能な遅延回路６を実現している。また、ＦＰＧＡ３０における遅延回路６は、Ｄフリップフロップのクロック入力とＱ入力との間の遅延を利用して実現することもできる。この場合、ナノ秒オーダーの安定した遅延時間を得ることができる。
　遅延素子６－１は、受光信号ＲＴを受けて一定時間遅延させた後、それを遅延素子６－２およびフリップフロップ回路７－１に入力する。フリップフロップ回路７－１は、ストップ信号Ｓｔｐ１の入力タイミングで遅延素子６－１からの入力を出力する。遅延素子６－２は、遅延素子６－１の出力を受けて一定時間遅延させた後、それを遅延素子６－３およびフリップフロップ回路７－２に入力する。フリップフロップ回路７－２は、ストップ信号Ｓｔｐ１の入力タイミングで遅延素子６－２からの入力を出力する。遅延素子６－３以降およびフリップフロップ回路７－３以降についても同様である。
　第１のＴＤＣディレイライン３０１は、フリップフロップ回路７－１，７－２，７－３，…から同期して出力される遅延信号Ｑ１，Ｑ２，Ｑ３，…，Ｑｎ（以下、「遅延信号Ｑ」とも総称する）を結合して、ディレイライン出力信号Ｄ１ａを出力する。ディレイライン出力信号Ｄ１ａは、遅延素子６－１，６－２，６－３，…の各遅延時間の合計に相当する時間長を有する受光信号ＲＴの波形データとなる。
　ディレイライン出力信号Ｄ１ａがバッファ３１５に出力された後、第１のＴＤＣディレイライン３０１はいったんリセットされる。その後、次の受光信号ＲＴからディレイライン出力信号Ｄ１ａ（ａ＝１～ｍ）が再び作成され、所定の積算回数（ｍ回）になるまで、バッファ３１５に蓄積される。バッファ３１５は、ディレイライン出力信号Ｄ１ａがｍ回積算されたディレイライン出力信号Ｄ１を出力する。これは、ＴＤＣディレイライン３０２～３０４のディレイライン出力信号Ｄ２～Ｄ４も同様である。ＴＤＣディレイライン３０２～３０４の回路構成は、ＴＤＣディレイライン３０１と同様である。ＴＤＣディレイライン３０１～３０４は、ＰＬＬ４７からのクロック信号Ｃｋで駆動される。
　温度補正ＴＤＣディレイライン３１０は、タイミング調整回路４８から基準スタート信号Ｒｅｆ＿Ｓｔｒおよび基準ストップ信号Ｒｅｆ＿Ｓｔｐを受けて、受光信号ＲＴとは独立の温度補正ディレイライン出力信号Ｄｒａ（ａ＝１～ｍ）をバッファ３１５に出力する。バッファ３１５は、温度補正ディレイライン出力信号Ｄｒａがｍ回積算された温度補正ディレイライン出力信号Ｄｒを出力する。温度補正ＴＤＣディレイライン３１０の回路構成は、ＴＤＣディレイライン３０１と同様である。温度補正ＴＤＣディレイライン３１０は、ＰＬＬ４７からのクロック信号Ｃｋにより駆動される。
　タイミング調整回路４８は、ＰＬＬ４７からのクロック信号Ｃｋに基づいて作成された基準スタート信号Ｒｅｆ＿Ｓｔｒおよび基準ストップ信号Ｒｅｆ＿Ｓｔｐを温度補正ＴＤＣディレイライン３１０に出力する。タイミング調整回路４８は、たとえば、クロック信号Ｃｋの立ち上がりエッジまたは立ち下がりエッジを検出する微分回路と、クロック信号Ｃｋを分周する分周回路とを含む。
　ＴＤＣディレイライン３０１～３０４に含まれる遅延素子６の遅延幅は、周囲の温度によって変化する。そのため、当該遅延幅から対象物との距離を算出すると、距離も温度に応じて変動する。温度補正ＴＤＣディレイライン３１０は、このような温度による遅延段数の変動を補正するためのものである。
　図５は、この発明の実施の形態によるカウンタ計測部３２の具体的な構成の一例を示したブロック図である。
　図５を参照して、カウンタ計測部３２は、受光信号取込部３２１と、信号蓄積部３２２と、ストップ信号決定部３２３と、ストップタイミング管理部３２４とを含む。受光信号取込部３２１は、スタート信号Ｓｔｒのタイミングに基づいて、２値化された受光信号ＲＴを取り込む。信号蓄積部３２２は、当該取り込まれた受光信号ＲＴを蓄積する。信号蓄積部３２２には、クロックベースによるラフ測定において、測定周期ｎ回分の測定結果が積算される。ストップ信号決定部３２３は、蓄積された受光信号ＲＴに、クロック信号に基づくサンプリング信号Ｓｍｐを出力する。
　ストップ信号決定部３２３は、判定しきい値と最初に交差する受光信号ＲＴの積算値の立ち上がり時点を測定ポイントに認定し、この時点でストップ信号ＳｔｐＮを出力する。なお、測定ポイントは、立ち上がり時点には限られず、立ち下がり時点、その他の特徴点であってもよい。ストップタイミング管理部３２４は、ストップ信号ＳｔｐＮを受けて、スタート信号Ｓｔｒのタイミングに基づいて、クロック周期が２５６回ごとにＴＤＣディレイライン３０１～３０４にストップ信号Ｓｔｐ１，Ｓｔｐ２，Ｓｔｐ３，Ｓｔｐ４をそれぞれ同時に出力する。ストップタイミング管理部３２４は、ストップ信号Ｓｔｐ１，Ｓｔｐ２，Ｓｔｐ３，Ｓｔｐ４を出力する配線長の違いによる時間差分を補正するためのレジスタを含む。当該レジスタを用いることにより、配線長による時間計測値のバラつきを抑えることができる。
　図６は、この発明の実施の形態によるカウンタ計測部３２およびその周辺の動作の概要を示したタイミング図である。
　この発明の実施の形態では、まず、クロック信号を使用したカウンタ方式で、センサ装置１の測定レンジの全範囲をラフ計測する。当該ラフ計測は、ナノ秒オーダーの分解能で行なわれる。その後、ラフ計測で推定した測定ポイントの周辺のみを、ＴＤＣディレイライン方式によってファイン計測する。具体的には、ラフ計測で探索した測定ポイント付近でファイン計測のストップ信号を出力することで、対象物の付近を高精度に計測できる。当該ファイン計測は、ピコ秒オーダーの分解能で行なわれる。
　図３および図６を参照して、上記ラフ計測およびファイン計測を説明する。
　＜ラフ計測について＞
　まず、投光素子１４がパルス幅Ｐｔの投光パルスＰ１を出射する。投光パルスＰ１出射後の一定期間Ｍｔが、投光パルスＰ１の測定区間Ｍ１となる。カウンタ計測部３２は、測定区間Ｍ１の間、クロック信号に基づくサンプリング信号Ｓｍｐで受光信号ＲＴの２値化情報をサンプリングする。当該２値化情報は、クロック信号に基づいてサンプリングされるため、時間情報と紐付いている。受光信号ＲＴは、たとえば、受光素子１５からの信号をＬＶＤＳ（Low　Voltage　Differential　Signaling）方式で入力したものである。受光信号ＲＴの部分波形ＲＴｐは、投光パルスＰ１に対応した反射波である。
　カウンタ積算信号Ｃｎは、サンプリング信号Ｓｍｐで受光信号ＲＴの２値化情報を所定の積算回数（ｎ回）になるまで計測し、クロックごとに２値化情報をｎ回分積算したものである。カウンタ計測部３２は、判定しきい値Ｔｈと最初に交差するカウンタ積算信号Ｃｎの立ち上がり時点を測定ポイントに認定し、この時点でストップ信号を出力する。なお、この測定ポイントの認定は一例であって、立ち下がり時点など他の特徴点でも認定可能である。ラフ計測では、時間的に古い波形から新しい波形を探索して、受光信号ＲＴの特徴点を見つけ出す。なお、ラフ計測では、時間的に新しい波形から古い波形を探索して、受光信号ＲＴの特徴点を見つけ出すことも可能である。
　＜ファイン計測について＞
　ＴＤＣディレイライン計測部３３は、ラフ計測で得られた上記ストップ信号を受けて、当該ストップ信号の直前のみをファイン計測する。ＴＤＣディレイライン３０１，３０２，…は、ディレイライン計測ＤＬにおいて、ストップ信号Ｓｔｐ１，Ｓｔｐ２，…を受けて測定ポイント周辺のみでファイン計測を行なう。ラフ計測で探索した測定ポイント付近でファイン計測のストップタイミングをかけることにより、対象物であるワーク１０１付近を高精度に計測することができる。これにより、先行技術と異なり、回路規模を大きくせずに対象物との距離の測定精度を向上させることが可能となる。
　ファイン計測では、ディレイラインで取得した２値受光信号の積算結果をフィルタ処理した後、時間的に新しい波形から古い波形を探索する。これにより、できる限り信号レベルの高いポイントで測定ポイントを探索でき、たとえば外部光などのノイズの影響を極力抑えることができる。なお、ファイン計測では、時間的に古い波形から新しい波形を探索することも可能である。また、ｎ列のディレイラインで２値受光信号を並列取得することにより、単列の場合に比べて同じ時間でｎ倍のサンプリングをすることができる。
　また、以下の処理を併せて実施することにより、センサ装置１のセンサ応答の高速化および計測の安定化が可能である。
　初回の計測では、ユーザによる操作時のラフ計測およびファイン計測の結果を利用して対象物との距離を計測することができる。これにより、センサ装置１の出力応答速度を早くすることができる。
　工場のライン上を流れるワークを計測する場合など、計測対象物がなくなって光量不足のエラーが出た後に、再度計測対象物が存在する状態になることがある。この場合、前回のラフ計測の結果を用いてファイン計測を行なうことで、センサ装置１の出力応答速度を早くすることが可能となる。
　また、ラフ計測で光量不足となった場合、前回のラフ計測の結果に基づいてファイン計測を実行することができる。また、ラフ計測で光量不足となった場合に、計測エラーとせず、ファイン計測エラーの時のみ計測エラーとすることもできる。
　また、ラフ計測またはファイン計測での光量不足を判定する積算波形の振幅基準値は、ユーザによる操作時の積算波形の振幅に基づいて決定できる。
　図７は、この発明の実施の形態によるカウンタ計測部３２のラフ計測の動作を示したタイミング図である。
　図５および図７を参照して、受光信号取込部３２１は、スタート信号Ｓｔｒのタイミングに基づいて受光信号ＲＴを取り込む。受光信号ＲＴは、図６に示した波形に対応する。受光信号ＲＴは２値化されており、スタート信号Ｓｔｒのタイミングに合わせて、受光信号ＲＴ１，ＲＴ２，…，ＲＴ２５６（以下、「受光信号ＲＴ」とも総称する）が受光信号取込部３２１に順次取り込まれる。カウンタ積算信号Ｃｎは、信号蓄積部３２２に蓄積された受光信号ＲＴを示し、図６に示した波形に対応する。
　ストップ信号決定部３２３は、カウンタ積算信号Ｃｎに、クロック信号に基づくサンプリング信号Ｓｍｐを出力する。ストップ信号決定部３２３は、判定しきい値Ｔｈと最初に交差するカウンタ積算信号Ｃｎの立ち上がり時点を測定ポイントに認定し、この時点でストップ信号Ｓｔｐを出力する。判定しきい値Ｔｈは、受光信号ＲＴの測定周期ｎ回（図７では２５６回）に応じて可変に設定される。判定しきい値Ｔｈは、好ましくは受光信号ＲＴの測定周期ｎ回の１／２に設定されるが、１／２でなくてもよい。ワーク１０１がセンサ装置１から遠距離に配置されていたり、ワーク１０１の反射率が低い場合、判定しきい値Ｔｈは、受光信号ＲＴの測定周期ｎ回の１／２より大きく設定される。これにより、カウンタ積算信号Ｃｎをより感度よく検出することができる。
　図８は、この発明の実施の形態によるＴＤＣディレイライン計測部３３およびその周辺の動作の概要を示したタイミング図である。
　図８は、カウンタ計測部３２でのカウンタ計測回数とＴＤＣディレイライン計測部３３での積算回数とが同一（図８では２５６だが変更可能）である場合の動作を示す。なお、カウンタ計測部３２またはＴＤＣディレイライン計測部３３での応答時間を短くするために、どちらかの回数を短くして計測することも可能である。当該カウンタ計測回数と当該積算回数とが同一でない場合は、カウンタ計測またはディレイライン計測に待ち時間が生じるため、測定効率が下がり得る。
　図３から図５および図８を参照して、ＰＬＬ４７からＦＰＧＡ３０の各ブロックに出力されるクロック信号Ｃｋに対応するスタート信号Ｓｔｒは、たとえば周期Ｔｃｙｃを有する。カウンタ計測部３２のカウンタ積算信号Ｃｎでは、スタート信号Ｓｔｒのタイミングに基づいて、２値化された受光信号ＲＴを２５６回取り込んで積算する。ストップ信号決定部３２３は、クロック周期が２５６回ごとに判定しきい値Ｔｈと最初に交差する受光信号ＲＴの積算値の立ち上がり時点を測定ポイントに認定し、この時点でストップ信号Ｓｔｐ１，Ｓｔｐ２，Ｓｔｐ３，…をＴＤＣディレイライン３０１，３０２，３０３，…にそれぞれ同時に出力する。
　ＴＤＣディレイライン計測部３３での遅延信号群ＤＬでは、第１のＴＤＣディレイライン３０１において、ストップ信号Ｓｔｐ１に同期してディレイライン出力信号Ｄ１ａが出力される。バッファ３１５は、次のストップ信号Ｓｔｐ２に同期して、ディレイライン出力信号Ｄ１ａが２５６回積算されたディレイライン出力信号Ｄ１を出力するとともに、ディレイライン出力信号Ｄ２ａを受ける。バッファ３１５は、次のストップ信号Ｓｔｐ３に同期して、ディレイライン出力信号Ｄ２ａが２５６回積算されたディレイライン出力信号Ｄ２を出力するとともに、ディレイライン出力信号Ｄ３ａを受ける。以下、ＴＤＣディレイライン３０３，３０４，…からそれぞれ出力されるディレイライン出力信号Ｄ３，Ｄ４，…も同様である。
　上記のように、クロック周期の回数で決定されたストップタイミングに基づいてＴＤＣディレイライン計測を行なうことで、投光開始から受光測定ポイントまでの時間を得ることができる。図３で説明したように、ディレイライン出力信号Ｄ１，Ｄ２，Ｄ３，…は、波形積算部３４で積算され、フィルタ処理部３６、段数算出処理部３７、および距離換算部３８を経て、ワーク１０１との距離が計測される。
　図９は、この発明の実施の形態による温度補正ＴＤＣディレイライン３１０の遅延素子６の温度補正動作を示した波形図である。
　図９の（１）を参照して、温度ｔ＝ｔ０（たとえば２０℃）の標準温度の時、温度補正ＴＤＣディレイライン３１０に含まれる遅延素子６は、遅延幅τ０を有する。このとき、遅延信号Ｑ１は、基準スタート信号Ｒｅｆ＿Ｓｔｒから遅延幅τ０だけ遅れて立ち上がる。遅延信号Ｑ２は、遅延信号Ｑ１からさらに遅延幅τ０だけ遅れて立ち上がる。以下、遅延信号Ｑ３，Ｑ４についても同様である。
　図９の（１）において、基準スタート信号Ｒｅｆ＿Ｓｔｒから一定時間後に基準ストップ信号Ｒｅｆ＿Ｓｔｐが立ち上がる。図９の（１）では、Ｑ１＝１，Ｑ２＝１，Ｑ３＝０，Ｑ４＝０がバッファ３１５に蓄えられ、遅延段数は２となる。ｔ＝ｔ０は標準温度であるため、基準クロック時間の遅延素子６の遅延幅τ０は、既知である。
　図９の（２）を参照して、温度ｔ＝ｔ１（たとえば３０℃）の温度の時、温度補正ＴＤＣディレイライン３１０に含まれる遅延素子６は、遅延幅τ１を有する。このとき、遅延信号Ｑ１は、基準スタート信号Ｒｅｆ＿Ｓｔｒから遅延幅τ１だけ遅れて立ち上がる。遅延信号Ｑ２は、遅延信号Ｑ１からさらに遅延幅τ１だけ遅れて立ち上がる。以下、遅延信号Ｑ３，Ｑ４についても同様である。
　図９の（２）において、基準スタート信号Ｒｅｆ＿Ｓｔｒから一定時間後に基準ストップ信号Ｒｅｆ＿Ｓｔｐが立ち上がる。図９の（２）では、Ｑ１＝１，Ｑ２＝０，Ｑ３＝０，Ｑ４＝０がバッファ３１５に蓄えられる。遅延段数（ここでは１）は、計測により求めることができる。遅延幅τ１は、基準クロック時間の遅延素子６の遅延幅τ０から計算により求めることができる。
　図９の（３）を参照して、温度ｔ＝ｔ２（たとえば１０℃）の温度の時、温度補正ＴＤＣディレイライン３１０に含まれる遅延素子６は、遅延幅τ２を有する。このとき、遅延信号Ｑ１は、基準スタート信号Ｒｅｆ＿Ｓｔｒから遅延幅τ２だけ遅れて立ち上がる。遅延信号Ｑ２は、遅延信号Ｑ１からさらに遅延幅τ２だけ遅れて立ち上がる。以下、遅延信号Ｑ３，Ｑ４についても同様である。
　図９の（３）において、基準スタート信号Ｒｅｆ＿Ｓｔｒから一定時間後に基準ストップ信号Ｒｅｆ＿Ｓｔｐが立ち上がる。図９の（３）では、Ｑ１＝１，Ｑ２＝１，Ｑ３＝１，Ｑ４＝０がバッファ３１５に蓄えられる。遅延段数（ここでは３）は、計測により求めることができる。遅延幅τ２は、基準クロック時間の遅延素子６の遅延幅τ０から計算により求めることができる。
　図９および図４を参照して、温度補正ＴＤＣディレイライン３１０は、遅延信号Ｑ１，Ｑ２，…を結合して、受光信号ＲＴとは独立の温度補正ディレイライン出力信号Ｄｒａ（ａ＝１～ｍ）をバッファ３１５に出力する。バッファ３１５は、温度補正ディレイライン出力信号Ｄｒａがｍ回積算された温度補正ディレイライン出力信号Ｄｒを出力する。
　図１０は、この発明の実施の形態によるフィルタ処理部３６およびその周辺での処理結果を示した波形図である。
　図１０を参照して、積算信号Ｄｔは、全ディレイライン出力信号Ｄ１～Ｄ４の積算信号である。積算信号Ｄｔは、ノイズ低減による精度改善のため、移動平均によるフィルタ処理が行われる。フィルタ出力信号Ｆｔは、積算信号Ｄｔを重み付け係数Ｆｄで重み付けしてフィルタ処理した後の波形である。移動平均は、上記の加重移動平均の他に、重み付けのない単純移動平均であってもよい。
　Ｆｄ＝±２±（ｎ－１），ｎ＝１～５
　ｎの値は、フィルタ幅ごとに設定される。フィルタ幅および重み付け係数Ｆｄは、レジスタ３９で設定される。図３を参照して、フィルタ処理部３６は、積算信号Ｄｔを受けて、フィルタ出力信号Ｆｔを出力する。フィルタ処理部３６は、近傍領域の平均値を算出し、平滑化フィルタとして使用される。段数算出処理部３７は、フィルタ出力信号Ｆｔとしきい値ＴＨとの交点から受光信号ＲＴが最大変化する時点を元に遅延素子６の段数を算出する。距離換算部３８は、当該遅延素子６の段数を対象物との距離に換算する。
　図１１は、この発明の実施の形態によるセンサ装置１の対象物との距離算出処理の流れを示したフロー図である。
　図１１は、カウンタ計測部３２でのカウンタ計測とＴＤＣディレイライン計測部３３での積算回数とが同一である場合の処理の流れを示す。まず、ステップＳ１において、投光素子１４から対象物に向かって投光パルスを送信する。ステップＳ２では、カウンタ計測部３２が受光信号ＲＴの２値化情報をサンプリングする。ステップＳ３では、当該サンプリングがＮ回積算されているかどうかを判定する。ステップＳ３において、Ｎ回積算されていればステップＳ４に進み、Ｎ回積算されていなければステップＳ２に戻ってＮ回積算されるまで受光サンプリングを続ける。
　ステップＳ４では、カウンタ積算信号Ｃｎが判定しきい値Ｔｈと交差するクロスポイントを検出する。ステップＳ５では、当該クロスポイントに基づいて測定ポイントを認定し、この時点でストップ信号を出力する。ステップＳ６では、ＴＤＣディレイライン計測部３３により、受光信号ＲＴの２値化情報をサンプリングする。ステップＳ７では、当該サンプリングがＭ回積算されているかどうかを判定する。ステップＳ７において、Ｍ回積算されていればステップＳ８に進み、Ｍ回積算されていなければステップＳ６に戻ってＭ回積算されるまで受光サンプリングを続ける。
　ステップＳ８では、フィルタ処理部３６により、積算信号Ｄｔに対してフィルタ処理を行なう。ステップＳ９では、フィルタ出力信号Ｆｔとしきい値ＴＨとの交点から、受光信号ＲＴが最大変化する遅延素子６の段数を算出する。ステップＳ１０では、距離換算部３８により、当該遅延素子６の段数を対象物との距離に換算する。
　以上のように、この発明の実施の形態では、測定レンジの全範囲のラフ計測をクロックを使用したカウンタ方式で行ない、ラフ計測で推定した測定ポイント周辺のみをＴＤＣディレイラインでファイン計測する。これにより、回路規模を大きくせずに対象物との距離の測定精度を向上させることが可能となる。
　具体的には、ＦＰＧＡまたはＡＳＩＣのリソースを増大せずに、対象物との距離を長距離に渡って高精度に検出することができる。また、当該ＦＰＧＡまたはＡＳＩＣのパッケージサイズに応じてディレイラインをより多列化することもでき、対象物をより高精度に検出することができる。
　センサ装置１において、遅延時間が制御可能であるＡＳＩＣを使用した場合、並列化したＴＤＣディレイラインにいくつか時間をシフトさせた受光信号ＲＴを入力することができる。これにより、センサ装置１において、１遅延素子の時間分解能以上の高分解能化が実現可能となる。
　また、ディレイラインの多列化により同じ時間でのサンプリング回数を増やすことで、センサ装置の高速出力に対応することもできる。そのため、幅広いアプリケーションに対応したシステム構成とすることができる。さらに、カウンタ計測部と併用することで、ディレイライン構成のみの場合に比べて温度によるバラつきを抑制できる。
　なお、この発明の実施の形態では、センサ装置の測定媒体として光を例に説明したが、電磁波や音波などでも代替し得る。測定媒体として電磁波や音波を使用した場合、対象物との距離のみならず、対象物との距離変化も測定可能である。
　今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　センサ装置、６　遅延素子、７　フリップフロップ回路、１１　出力表示灯、１２　安定表示灯、１３　操作ボタン、１４　投光素子、１５　受光素子、１６　ケーブル、１７　表示部、１８，１９　入力ボタン、２４　投光回路、２５　受光回路、３１　投光発振器、３２　カウンタ計測部、３３　ディレイライン計測部、３４　波形積算部、３５　受光量算出部、３６　フィルタ処理部、３７　段数算出処理部、３８　距離換算部、３９　レジスタ、４０　出力判定部、４１　インターフェイス部、４６　クロック生成部、５０　操作部、５５　投光素子温度制御部、１０１　ワーク、３０１，３０２，３０３，３０４，３１０　ディレイライン、３１５　バッファ、３２１　受光信号取込部、３２２　信号蓄積部、３２３　ストップ信号決定部、３２４　ストップタイミング管理部。

Claims (11)

  1. 　対象物との距離または距離変化を測定するセンサ装置であって、
    　前記対象物に向かって発信信号を発信する発信部と、
    　前記発信信号が前記対象物で反射された受信信号を受信するとともに、当該受信信号を２値化する受信部と、
    　前記発信信号の発信タイミングを基準として、前記受信信号をサンプリング周期でサンプリングすることで得られる第１の波形データを生成するとともに、前記第１の波形データを前記発信部による複数回の発信分について積算することで第１の積算波形データを生成する第１の積算部と、
    　前記対象物の存在によって前記第１の積算波形データ内に現れる第１の特徴点の位置に基づいて基準タイミングを決定するとともに、前記発信部が前記発信信号を発信すると、前記基準タイミングに基づいてストップ信号を発生するタイミング決定部と、
    　複数の直列接続された遅延素子を含み、前記ストップ信号の発生に応じて前記遅延素子の各々から前記受信信号を取り込むことで第２の波形データを生成し、前記第２の波形データを前記ストップ信号から所定のクロック周期分だけ積算することで第２の積算波形データを生成する少なくとも１つの遅延回路部と、
    　前記対象物の存在によって前記第２の積算波形データ内に現れる第２の特徴点の位置と、前記ストップ信号が発生されたタイミングとに基づいて、前記対象物までの距離を算出する距離算出部とを備える、センサ装置。
  2. 　前記遅延回路部が複数の場合、並列化された前記複数の遅延回路部の各々から出力される前記第２の積算波形データを積算する第２の積算部をさらに備える、請求項１に記載のセンサ装置。
  3. 　前記第１の積算部は、前記第１の波形データを第１の回数だけ積算して前記第１の積算波形データを生成し、
    　前記タイミング決定部は、前記第１の回数ごとに前記基準タイミングに基づいて前記ストップ信号を発生し、
    　前記遅延回路部は、前記第２の波形データを第２の回数だけ積算して前記第２の積算波形データを生成する、請求項１に記載のセンサ装置。
  4. 　前記第１の回数と前記第２の回数とが同一である場合、前記第１の回数と前記第２の回数とが異なる場合よりも測定の効率が上がる、請求項３に記載のセンサ装置。
  5. 　前記遅延回路部は、複数の直列接続された遅延素子を含む温度補正部を含み、
    　前記温度補正部は、基準クロック時間の前記遅延素子の遅延幅に基づいて、現在の温度での前記遅延幅を算出し、
    　前記距離算出部は、前記現在の温度での前記遅延幅に基づいて、前記対象物までの距離を補正する、請求項１に記載のセンサ装置。
  6. 　前記第１の特徴点は、第１のしきい値と最初に交差する前記第１の積算波形データの立ち上がり時点であり、前記第１の積算部は、前記第１の積算波形データと前記第１のしきい値との交点を前記サンプリング周期で過去から未来または未来から過去に向かって探索することにより前記第１の特徴点を決定する、請求項１に記載のセンサ装置。
  7. 　前記第１のしきい値は、前記第１の波形データの積算回数の１／２に設定され、前記対象物と前記センサ装置との距離または前記対象物の反射率に応じて１／２から変更される、請求項６に記載のセンサ装置。
  8. 　前記第２の特徴点は、前記第２の積算波形データと第２のしきい値との交点であり、前記遅延回路部は、前記第２の積算波形データを前記第２の特徴点から過去または未来に向かって探索する、請求項１に記載のセンサ装置。
  9. 　前記距離算出部は、前記対象物までの距離を算出する前に、前記第２の積算波形データを単純移動平均または加重移動平均によってフィルタ処理する、請求項１に記載のセンサ装置。
  10. 　前記第１の積算部は、ナノ秒のオーダーの分解能であり、前記遅延回路部は、ピコ秒のオーダーの分解能である、請求項１に記載のセンサ装置。
  11. 　対象物との距離または距離変化を測定する測定方法であって、
    　前記対象物に向かって発信信号を発信するステップと、
    　前記発信信号が前記対象物で反射された受信信号を受信するとともに、当該受信信号を２値化するステップと、
    　前記発信信号の発信タイミングを基準として、前記受信信号をサンプリング周期でサンプリングすることで得られる第１の波形データを生成するとともに、前記第１の波形データを複数回の発信分について積算することで第１の積算波形データを生成するステップと、
    　前記対象物の存在によって前記第１の積算波形データ内に現れる第１の特徴点の位置に基づいて基準タイミングを決定するとともに、前記発信信号が発信されると、前記基準タイミングに基づいてストップ信号を発生するステップと、
    　前記ストップ信号の発生に応じて複数の直列接続された遅延素子の各々から前記受信信号を取り込むことで第２の波形データを生成し、前記第２の波形データを前記ストップ信号から所定のクロック周期分だけ積算することで第２の積算波形データを生成するステップと、
    　前記対象物の存在によって前記第２の積算波形データ内に現れる第２の特徴点の位置と、前記ストップ信号が発生されたタイミングとに基づいて、前記対象物までの距離を算出するステップとを備える、測定方法。
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