JP2005321403A - 距離測定のための方法及び装置 - Google Patents

Abstract

【課題】 パルスの移動時間を割り出すことによって距離を測定するための高精度、低コストで実現できる方法を提供する。
【解決手段】 パルス状の電磁放射を少なくとも１つの送信器を使用して送信し、対象物にて反射された信号パルスを少なくとも１つの受信器を使用して受信し、前記信号パルスを含む受信アナログ信号から論理信号を含む少なくとも１つの受信論理信号を、特には閾値回路によって生成し、更に該受信論理信号を前記論理信号の移動時間に関して評価し、前記受信論理信号が、プログラマグル論理回路へと、クロックト・データ読み取り装置によって読み込まれて、該論理回路内の時間パターン上にマッピングされ、前記受信論理信号の瞬時値が、前記データ読み取り装置の少なくとも１つのクロック・パルスに対応する時間パターンの窓の時間窓に関連付けられて前記論理回路の論理ユニットに保存される。
【選択図】 図１ａ

Description

本発明は、パルスの移動時間を割り出すことによって距離を測定するための方法であって、パルス状の電磁放射が少なくとも１つの送信器を使用して送信され、対象物にて反射された信号パルスが少なくとも１つの受信器を使用して受信される方法に関する。この方法においては、論理信号を含む少なくとも１つの受信論理信号が、特には閾値回路を用いて信号パルスを含む受信したアナログ信号から生成されると共に、前記論理信号の移動時間に関して評価される。

更に本発明は、パルスの移動時間を割り出すことによって距離を測定するための装置であって、パルス状の電磁放射を送信するための少なくとも１つの送信器と、対象物にて反射された信号パルスを検出するための少なくとも１つの受信器とを有する装置に関する。この装置においては、特には閾値回路である変換装置が前記受信器の下流に位置しており、論理信号を含む少なくとも１つの受信論理信号が、前記変換装置を使用して、前記信号パルスを含む受信したアナログ信号から生成可能である。

このような種類の方法及び装置は、特には「飛行時間原理」とも呼ばれるパルス移動時間測定法に従って動作するレーザ測定装置の分野において広く知られている。このようなレーザ測定装置では、反射されて検出された放射線の強度が、受信器によって電圧へと連続的に変換される。この受信電圧の時間曲線が、後方散乱曲線とも呼ばれる受信アナログ信号を表す。

上記後方散乱曲線が対応する閾値よりも上及び下にある場合、特には少なくとも１つの比較器を備えている閾値回路を使用してそのことが割り出される。前者の場合は結果を論理「１」であると評価でき、後者の場合は論理「０」であると評価できる。受信アナログ信号が送信放射パルスを反射した対象物に対応する信号パルスによって閾値を一時的に上回ると、上記閾値回路が論理パルスを生成する。こうして、この種類の複数のアナログ信号パルスが対応する複数の論理パルスをもたらす。測定の開始時刻を定めるスタート・パルスが、実際上、例えば論理信号パルスの立ち上がりフランク（端）に基づく移動時間測定に関し、基準時点として通常機能する。このプロセスにおいて、論理信号パルスの立ち上がりフランク（端）は受信アナログ信号が閾値を突破した時刻であり、これは例えば「イベント」と称される。（アナログ）信号パルスの起源である対象物からの距離は、（論理）スタート・パルスの立ち上がりフランク（端）と（論理）信号パルスの立ち上がりフランク（端）との時間差から、光の速度を用いて計算することができる。論理信号パルスの立ち下がりフランク（端）も、パルス幅に関する情報を得るため、通常はイベントとして測定される。こうして、時間の測定は決定的に重要なものとなっている。

実際上、測定感度及び測定精度と測定速度の双方への要求はますます高まっている。同時に、測定システムは、全体のコストを極めて多様な用途に利用される大量生産ユニット内の付加的構成要素として妥当な範囲内に保つため、好都合なコストにて製造可能でなければならない。

特にレーザ測定システムについて、光の速度ゆえにきわめて短い時間間隔を測定しなければならないため、可能な限り高い測定精度又は測定解像度を実現するため、莫大な時間と費用が費やされている。例えば、１ｃｍの距離の差に対応する移動時間の差は、約６６ｐｓである。時間測定に関するこの種の要求を満足させることができるよう、特別なＡＳＩＣモジュールがかねてから使用されてきたが、高い開発コストゆえ、結果として得られる測定システムはかなり高価なものになっている。

本発明の目的は、パルス移動時間を割り出すことによる距離の測定において、可能な限り高い測定精度を、可能な限り低いコスト及び労力で実現する可能性を、特には、やはり備えられていなければならない複数のイベントを１回の測定で測定できる可能性と共に提供することにある。

この目的は、本発明による方法に従い、独立請求項の特徴によって満足される。とりわけ、次のような点において満足される。即ち、この方法においては、上記受信論理信号が、クロックト・データ読み取り装置を用いてプログラマグル論理回路へと読み込まれ、上記論理回路内の時間パターン上にマッピングされる点、上記受信論理信号の瞬時値が、前記データ読み取り装置の少なくとも１つのクロック・パルスに対応する時間パターンの時間窓のために、この時間窓に関連付けられた論理回路の論理ユニットに保存される点である。

本発明の基礎を成すこの解決策は、装置についての独立請求項の特徴によって実行される。とりわけ、次のような点において実行される。即ち、クロックト・データ読み取り装置及びプログラマグル論理回路を有する測定装置が上記変換装置の下流に位置しており、前記データ読み取り装置を用いて読み込まれた前記受信論理信号が前記論理回路の複数の論理ユニットへとマッピング可能であり、且つ、上記受信論理信号の瞬時値が、前記データ読み取り装置の少なくとも１つのクロック・パルスに対応する時間窓のために、時間パターンの時間窓に関連付けられた前記論理回路の論理ユニットに保存可能な点である。

本発明によれば、自由にプログラマグル論理回路が、例えば閾値回路から供給された受信論理信号を、時間パターン化された方法で論理セルとも称される上記論理回路の論理ユニットにマッピングするために使用される。自由にプログラマグル論理回路は、特には、ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）の形態の標準的なモジュールとして、比較的低コストで入手可能である。

特には閾値回路によって生成された受信論理信号を、プログラマグル論理回路へと曖昧さ無く精密に定められた方法で供給できるとき、この種のモジュールの柔軟性及び高速性を、高解像度な時間測定のために好都合な方法で利用できることが、本発明によって見出された。これは、本発明によれば、最近のＦＰＧＡにおいて高速なデータ検出速度のために設計されたインターフェイスの形態で利用できる読み取り装置など、クロックト・データ読み取り装置によって達成される。本発明によれば、これらのＦＰＧＡインターフェイスは、受信論理信号を時間パターンに配置するため、すなわち受信論理信号をサンプリングするために、プロトコル機能などの他のインターフェイス部品をバイパスしつつ、純粋な高速シリアル−パラレル変換機として使用することができる。

意外にも、いわゆるＭＧＴ（マルチギガビット・トランシーバ）が設けられているＦＰＧＡが、精度について高度な要求がなされる時間測定において、受信論理信号のサンプリング機能に特に格別に適していることが見出された。最近のＦＰＧＡは、例えば３．１２５ＧＨｚのクロック速度すなわちサンプリング速度を可能にする。この種のクロック速度に基づくと、距離測定において約５ｃｍの解像度を達成できる。サンプリングレートが最大１０ＧＨｚにもなるＦＰＧＡがすでに準備中であるため、本発明にて達成できる測定精度は、将来において、更にかなりの向上が可能である。

時間パターンの時間窓に関連付けられた論理ユニットが、本発明による受信論理信号の論理回路の時間パターン上へのマッピングゆえに、各時間間隔における受信論理信号の論理状態を反映する。このようにして、受信アナログ信号が各時刻において各閾値を上回っていたか、あるいは下回っていたかについて、情報が論理ユニットにそれぞれ保存される。このようにして、送信放射パルスが反射された信号パルスの強度が閾値を上回るように反射された距離を、光の速度を考慮に入れつつ計算することができる。この距離測定の精度は、時間パターンの精緻さによって決まる。

時間パターンの精緻さ又は解像度、従って時間測定の精度、すなわち距離測定の精度を高めるための簡単な可能性は、高いクロック速度の使用である。すでに述べたように、すでに受信論理信号のサンプリングのためにきわめて高い基本クロックを提供している例えばＭＧＴを備えるＦＰＧＡを、この目的のために使用することができる。

更に、本発明によれば、ＦＰＧＡなどのプログラマグル論理回路が、特に、以下で更に詳しく考察する特定の技術的回路及びプログラミング手段によって、比較的低い基本クロックできわめて高い解像度を提供し、従ってＭＧＴの使用を省略できて更にかなりのコスト低減を達成できるという好都合な可能性をもたらすことが見出されている。

そのような手段は、特には、所与の基本クロックの位相をシフトさせることによって時間のずれた複数のクロックによるサンプリングを実現すること、又は受信論理信号の位相シフトを実行することからなり、両方の手段を組み合わせることも可能である。両方の手段は、最終的には、サンプリング速度の実効的増加をもたらし、ＭＧＴと組み合わせて実行することによってきわめて高い解像度を実現することが可能である。

基本クロックの位相シフトによって、同じ受信論理信号が、時間をずらして複数回サンプリングされる。受信信号をマッピングする論理ユニットの数は、この高い有効クロックの時間間隔又は時間窓の数に一致する。時間窓が短くなり、すなわち時間パターンが精緻になる。

クロック従って時間窓の数が、受信論理信号の位相シフトによって変化しないことは明らかである。それにもかかわらず、最終的には、同じ受信論理信号が、複数回同様にサンプリングされ、受信論理信号の複数の瞬時値、すなわち異なる時刻における瞬時値が、各時間窓について割り出されて、論理ユニットに保存される。従って、時間窓のそれぞれについて複数の論理ユニットが使用され、すなわち時間パターンが同様に精緻になる。

上記手段は、プログラマグル論理回路に関して内部的及び外部的の両者で実行できる。一般に、基本クロック及び／又は受信論理信号の位相シフトの生成のために技術的に考えられるすべての回路及び／又はプログラミング手段を考慮することができる。

本発明の顕著な利点は、最終的には時間パターンの解像度によってのみ制限されるが、原理的に任意の数のイベントを１回の測定すなわちただ１つの送信放射パルスについて測定することができるという点にある。送信放射パルスの反射が複数の対象物で生じた場合、受信アナログ信号がこれに対応する数の信号パルスを含むことになり、その結果、受信論理信号がこれに対応する数の論理パルスを含むことになり、論理回路の論理ユニットによって形成される時間パターンが、自動的にすべての対象物の距離に関するデータを含むことになる。本発明によれば、このようにして、ただ１つの送信放射パルスについて複数のイベントを測定することができ、従って事実上同時に複数のイベントを測定することができる。

この測定方法又は測定システムは、閾値を明らかに超えるが興味の対象物には対応していない雑音パルスが、実際に検出されるが、その後に到達するすべての信号パルスに関して当該測定装置を邪魔立てしないため、いわば「組み込み済み」の耐雑音性を有しているといえる。折々の雑音パルスが、最初に「通常」のイベントのように測定される場合がそのような場合である。論理回路の下流の評価ユニットを、雑音パルスを後の評価において雑音パルスであると認識でき、次いで除去できるように設計することができる。

例えば自動車において使用される例えばレーザ・スキャナなど本発明の或る適用において、雑音パルスは、評価において対象物の認識及び追跡のためのアルゴリズムによって前もって除去され、すなわち最初に雑音パルスによって模擬された「対象物」の近傍において、レーザ・スキャナを備えた車両の周囲に実際に存在する対象物について期待されるさらなる反射が検出できない場合に除去される。

更に、本発明による雑音の許容は、閾値回路の閾値を、同じ測定中従って同じ送信放射パルスに関して、閾値を超える１つ又は少数の信号の後に後続の信号について直ぐに「盲目」になる測定システムで可能な閾値よりも雑音により近く設置することを、好都合に可能にする。

要約すれば、本発明によれば、閾値を、距離データの評価を損なうことなく公知の測定システムに比べて低くすることができ、本発明による方法又はシステムによれば、感度におけるかなりの向上を達成することができる。

更に、本発明の好ましい実施の形態は、従属請求項、詳細な説明、及び図面に記載されている。

好ましくは、受信論理信号の瞬時値が、受信論理信号が完全に読み込まれるまで、論理回路の論理ユニットに保存される。次いで、時間パターン内の受信論理信号を、全体として更に処理することができ、特には、測定の結果として下流の評価回路に供給することができる。

本発明の特に好ましい実施の形態によれば、受信アナログ信号が、閾値回路の複数の閾値を同時又は順次に経由するよう導かれ、受信アナログ信号から、複数の受信論理信号が生成される。

各用途に理想的に調節された測定の評価へと効果的につながる閾値の時間曲線を、受信アナログ信号に複数の閾値を適用することによって固定できる。

受信アナログ信号は、好ましくは複数の閾値を同時に通過して導かれ、１つの受信アナログ信号から複数の異なる受信論理信号が生成されて、プログラマグル論理回路に並列に供給される。次いで、これらの自身論理信号をそれぞれ、測定結果として論理回路の時間パターン上にマッピングでき、これにより、実質的に、複数の異なる測定結果が、１つの測定について存在し、かつ受信アナログ信号に適用された閾値に関して異なっており、特定の用途のための評価のために興味深いデータ基礎を提示できる。

しかしながら、本発明によれば、代案として、論理回路へと供給された複数の受信倫理信号からただ１つの測定結果を導出することも可能である。特に、時間パターン化された形態の結果として存在する受信論理信号が、実際に、それらを生成した閾値に関して相違している、異なる複数の受信論理信号の部位で構成されるよう、測定において並列して到着する個々の受信論理信号間の切り替えが可能である。

異なる閾値は、個々の受信論理信号間の切り替えの時刻、従って閾値が変化した時点が既知であり、従ってこの時間情報にもとづいて、各閾値を論理ユニット内の各論理状態に組み合わせることができるため、続く測定結果の評価において考慮に入れることができる。

本発明の更に好ましい態様においては、同時に使用される閾値又は閾値の１つを、レベルが受信アナログ信号に依存して時間変化するいわゆる適応的閾値の形態で提供することができる。このようにして、閾値の時間曲線が事前には決定されず、各受信アナログ信号そのものが、閾値曲線を決定する。

この種の適応的閾値の生成のための好ましい可能性は、本発明によれば、受信アナログ信号のフィルタ処理からなる。特に、この適応的閾値は、受信アナログ信号の低域通過フィルタ処理によって生成される。

本発明によれば、好ましくは、少なくとも１つの比較器を有する閾値回路が、受信論理信号すなわち受信デジタル信号の生成のために設けられ、受信アナログ信号がこの閾値回路に供給される。あるいは、アナログ−デジタル変換器が、同様に受信アナログ信号から受信デジタル信号すなわち受信論理信号を生成するための変換装置として設けられる。アナログ−デジタル変換器は、測定装置と別個に設けることができ、あるいは測定装置の構成部品として設けることができる。特に、アナログ−デジタル変換器は、プログラマグル論理回路、特にはＦＰＧＡの上流に配置することができ、あるいは論理回路又はＦＰＧＡに統合することができる。後者の場合、実際には、アナログ・インターフェイスが設けられる。

以下で、図面を参照しつつ本発明を一例として説明する。

図１ａは、本発明による１つの受信器チャネルのために設計された距離測定システムを示す。一般に、反射された信号パルスを複数の受信器によって同時に検出し、受信アナログ信号を本発明による手法で並列に処理する多チャンネルのバージョンも可能である。

トリガ信号３７に基づいてレーザ・ダイオードなどを含む送信器１１から送信される放射パルス１３が、少なくとも１つの対象物１５で反射された後、少なくとも１つの反射信号パルス１７の形態で、ＡＰＤ型ダイオードなどを含む受信器１９によって受信される。受信器１９は、特定の時間曲線を有し且つ受信器１９によって「視認」された入射放射線１７の強度の時間曲線を反映する後方散乱曲線とも称される受信アナログ信号２１を、電圧の形態で生成する。

受信アナログ信号２１は、閾値回路２３へと供給される。ここに示した実施形態においては、閾値回路２３は、種々のレベルに設定された閾値Ｓｘを有する複数の比較器を備えている。いずれの比較器Ｓｘも、受信アナログ信号２１からそれぞれの受信論理信号２７を生成する。この受信論理信号は、受信アナログ信号２１と各閾値Ｓｘに応じたいくつかの論理信号パルスを有している。

受信論理信号２７が、開始パルス信号４１と一緒に、閾値回路２３の下流に位置するＦＰＧＡ３１の測定ブロック４３に供給される。送信器１１によって送信放射パルス１３と同時に生成された開始パルス３９が、開始パルス信号４１を生成するためのさらなる比較器Ｓを通過して導かれている。論理開始パルス４１は、以下で更に詳しく説明する受信論理信号２７についての時間測定のため、ＦＰＧＡ３１における時間の基準点として機能する。

ＦＰＧＡ３１の測定ブロック４３において、入ってきた受信論理信号２７に対し、論理開始パルス４１によって定められる開始時刻に関して、クロック生成器５１の助けによってサンプリング・プロセスが実行され、入ってきた受信論理信号２７のそれぞれが、論理時間パターン上にマッピングされる。ＦＰＧＡ３１に統合されているＭＧＴが、ここでは高速シリアル−パラレル変換機として使用され、クロック生成器５１によってクロックされており、受信論理信号２７を読み込むための高速インターフェイスとして機能する。

すでに述べたとおり、有効サンプリング速度、従って時間測定の精度は、所与の基本クロックから出発して、ＭＧＴあるいはそれに比べて価格の点でかなり好ましいＭＧＴなしのＦＰＧＡといった特定の手段によって高めることができる。

例えばＭＧＴなしの通常のＦＰＧＡ３１の基本クロック３２０ＭＨｚを、例えば８倍に高め、従って２．５６ＧＨｚの有効サンプリング速度を達成する可能性は、本発明によれば、技術的プログラミング手段によってＤＤＲ技術（ＤＤＲ＝ダブル・データ・レート）で、基本クロックが複数回位相シフトされ、従って入力論理信号２７が位相シフトされたクロックで複数回サンプリングされるように設計されたＦＰＧＡ３１のＩＯＢ（入出力ブロック）を利用することからなる。図１ｂは、この目的のための基本的な設計を示している。ＦＰＧＡ３１は、ＩＯＢの他に、クロック・ユニット５５、同期ユニット５７、及び処理ユニット５９を備えている。

精度を向上させるための他の手段又は追加の手段は、受信論理信号２７を直接遅延させ、同じ受信論理信号２７を基本クロック又は基本クロックの位相シフトによって生成されたより早いクロック速度で位相シフトさせて複数回サンプリングすることからなる。この種の遅延手段は、受信論理信号２７を、長さ従って遅延時間が直接的にあらかじめ定められている少なくとも１つの信号線を追加で通るように導いて、例えばハードウェアによって簡単に実現できる。

測定の終わりにおいて、受信論理信号２７の瞬時の論理値の時間シークエンスが、時間パターンに従い、それぞれの比較器ＳｘについてＦＰＧＡ３１内に存在し、受信論理信号２７のそれぞれの瞬時値が、クロック生成器５１の基本クロック、又は受信論理信号２７がサンプリングされたより高速な有効サイクルの各時間間隔すなわち時間窓について、ＦＰＧＡ３１の対応する論理ユニット又は論理セルに保存される。

受信論理信号２７のそれぞれが、「０」と「１」のシークエンスに変換され、１つの「０」又は「１」は、受信アナログ信号２１がそれぞれの時間窓においてそれぞれの閾値Ｓを下回っており、あるいは上回っていることを意味している。時間窓の幅、すなわち時間パターンの詳細さ、従って時間測定の解像度は、受信論理信号２７をサンプリングする有効クロックによって決まる。すでに最初に述べたとおり、本発明に従って使用することができるＦＰＧＡ３１は、数ＧＨｚのサンプリング速度を有する標準のモジュールの形態で入手可能であり、これにより、距離測定において数センチメートルの空間解像度が実現できる。例えば１ＧＨｚを下回るより低い基本サイクルで動作できるよりコストの低いＦＰＧＡであっても、同様に高い測定精度を達成するため有効サンプリング速度を高めるための前述の手段より、本発明に従って使用することができる。

時間パターン上へとそれぞれマッピングされた受信論理信号２７は、測定ブロック４３において測定がおこなわれた後、ＦＩＦＯ（先入れ、先出し）の原則に従って動作するデータ線５４を介し、トリガ信号３７の生成のためにも機能する制御ブロック４７に供給され、制御ブロック４７からＦＰＧＡ３１のインターフェイス４９へと供給され、このインターフェイス４９から、測定結果が下流の外部評価ユニット３３へと供給される。

本発明において、測定精度を更に向上させる可能性として、好ましくは、開始パルス信号４１を、その都度、受信論理信号２７と一緒に測定することがある。この目的のため、アナログ開始パルス３９が信号パルス１７のように取り扱われるよう、すなわち同じ高解像度で測定されるよう、開始パルス信号４１及び対応する受信論理信号２７を、サンプリングの前に合流させる。これにより、それぞれの時間測定の開始及び終了を、同じ高精度で知ることができる。

図２は、異なる複数の閾値Ｓの利用が妥当である用途の一例を示している。図示の例においては、２つの測定閾値Ｓｘ、Ｓｙが使用されている。

低いほうの閾値Ｓｘは、比較的遠い対象物１５’から反射され、比較的低い強度を有している信号パルス１７であっても確実に検出できるよう、充分低く設定されている。

高いほうの閾値Ｓｙは、例えばセンサ１１、１９のカバー５３によって生じる反射など、センサ１１、１９の近くの領域における望ましくない反射を隠すべく機能する。近くの対象物１５から由来する信号パルス１７は、反射率が同じであれば、遠方の対象物１５’によって反射された信号パルスよりも強度が強いため、比較的近くの対象物１５から由来する反射信号パルス１７も、同様にこの高い閾値Ｓｙによって検出される。

従って、図２に示した例では、ただ１つの受信アナログ信号２１から、２つの異なる受信論理信号２７ｘ、２７ｙが、設定の相違する２つの閾値Ｓｘ、Ｓｙによって生成される。このように、ただ１回の測定、すなわちただ１つの後方散乱曲線２１から、通常は２つの測定結果がもたらされる。

低いほうの閾値Ｓｘによって生成された受信論理信号２７ｘは、実際に反射された信号パルス１７に対応する３つの論理信号パルス２５を含む。対照的に、高いほうの閾値Ｓｙによって生成された受信論理信号２７ｙは、近くの対象物１５から由来する強い信号パルス１７に対応するただ１つの論理パルスを有している。

本発明によれば、両方の受信論理信号２７ｘ、２７ｙのそれぞれについて、ＦＰＧＡ３１（図１ａ）によって完全なサンプリング・プロセスを行なうことができ、すなわちセンサ１１、１９の射程に対応する測定時間にわたってサンプリング・プロセスを行なうことができ、両方の受信論理信号２７ｘ、２７ｙを、ＦＰＧＡ３１の時間パターン上にマッピングすることができる。

あるいは、最初に高いほうの閾値Ｓｙによって生成された受信論理信号２７ｙをサンプリングし、測定における或る特定の時間期間後に、低いほうの閾値Ｓｘによって生成された受信論理信号２７ｘに切り替え、残りの測定時間のあいだこの受信論理信号２７ｘをサンプリングして、２つの受信論理信号２７ｘ、２７ｙから、ＦＰＧＡ３１においてただ１つの測定結果を形成することも可能である。

時間における切り替え点は、ＦＰＧＡ３１の時間パターンに保存された測定結果が、高いほうの閾値Ｓｙを超えている近くの目標１６からのただ１つの信号パルス１７、及び低いほうの閾値Ｓｘだけを超えている遠くの目標１５’からの信号パルス１７だけを含むよう、例えば、低いほうの閾値Ｓｘによる近くの目標１５から由来する信号パルス１７の検出後に位置することができる。

このようにして、センサのカバー５３から由来する信号パルス１７、及び低いほうの閾値Ｓｘによって生成された近くの目標１５からの幅広い信号パルス１７は、実際に検出されるが、実際の測定結果すなわちＦＰＧＡ３１の時間パターンに保存された瞬時の論理値のシークエンスには含まれず、すなわち効果的にマスクされている。

瞬時の論理値の「０」から「１」への変化が生じた時点が、ＦＰＧＡ３１内の時間パターンへとマッピングされた受信論理信号２７において割り出されるという点で、一方では近くの対象物１５のセンサ１１、１９からの距離が、他方では遠方の対象物１５’のセンサ１１、１９からの距離が、それぞれ開始パルス３９の立ち上がりフランク（端）に対して割り出される。というのも、その種の変化が論理パルス２５の立ち上がりフランク（端）を意味しているからである。

開始パルス３９の立ち上がりフランク（端）の検出からの経過時間、すなわち測定の開始からの経過時間、従って求めようとしているパルス移動時間は、クロック生成器５１（図１ａ）によって時間に関し精密に定められている時間パターンにおいて、論理信号パルス２５の立ち上がりフランク（端）の発生までに「通過」した時間窓を数え上げることによって簡単に割り出すことができる。これは、ＦＰＧＡ３１（図１ａ）の下流の評価ユニット３３において行なわれる。従って、距離ゼロに相当する開始パルス３９の開始時刻ｔ０に対し、近くの目標１５についてのパルス移動時間ｔ１５及び遠くの目標１５’についてのパルス移動時間ｔ１５’を、時間パターンの詳細さに対応する精度で測定することができ、光の速度を使用して対応する距離値へと変換することができる。

より詳細な時間パターン、すなわちより高い有効クロックが選択されるほど、より精密な時間測定、従ってより精密な距離測定を、本発明によって実行することができ、最近のＦＰＧＡの柔軟性及び速度ゆえ、本発明による距離測定に対して、達成可能な速度従って空間解像度に関して事実上制限を設定されることはない。その結果、高い測定精度と、複数のイベントを測定できる能力、従って別個の対象物又は対象物の構造を解像できる能力とが、本発明によって、きわめて好都合な態様で互いに組み合わされる。

前記した個々の受信論理信号２７ｘ間の切り替えは、例えば、対応するプログラミングによって広く所望のとおり構成できるＦＰＧＡ３１のプログラム可能性を利用しつつ、マルチプレクサ機能を実装することで、行なうことができる。特定のセンサに個々に物理的に存在する閾値Ｓにもとづき、所望の有効閾値時間曲線をもたらすことができ、更に、時間における個々の閾値間の飛び移りという意味で、プログラマグルマルチプレクサ機能によって変更することができる。

図３は、本発明による適応的閾値というコンセプトを概略的に示している。このコンセプトは、例えば、車両用の用途において、霧中の走行において例えば他の先行車両を確実に認識するために使用することができる。

霧中の測定において受信器１９によって閾値回路３３へと供給される（図１ａ）ような後方散乱曲線２１が、図３の左上に示されている。この受信アナログ信号２１は、高水準のバックグラウンドに興味の対象物から由来する信号パルス１７が重畳していることを特徴とする。霧は、センサ１１、１９によって、きわめて大きなぼけを有する対象物として「視認」されるが、雑音とは異なり、時間にわたって平均されたほぼ一定レベルのバックグラウンドを生成することはなく、従って時間において一定であり相応して高く設定される閾値によって簡単に「マスク」することはできない。

それにもかかわらず興味の対象物から由来する信号パルス１７を確実に識別できるよう、本発明によれば、受信アナログ信号２１が、図３の右側に一例として示されているような低域通過フィルタ３５を通って導かれ、低域通過のフィルタ処理が加えられて、平滑化された後方散乱曲線Ｓ’がもたらされる。この原理は、さまざまな方法で使用することができる。

低域通過フィルタ処理された後方散乱曲線Ｓ’は、受信アナログ信号２１に追従するため、この低域通過フィルタ処理後方散乱曲線Ｓ’を、受信アナログ信号２１のための閾値Ｓとして使用することができ、更に測定において、この低域通過フィルタ処理後方散乱曲線Ｓ’に随意によりオフセットが加えられる。図３の左下の表示によれば、受信アナログ信号２１が、測定において自分自身の平滑化と比較されている。すなわち、例えば霧によって形成されたバックグラウンドと比べて高速である信号パルス１７は、常にフィルタ信号Ｓから突き出している。この手順は、閾値Ｓ’又はＳがそのままで実際の瞬時の視覚的状況に自動的に適応するため、自動適応的閾値コンセプトと称することができる。

あるいは、平滑化した後方散乱曲線Ｓ’を、ただ１回の測定よりも長い時間にわたって平均することができ、これは、興味の対象物の発生とは無関係な状況が、対象物のシナリオよりもかなり低速で変化する場合に、特に可能である。このプロセスにおいて、平均化の方法は、明らかにあらかじめ定められている。しかしながら、得られる閾値Ｓ’又はＳは、ここでも適応的閾値のコンセプトと称することができるよう、実際の状況に適応する。

更に、適応的閾値のコンセプトは、受信論理信号の評価に関して得られた実際の測定結果に基づくことができる。個々の閾値は、必要であれば、実際の測定に依存してのみ変化する。

個々の用途において複数の閾値が使用される場合、一般に、複数のこの種の自動適応的閾値又は適応的閾値を、時間において一定レベルである複数の閾値に組み合わせることができる。

原理的に、本発明によれば、すべての閾値のコンセプトを、単独又は組み合わせて使用することができる。

適応的な閾値が一緒に使用されるか否かにかかわらず、クロック・データ読み出し装置及びプログラマグル論理回路を備える測定装置の本発明による使用と、異なって調節される複数の閾値という本発明による考え方との連動は、異なる閾値の異なる受信論理信号を、複雑なアナログ技術を必要とせず所望のあらゆる方法で高速かつ簡潔に使用できるため、きわめて好都合である。

以上、有効サンプリング速度を高めるためのいくつかの可能性を説明してきた。これに関連する本発明のさらなる発展を、以下に説明する。それらは、
・より最近のＦＰＧＡモジュールにおいて利用可能な特定の機能を使用することによる受信論理信号２７の位相シフト又は遅延の可能性（「受信信号の遅延」）、
・技術的プログラミング手法によって実現できるが、位相シフトさせた基本クロックの助けによって得た複数のサンプリング値であって少なくとも１つの受信論理信号２７を複数のクロック（基本クロック＋位相シフトさせたクロック）によってサンプリングすることによって得られたサンプリング値の、位相シフトが０である基本クロックへの同期の可能性（「同期化」）、及び
・技術的プログラミング手段によって、データのさらなる処理を、ＦＰＧＡ内の基本クロックに関して低速化する可能性（「処理速度の低減」）
である。

これらのさらなる発展は、広く本発明の独立した各態様を呈しているが、互いに組み合わせることも可能である。

受信信号の遅延：
受信した信号２７を、長さ従って遅延時間が知られている少なくとも１つの追加の信号線を通って導き、ハードウェアによる遅延によって受信論理信号２７の位相シフトを達成する可能性については、すでに説明した。この種の遅延線は、容易に制御できることが明らかである。しかしながら、プログラマグル論理回路を含む使用されるハードウェアが、この種の遅延線の実装を、それらに形状及び接続に関して多少なりとも許容するという要件が存在する。

また、遅延線は、一般に、プログラマグル論理ユニットの内部構造によって、例えばＦＰＧＡの内部ゲート又はキャリー・チェインから形成できる。しかしながら、これらの内部のソリューションは、内部部品における移動時間が温度依存性を有しており、更にはモジュールごとに異なっているという欠点を有している。従って、遅延の原理の安定な実装は、望まれる測定精度に照らすと、不可能ではないにせよきわめて困難である。

驚くべきことに、更に最近のＦＰＧＡモジュールの特徴が、動作において調整される補償された長さを有している受信論理信号２７の位相シフトのためのプログラマグル遅延線の提供に、理想的に適していることが見出された。この特徴は、実際には、特にはデータ信号とサイクル信号とのあいだの時間誤差（「スキュー」）を回避するためにＦＰＧＡ基本クロックに対して入力信号のタイミングを補正するために使用される補正の特徴である。このような補正機能は、以前から入手可能であるいくつかのＦＰＧＡでも利用可能であるが、そこでは、一方ではオン・オフの切り替えのみが可能であり、他方では、精度に関し前記した変動にさらされている。

新世代のＦＰＧＡにおいては、遅延線を、対応する補正機能のプログラミングによって実現することができ、複数の遅延セクションに分割することができる。例えば、ザイリンクス社（Ｘｉｌｉｎｘ）の「ヴァーテクス・フォー（Ｖｉｒｔｅｘ ４）」モジュールにおいては、最大長さが５ｎｓの遅延線を６４のセクションに分割することができ、これにより、遅延を約７８ｐｓ刻みで変化させることができる。

同期：
図４によれば、例えば３１２．５ＭＨｚであり、従って周期Ｔ０が３．２ｎｓであるＦＰＧＡ基本クロックＣｌｋ０が、それぞれ６０°又は約０．５３ｎｓで５重に位相シフトされている。従って、受信論理信号２７のサンプリングにおいて、サンプル値（瞬時値）が０．５３ｎｓごとに得られ、ＦＰＧＡレジスタ（論理ユニット）に保存される。従って、３．２ｎｓの１クロック周期内で６つのサンプル値が、同時ではなく０．５３ｎｓの時間間隔でその都度得られる。これら６つのサンプル値のそれぞれが、クロックのうちの１つ、すなわち基本クロックＣｌｋ０あるいは位相シフトされたクロックＣｌｋ６０、Ｃｌｋ１２０、Ｃｌｋ１８０、Ｃｌｋ２４０、又はＣｌｋ３００のうちの１つに関連付けられている。

測定データ（サンプル値）のさらなる処理のため、１周期（約３．２ｎｓのＴ０）内の時間間隔で得られた６つのサンプル値を、いわゆるビット・ベクトルとして一緒に処理できるよう、時間に関して同期することが望まれる。従って、時間間隔で得られたサンプル値を、特定のクロック特には基本クロックＣｌｋ０に同期させる必要がある。

本発明において好ましく使用される高速なＦＰＧＡ、すなわち高い基本クロックを有するＦＰＧＡにおいては、各レジスタから同期のために必要とされる所望のビット・ベクトルの形成のために設けられたレジスタへのサンプル値のテイクオーバについて、利用できる時間が短いという問題がある。上記の例においては、基本クロックＣｌｋ０で行なわれるテイクオーバにおいて、クロックＣｌｋ６０のサンプル値について利用可能なテイクオーバ時間は、それなりに長い５×Ｔ０／６＝２．６６ｎｓであるが、クロックＣｌｋ３００についてのテイクオーバ時間は、わずかに１×Ｔ０／６＝０．５３ｎｓである。ＦＰＧＡの設計によっては、ハードウェアによって生じる限界に到達し、基本クロックへの同期が不可能になる。

この問題は、ＦＰＧＡの巧みなプログラミングによって解決できる。特に図５において隣接するカラムを接続する線によって示されている。この特別な手順は、個々のクロックのスキャン値について均一なテイクオーバは行なわず、個々の時間位置を考慮に入れた個々のテイクオーバが行なわれるという事実からなる。

図示の実施の形態において、基本クロックを除く特定のクロックに属し、特定の基本クロック周期において測定されたすべてのスキャン値が、次の基本クロック周期において、位相１つ分だけ早いクロックでテイクオーバされる。例えば、Ｃｌｋ２４０の値「Ｅ」は、次のＣｌｋ０の立ち上がり（このときまでに２×Ｔ０／６＝１．０６ｎｓの時間期間しか残されていない）ではテイクオーバされず、次の周期又は同期ステージ２のＣｌｋ１８０の立ち上がりでテイクオーバされ、従ってテイクオーバ時間は５×Ｔ０／６＝２．６６ｎｓになる。

このテイクオーバのルールは、或る周期において時間間隔で得られたスキャン値Ａ、Ｂ、Ｃ、Ｄ、Ｅ及びＦが、５つの周期又は同期ステージの後に、時間において「互いに隣接して位置」し、すなわち同期され、基本クロックを有する６桁のビット・ベクトルとして一緒にさらなる処理を行なうことができるという結果を有している。この原理において得られるテイクオーバ時間は、基本クロックの周期Ｔ０に対して比較的わずかに少なくなっているだけである。基本クロックのｎ重の位相シフトにおいて、テイクオーバ時間は（ｎ−１）／ｎ×Ｔ０になる。テイクオーバのその都度において、位相１つ分だけ早いクロックではなく、更に早いクロックを提供することも、一般に可能であり、更に、一般に、テイクオーバを、測定の周期の直後に続く周期ではなく、更に後の周期で行なってもよい。

基本クロックの低減：
例えばビット・ベクトルの形態である例えば前記同期処理によって得られたデータのさらなる処理において、特に所望の解像度に従って選択又は設定された使用されるＦＰＧＡの基本クロックＣｌｋ０、すなわち例えば３１２．５ＭＨｚに達する基本クロックＣｌｋ０のいわば瞬時動作周波数ｆ０は、高すぎる可能性がある（図５ａ及び５ｂを参照）。

ここで、救済を提供するため、入力信号を形成しており、基本クロックＣｌｋ０で到達し、従ってｆ０で変化する受信論理信号２７のビット・ベクトルを、２^ｍ個のデータ・ストリームへと分割（例えば、図５ａにおいては２つのデータ・ストリームに分割（ｍ＝１）され、図５ｂにおいては４つのデータ・ストリームに分割（ｍ＝２）されている）し、すなわちｆ０／（２^ｍ）でしか変化しないデータ・ストリームへと分割することが、本発明によって提案される。この目的のため、入力データ・ストリームが、特に（ｍ＝２の例について、図６を参照）、最終的に周波数分割器として機能するｍビットのカウンタ６１と個々のレジスタを対応するクロック・イネーブル信号で制御する比較器ブロック６３とからなる構成によって分割され、互いに対して３６０°（２^ｍ）だけ位相シフトした２^ｍ個のデータ・ストリーム、すなわちビット・ベクトルのストリームが生成される。

次いで、これら２^ｍ個のデータ・ストリームは、わずかにｆ０／（２^ｍ）で変化するクロックの１つの立ち上がりフランク（端）に再び同期され、さらなる処理をｆ０／（２^ｍ）で行なうことができるよう、ｆ０／（２^ｍ）で変化するビット・ベクトルのただ１つのストリームがもたらされる。

これにより、ＦＰＧＡにおけるデータの処理が係数２^ｍで低速化され、結果として、ＦＰＧＡのレジスタ又は論理ユニットについて考えたとき、ちょうどこの係数で「幅広く」なる。

カウンタ６１に関して必要な比較は、特にはｍ＝１及びｍ＝２についてＦＰＧＡの参照テーブル（ＬＵＴ）にて実行でき、これのための時間的労苦を最小限にすることができる。

従って、周波数分割の一般的原理、例えていえば比較的高速な入力データ・ストリームの複数の比較的遅い部分データ・ストリームへの分配が、この処理速度の低減の根底にあり、データを部分ストリームへと順序付けて分配又は分割できるよう、特には入力データ・ストリームのクロックで周期的に変化する値を有するユニット（例えば、カウンタ６１）を使用し、（例えば比較器ブロック６３によって）ポールすることができる。

本発明による測定装置の基本的設計を概略的に示している。 本発明によるサンプリング方法のための基本的設計を示している。 複数の閾値の本発明による使用を説明するための概略図である。 本発明による適応的閾値の原理を概略的に示している。 本発明による同期の原理を説明するための図である。 本発明によるデータ処理速度低減の原理を説明するための図である。 本発明によるデータ処理速度低減の原理を説明するための図である。 ２ビットのカウンタの例について、前記低減原理を説明するためのブロック図である。

符号の説明

１１ 送信器
１３ 送信放射
１５、１５’ 対象物
１７ 反射された信号パルス
１９ 受信器
２１ 受信アナログ信号、後方散乱曲線
２３ 変換装置、閾値回路
２５ 論理信号パルス
２７ 受信論理信号
３１ 論理回路、ＦＰＧＡ
３３ 評価ユニット
３５ フィルタ
３７ トリガ信号
３９ 開始パルス
４１ 開始パルス信号
４３ 測定ブロック
４５ データ線
４７ 制御ブロック
４９ インターフェイス
５１ クロック生成器
５３ カバー
５５ クロック・ユニット
５７ 同期ユニット
５９ 処理ユニット
６１ カウンタ
６３ 比較器ブロック
６５ 同期ブロック
Ｓ 閾値

Claims (25)

1. パルス移動時間の測定による距離測定のための方法であって、
   パルス状の電磁放射（１３）が少なくとも１つの送信器（１１）を使用して送信され、且つ、 対象物（１５）にて反射された信号パルス（１７）が少なくとも１つの受信器（１９）を使用して検知されると共に、
   論理信号（２５）を含む少なくとも１つの受信論理信号（２７）が、特には閾値回路（２３）を用いて前記信号パルス（１７）を含む受信アナログ信号（２１）から生成され、且つ、前記論理信号（２５）の移動時間に関して評価されるものにおいて、
   前記受信論理信号（２７）が、クロックト・データ読み取り装置を用いてプログラマグル論理回路（３１）へと読み込まれ、且つ、該論理回路（３１）内の時間パターン上にマッピングされると共に、
   前記受信論理信号（２７）の瞬時値が、前記データ読み取り装置の少なくとも１つのクロック・パルスに対応する時間パターンの窓である時間窓に関連付けられた前記論理回路（３１）の論理ユニットに保存されること、
   を特徴とする方法。
2. 請求項１に記載の方法において、
   複数のクロックが、基本クロックの位相シフトにより生成されることを特徴とするもの。
3. 請求項１又は２に記載の方法において、
   上記受信論理信号（２７）が位相シフトされることを特徴とするもの。
4. 請求項１〜３のいずれかに記載の方法において、
   少なくとも１つのＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）が、上記論理回路（３１）として使用されることを特徴とするもの。
5. 請求項１〜４のいずれかに記載の方法において、
   少なくとも１つのシリアル−パラレル変換器が、上記データ読み取り装置として使用されることを特徴とするもの。
6. 請求項１〜５のいずれかに記載の方法において
   少なくとも１つのＭＧＴ（マルチギガビット・トランシーバ）が、上記データ読み取りユニットとして使用されることを特徴とするもの。
7. 請求項１〜６のいずれかに記載の方法において、
   上記瞬時値が、上記受信論理信号（２７）が完全に読み込まれるまで、上記論理ユニットに保存されることを特徴とするもの。
8. 請求項１〜７のいずれかに記載の方法において、
   受信論理信号（２７）の上記瞬時値の組が、上記測定結果として、上記論理回路（３１）の下流の評価ユニット（３３）に供給されることを特徴とするもの。
9. 請求項１〜８のいずれかに記載の方法において、
   上記受信アナログ信号（２１）が、閾値回路（２３）の複数の閾値（Ｓ）を同時又は順次に経るように導かれるため、複数の受信論理信号（２７）が上記受信アナログ信号（２１）から生成されることを特徴とするもの。
10. 請求項１〜９のいずれかに記載の方法において、
    上記受信アナログ信号（２１）に応じてレベルが時間変化する適応的閾値（Ｓ）が使用されることを特徴とするもの。
11. 請求項１０に記載の方法において、
    上記適応的閾値（Ｓ）が、上記受信アナログ信号（２１）のフィルタ処理、特には低域通過フィルタ処理によって生成されることを特徴とするもの。
12. 請求項１〜１１のいずれかに記載の方法において、
    測定結果が、上記論理回路（３１）に供給された複数の受信論理信号（２７）から形成されることを特徴とするもの。
13. 請求項１〜１２のいずれかに記載の方法において、
    上記測定の際に、個々の上記受信論理信号（２７）の間で切り替えが行われることを特徴とするもの。
14. 請求項１〜１３のいずれかに記載の方法において、
    複数の受信論理信号（２７）が、上記論理回路（３１）内の時間パターン上に同時にマッピングされることを特徴とするもの。
15. 請求項１〜１４のいずれかに記載の方法において、
    基本クロック（Ｃｌｋ０）の１周期（Ｔ０）の間に、該基本クロック（Ｃｌｋ０）、及び複数の二次クロック（Ｃｌｋ６０、Ｃｌｋ１２０、Ｃｌｋ１８０、Ｃｌｋ２４０、Ｃｌｋ３００）であって特には前記基本クロック（Ｃｌｋ０）から位相シフトによって生成されるものにより、時間において順次得られた瞬時値が、或るクロック、特には前記基本クロック（Ｃｌｋ０）に同期されること、及び、
    或る特定の二次クロック（Ｃｌｋ６０、Ｃｌｋ１２０、Ｃｌｋ１８０、Ｃｌｋ２４０、又はＣｌｋ３００）に属し、且つ、或る特定の基本クロック周期内で得られた瞬時値の各々が、その後の基本クロック周期においてより早いクロックによりテイクオーバされること、
    を特徴とするもの。
16. 請求項１〜１５のいずれかに記載の方法において、
    周波数ｆ０の基本クロック（Ｃｌｋ０）で得られた瞬時値の更なる処理の速度が、上記論理回路（３１）において係数２^ｍで減じられること、及び、
    最初に、ｆ０で変化する瞬時値のストリームが、特にはｍビットのカウンタ（６１）を用いて、ｆ０／２^ｍで変化する２^ｍ個の部分ストリームに分割され、且つ、互いに対して３６０°／２^ｍだけ位相シフトされ、
    続いて、前記部分ストリームが、周波数ｆ０／２^ｍのクロックに同期されること、
    を特徴とするもの。
17. 請求項１６に記載の方法において、
    上記同期が、請求項１５に記載の同期原理に従って行なわれることを特徴とするもの。
18. 請求項１〜１７のいずれかに記載の方法において、
    上記受信論理信号（２７）が、上記論理回路（３１）のプログラマグル遅延線を用いて位相シフトされることを特徴とするもの。
19. 特にはＦＰＧＡである論理回路（３１）のプログラマグル補正機能であって、入力信号を基本クロックに対して時間補正するために設けられたものを、
    特には請求項１〜１８のいずれかに記載の方法において、受信論理信号（２７）から互いに対して位相シフトされた複数の信号を生成するために、
    使用すること。
20. パルス移動時間の測定による距離測定のための、特には請求項１〜１９のいずれかに記載の方法を実施するための装置であって、
    パルス状の電磁放射（１３）を送信するための少なくとも１つの送信器（１１）と、対象物（１５）にて反射された信号パルス（１７）を検知するための少なくとも１つの受信器（１９）と、を有すると共に、
    論理信号（２５）を含む少なくとも１つの受信論理信号（２７）が前記信号パルス（１７）を含む受信アナログ信号（２１）から生成可能な、特には閾値回路である変換装置（２３）が、前記受信器（１９）の下流に位置するものにおいて、
    クロックト・データ読み取り装置及びプログラマグル論理回路（３１）を有する測定装置が前記変換装置（２３）の下流に位置し、且つ、前記データ読み取り装置によって読み込まれた前記受信論理信号（２７）が前記論理回路（３１）の複数の論理ユニットへとマッピング可能であると共に、
    前記受信論理信号（２７）の瞬時値が、前記データ読み取り装置の少なくとも１つのクロック・パルスに対応する時間パターンの時間窓のために、該時間窓に関連付けられた前記論理回路（３１）の論理ユニットに保存可能であること、
    を特徴とする装置。
21. 請求項２０に記載の装置において、
    上記論理回路（３１）が、少なくとも１つのＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）を含むことを特徴とするもの。
22. 請求項２０又は２１に記載の装置において、
    上記データ読み取り装置が、少なくとも１つのシリアル−パラレル変換器を含むことを特徴とするもの。
23. 請求項２０〜２２のいずれかに記載の装置において、
    上記データ読み取り装置が、少なくとも１つのＭＧＴ（マルチギガビット・トランシーバ）を含むことを特徴とするもの。
24. 請求項２０〜２３のいずれかに記載の装置において、
    閾値回路（２３）が、上記受信アナログ信号（２１）に応じてレベルが時間変化する適応的閾値（Ｓ）を生成するように適合されていることを特徴とするもの。
25. 請求項２４に記載の装置において、
    上記適応的閾値（Ｓ）の生成のための上記閾値回路（２３）が、上記受信アナログ信号（２１）のための特には低域通過フィルタであるフィルタ（３５）を含むことを特徴とするもの。
    

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