JP2021048555A - 信号生成システム、及び、信号生成方法 - Google Patents

Abstract

【課題】複数の基準クロックから出力クロックを生成する場合に、その出力クロックの位相変動を低減させることができる信号生成システムを提供する。【解決手段】第１ＰＬＬは、入力した第１基準クロックに同期した第１ＰＬＬ出力信号を生成し、第１基準クロックが切断された場合、第１基準クロックとは別の入力した第２基準クロックに同期した第１ＰＬＬ出力信号を生成し、第２ＰＬＬは、複数の分周器を備えるＰＬＬであって、入力した第１基準クロックに係る状態を保持するとともに第１基準クロックに同期した第２ＰＬＬ出力信号を生成し、第１基準クロックが切断された場合、保持した前記状態に基づいて生成した第２ＰＬＬ出力信号を出力し、第１基準クロックが切断された後に、第１ＰＬＬ出力信号と第２ＰＬＬ出力信号とが非同期となった場合、第２ＰＬＬ出力信号を変化させ、位相・周波数検出器は、複数の分周器の出力のうちの１つを選択させる。【選択図】図８

Description

本発明は、信号生成システム、及び、信号生成方法に関する。

基準クロックに応じて動作するシステムがある。そのようなシステムは、基準クロックが切断されると、所望の動作を継続することが困難な場合がある。
特許文献１には、関連する技術として、複数の基準クロックを入力し、出力クロックを生成する技術が開示されている。

特許第３４１１９０９号公報

ところで、複数の基準クロックから出力クロックを生成する場合、選択されていた基準クロックの突然の切断や複数の基準クロックどうしの位相差などにより、選択されていた基準クロックから切断後の基準クロックに切り替えるときに、出力クロックに位相変動が発生する可能性がある。
そのため、複数の基準クロックから出力クロックを生成する場合に、その出力クロックの位相変動を低減させることのできる技術が求められている。

本発明の各態様は、上記の課題を解決することのできる信号生成システム、及び、信号生成方法を提供することを目的としている。

上記目的を達成するために、本発明の一態様によれば、信号生成システムは、複数の基準クロックの中から選択された第１基準クロックを入力し、入力した前記第１基準クロックに同期した第１ＰＬＬ出力信号を生成し、前記第１基準クロックが切断された場合、前記第１基準クロックとは別の第２基準クロックを入力し、入力した前記第２基準クロックに同期した第１ＰＬＬ出力信号を生成する第１ＰＬＬと、複数の分周器を備えるＰＬＬであって、前記第１基準クロックを入力し、入力した前記第１基準クロックに係る状態を保持するとともに前記第１基準クロックに同期した第２ＰＬＬ出力信号を生成し、前記第１基準クロックが切断された場合、保持した前記第１基準クロックに係る状態に基づいて生成した第２ＰＬＬ出力信号を出力し、前記第１基準クロックが切断された後に、前記第１ＰＬＬ出力信号と前記第２ＰＬＬ出力信号とが非同期となった場合、複数の前記分周器の出力に基づいて前記第２ＰＬＬ出力信号を変化させる第２ＰＬＬと、前記第１ＰＬＬ出力信号と前記第２ＰＬＬ出力信号との位相差に基づいて、複数の前記分周器の出力のうちの１つを選択させる位相・周波数検出器と、を備える。

上記目的を達成するために、本発明の別の態様によれば、信号生成方法は、複数の基準クロックの中から選択された第１基準クロックを入力し、入力した前記第１基準クロックに同期した第１ＰＬＬ出力信号を生成し、前記第１基準クロックが切断された場合、前記第１基準クロックとは別の第２基準クロックを入力し、入力した前記第２基準クロックに同期した第１ＰＬＬ出力信号を生成することと、前記第１基準クロックを入力し、入力した前記第１基準クロックに係る状態を保持するとともに前記第１基準クロックに同期した第２ＰＬＬ出力信号を生成し、前記第１基準クロックが切断された場合、保持した前記第１基準クロックに係る状態に基づいて生成した第２ＰＬＬ出力信号を出力し、前記第１基準クロックが切断された後に、前記第１ＰＬＬ出力信号と前記第２ＰＬＬ出力信号とが非同期となった場合、複数の前記分周器の出力に基づいて前記第２ＰＬＬ出力信号を変化させることと、前記第１ＰＬＬ出力信号と前記第２ＰＬＬ出力信号との位相差に基づいて、複数の前記分周器の出力のうちの１つを選択させることと、を含む。

本発明の各態様によれば、複数の基準クロックから出力クロックを生成する場合に、その出力クロックの位相変動を低減させることができる。

本発明の一実施形態によるヒットレス切替回路の構成の一例を示す図である。 本発明の一実施形態によるＬＯＳ検出器の構成の一例を示す図である。 本発明の一実施形態による第１ＰＬＬの構成の一例を示す図である。 本発明の一実施形態による第２ＰＬＬの構成の一例を示す図である。 本発明の一実施形態によるヒットレス切替回路の処理フローの一例を示す図である。 本発明の別の実施形態によるヒットレス切替回路の構成の一例を示す図である。 本発明の別の実施形態による第２ＰＬＬの構成の一例を示す図である。 本発明の実施形態による最小構成の信号生成システムを示す図である。 少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。

以下、図面を参照しながら実施形態について詳しく説明する。
＜実施形態＞
本発明の一実施形態によるヒットレス切替回路１は、入力される複数のクロックのうちの１つを基準クロックとし、その基準クロックが切断されたときに、切断される前の基準クロックの位相と同様の位相を有する別のクロックへ切り替えることのできる回路である。

ヒットレス切替回路１は、図１に示すように、ＬＯＳ（Ｌｏｓｓ Ｏｆ Ｓｉｇｎａｌ）検出器１０、第１分配器２０、第２分配器３０、第１セレクタ４０、第２セレクタ５０、第１ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）６０、第２ＰＬＬ７０、位相・周波数検出器８０、第３セレクタ９０を備える。

なお、図１では、ＬＯＳ検出器１０はＬＯＳと記載されている。また、第１分配器２０は第１ＤＩＳと記載されている。また、第２分配器３０は第２ＤＩＳと記載されている。また、第１セレクタ４０は第１ＳＥＬと記載されている。また、第２セレクタ５０は第２ＳＥＬと記載されている。また、位相・周波数検出器８０はＰＦＤと記載されている。また、第３セレクタ９０は第３ＳＥＬと記載されている。

ＬＯＳ検出器１０は、第１基準クロックＣＬＫ１及び第２基準クロックＣＬＫ２の有無を判定する。第１基準クロックＣＬＫ１の位相及び周波数は、第２基準クロックＣＬＫ２の位相及び周波数とわずかに異なる。ここでの「わずかに異なる」とは、第１ＰＬＬ６０、第２ＰＬＬ７０による位相及び周波数の調整により同一のクロックとみなせる程度に修正可能な位相及び周波数の差のことである。ＬＯＳ検出器１０は、判定結果に基づいて、第１セレクタ４０、第２セレクタ５０、第２ＰＬＬ７０及び第３セレクタ９０のそれぞれに制御信号を出力する。制御信号は、選択している基準クロック（すなわち、第１基準クロックＣＬＫ１または第２基準クロックＣＬＫ２）を示す情報を含む信号である。また、ＬＯＳ検出器１０は、判定結果に基づいて、第１セレクタ４０、第２セレクタ５０、第２ＰＬＬ７０及び第３セレクタ９０のそれぞれにＬＯＳ信号を出力する。ＬＯＳ信号は、選択している基準クロックが切断された場合、その切断を示す情報を含む信号である。

例えば、ＬＯＳ検出器１０は、図２に示すように、第１判定回路１０ａ、第２判定回路１０ｂ、信号生成部１０ｃを備える。第１判定回路１０ａは、第１基準クロックＣＬＫ１の有無を判定する回路である。また、第２判定回路１０ｂは、第２基準クロックＣＬＫ２の有無を判定する回路である。また、信号生成部１０ｃは、第１判定回路１０ａによる判定結果及び第２判定回路１０ｂによる判定結果に基づいて、制御信号及びＬＯＳ信号を生成する。

第１判定回路１０ａは、図２に示すように、インバータ１０ａ１、ＡＮＤ回路１０ａ２、ＲＣ回路１０ａ３、コンパレータ１０ａ４を備える。

インバータ１０ａ１は、第１基準クロックＣＬＫ１を受ける。インバータ１０ａ１は、第１基準クロックＣＬＫ１を反転した第１反転クロックＣＬＫ１ｂａｒをＡＮＤ回路１０ａ２に出力する。インバータ１０ａ１では、信号に遅延が発生する。そのため、第１反転クロックＣＬＫ１ｂａｒの立ち上がりタイミングは、第１基準クロックＣＬＫ１の立ち下がりタイミングよりもインバータ１０ａ１における遅延の分だけ遅くなる。

ＡＮＤ回路１０ａ２は、第１基準クロックＣＬＫ１を受ける。また、ＡＮＤ回路１０ａ２は、インバータ１０ａ１から第１反転クロックＣＬＫ１ｂａｒを受ける。ＡＮＤ回路１０ａ２は、第１基準クロックＣＬＫ１と第１反転クロックＣＬＫ１ｂａｒとの論理積を演算する。ＡＮＤ回路１０ａ２は、演算結果を示す第１パルス信号ｓｉｇ１をＲＣ回路１０ａ３に出力する。第１パルス信号ｓｉｇ１は、インバータ１０ａ１における遅延に応じたデューティの小さいパルス状の波形を有する信号である。

ＲＣ回路１０ａ３は、ＡＮＤ回路１０ａ２から第１パルス信号ｓｉｇ１を受ける。ＲＣ回路１０ａ３は、第１パルス信号ｓｉｇ１を直流電圧Ｖｄｃ１に変換する。ＲＣ回路１０ａ３は、直流電圧Ｖｄｃ１をコンパレータ１０ａ４に出力する。

コンパレータ１０ａ４は、しきい値電圧Ｖｔｈ１を受ける。また、コンパレータ１０ａ４は、ＲＣ回路１０ａ３から直流電圧Ｖｄｃ１を受ける。
例えば、コンパレータ１０ａ４は、直流電圧Ｖｄｃ１がしきい値電圧Ｖｔｈ１以下の場合にＬｏｗレベルの電圧を信号生成部１０ｃに出力する。このＬｏｗレベルの信号は、第１基準クロックＣＬＫ１が切断された場合にコンパレータ１０ａ４から出力される信号である。また、コンパレータ１０ａ４は、直流電圧Ｖｄｃ１がしきい値電圧を超えている場合にＨｉｇｈレベルの電圧を信号生成部１０ｃに出力する。

第２判定回路１０ｂは、図２に示すように、インバータ１０ｂ１、ＡＮＤ回路１０ｂ２、ＲＣ回路１０ｂ３、コンパレータ１０ｂ４を備える。第２判定回路１０ｂは、以下に示すように、第１判定回路１０ａと同様に動作する。

インバータ１０ｂ１は、第２基準クロックＣＬＫ２を受ける。インバータ１０ｂ１は、第２基準クロックＣＬＫ２を反転した第２反転クロックＣＬＫ２ｂａｒをＡＮＤ回路１０ｂ２に出力する。インバータ１０ｂ１では、信号に遅延が発生する。そのため、第２反転クロックＣＬＫ２ｂａｒの立ち上がりタイミングは、第２基準クロックＣＬＫ２の立ち下がりタイミングよりもインバータ１０ｂ１における遅延の分だけ遅くなる。

ＡＮＤ回路１０ｂ２は、第２基準クロックＣＬＫ２を受ける。また、ＡＮＤ回路１０ｂ２は、インバータ１０ｂ１から第２反転クロックＣＬＫ２ｂａｒを受ける。ＡＮＤ回路１０ｂ２は、第２基準クロックＣＬＫ２と第２反転クロックＣＬＫ２ｂａｒとの論理積を演算する。ＡＮＤ回路１０ｂ２は、演算結果を示す第２パルス信号ｓｉｇ２をＲＣ回路１０ｂ３に出力する。第２パルス信号ｓｉｇ２は、インバータ１０ｂ１における遅延に応じたデューティの小さいパルス状の波形を有する信号である。

ＲＣ回路１０ｂ３は、ＡＮＤ回路１０ｂ２から第２パルス信号ｓｉｇ２を受ける。ＲＣ回路１０ｂ３は、第２パルス信号ｓｉｇ２を直流電圧Ｖｄｃ２に変換する。ＲＣ回路１０ｂ３は、直流電圧Ｖｄｃ２をコンパレータ１０ｂ４に出力する。

コンパレータ１０ｂ４は、しきい値電圧Ｖｔｈ２を受ける。また、コンパレータ１０ｂ４は、ＲＣ回路１０ｂ３から直流電圧Ｖｄｃ２を受ける。
例えば、コンパレータ１０ｂ４は、直流電圧Ｖｄｃ２がしきい値電圧Ｖｔｈ２以下の場合にＬｏｗレベルの出力電圧を信号生成部１０ｃに出力する。このＬｏｗレベルの信号は、第２基準クロックＣＬＫ２が切断された場合にコンパレータ１０ｂ４から出力される信号である。また、コンパレータ１０ｂ４は、直流電圧Ｖｄｃ２がしきい値電圧を超えている場合にＨｉｇｈレベルの電圧を信号生成部１０ｃに出力する。

信号生成部１０ｃは、コンパレータ１０ａ４及びコンパレータ１０ｂ４のそれぞれから信号を受ける。信号生成部１０ｃは、受けた信号に基づいて、制御信号及びＬＯＳ信号を生成する。

例えば、ＬＯＳ検出器１０は、定常状態において、第１基準クロックＣＬＫ１を受けており、信号生成部１０ｃは、コンパレータ１０ａ４からＨｉｇｈレベルの信号を受け、基準クロックとして第１基準クロックＣＬＫ１を選択することを示す情報を含む制御信号を、第１セレクタ４０、第２セレクタ５０及び第３セレクタ９０のそれぞれに出力しているものとする。この状態において、第１基準クロックＣＬＫ１が切断されると、信号生成部１０ｃは、コンパレータ１０ａ４からＬｏｗレベルの信号を受ける。信号生成部１０ｃは、コンパレータ１０ａ４からＬｏｗレベルの信号を受けた場合、第１基準クロックＣＬＫ１が切断されたことを示す情報を含むＬＯＳ信号を、第１セレクタ４０、第２セレクタ５０及び第３セレクタ９０のそれぞれに即座に出力する。

なお、ＬＯＳ検出器１０が、定常状態において、第２基準クロックＣＬＫ２を受けており、信号生成部１０ｃが、コンパレータ１０ｂ４からＨｉｇｈレベルの信号を受け、基準クロックとして第２基準クロックＣＬＫ２を選択することを示す情報を含む制御信号を、第１セレクタ４０、第２セレクタ５０及び第３セレクタ９０のそれぞれに出力している場合にも、上述と同様に考えることができる。すなわち、この状態において、第２基準クロックＣＬＫ２が切断されると、信号生成部１０ｃは、コンパレータ１０ｂ４からＬｏｗレベルの信号を受ける。信号生成部１０ｃは、コンパレータ１０ｂ４からＬｏｗレベルの信号を受けた場合、第２基準クロックＣＬＫ１が切断されたことを示す情報を含むＬＯＳ信号を、第１セレクタ４０、第２セレクタ５０及び第３セレクタ９０のそれぞれに即座に出力する。

第１分配器２０は、第１基準クロックＣＬＫ１を受ける。第１分配器２０は、受けた第１基準クロックＣＬＫ１を第１セレクタ４０及び第２セレクタ５０に出力する。

第２分配器３０は、第２基準クロックＣＬＫ２を受ける。第２分配器３０は、受けた第２基準クロックＣＬＫ２を第１セレクタ４０及び第２セレクタ５０に出力する。

第１セレクタ４０は、第１分配器２０から第１基準クロックＣＬＫ１を受ける。また、第１セレクタ４０は、第２分配器３０から第２基準クロックＣＬＫ２を受ける。また、第１セレクタ４０は、ＬＯＳ検出器１０から制御信号を受ける。
第１セレクタ４０は、受けた第１基準クロックＣＬＫ１と第２基準クロックＣＬＫ２のうち、ＬＯＳ検出器１０から受ける制御信号によって選択された方の基準クロックを第１ＰＬＬ６０に出力する。

また、第１セレクタ４０は、ＬＯＳ検出器１０からＬＯＳ信号を受けると、制御信号によって選択された方の基準クロックと別の方の基準クロックに切り替える。
例えば、第１セレクタ４０は、第１基準クロックＣＬＫ１が選択されることを示す制御信号を受けている状態で、ＬＯＳ信号を受けた場合、基準クロックを第１基準クロックＣＬＫ１から第２基準クロックＣＬＫ２へ即座に切り替える。
また、例えば、第１セレクタ４０は、第２基準クロックＣＬＫ２が選択されることを示す制御信号を受けている状態で、ＬＯＳ信号を受けた場合、基準クロックを第２基準クロックＣＬＫ２から第１基準クロックＣＬＫ１へ即座に切り替える。

第２セレクタ５０は、第１分配器２０から第１基準クロックＣＬＫ１を受ける。また、第２セレクタ５０は、第２分配器３０から第２基準クロックＣＬＫ２を受ける。また、第２セレクタ５０は、ＬＯＳ検出器１０から制御信号を受ける。
第２セレクタ５０は、受けた第１基準クロックＣＬＫ１と第２基準クロックＣＬＫ２のうち、ＬＯＳ検出器１０から受ける制御信号によって選択された方の基準クロックを第２ＰＬＬ７０に出力する。

また、第２セレクタ５０は、出力停止機能付きセレクタである。第２セレクタ５０は、ＬＯＳ検出器１０からＬＯＳ信号を受けると、即座に出力を停止する。
また、第２セレクタ５０は、位相・周波数検出器８０から第１ＰＦＤ（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）信号を受けると、出力の停止を解除する。第１ＰＦＤ信号は、第２セレクタ５０の出力の停止を解除するために位相・周波数検出器８０が第２セレクタ５０へ出力する信号である。そして、第２セレクタ５０は、第１セレクタ４０と同一の基準クロックを選択する。

第１ＰＬＬ６０は、入力に同期した出力を生成するアナログＰＬＬである。第１ＰＬＬ６０は、図３に示すように、位相比較器６０１、ループフィルタ６０２、ＶＣＸＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｃｒｙｓｔａｌ Ｏｓｃｉｌｌａｔｏｒ）６０３、分数分周器６０４を備える。
なお、図３では、位相比較器６０１はＰＤと記載されている。また、ループフィルタ６０２はＬＦと記載されている。

位相比較器６０１は、入力される２つの信号の位相差に応じた電圧を生成する。位相比較器６０１は、生成した電圧をループフィルタ６０２に出力する。

ループフィルタ６０２は、位相比較器６０１が生成した電圧を受ける。ループフィルタ６０２は、位相比較器６０１が生成したリップルを含む電圧を平均化し、交流成分の少ない直流電圧を生成する。ループフィルタ６０２は、生成した直流電圧をＶＣＸＯ６０３に出力する。例えば、ループフィルタ６０２は、ローパスフィルタである。

ＶＣＸＯ６０３は、ループフィルタ６０２から直流電圧を受ける。ＶＣＸＯ６０３は、受けた直流電圧に応じた周波数で発振する信号を生成する可変周波数発振器である。ＶＣＸＯ６０３は、生成した信号を分数分周器６０４、位相・周波数検出器８０及び第３セレクタ９０に出力する。

分数分周器６０４は、ＶＣＸＯ６０３が生成した信号を受ける。分数分周器６０４は、受けた信号の周波数を（ｍ／ｎ）倍した信号を生成する。分数分周器６０４は、生成した信号を位相比較器６０１に出力する。

第１ＰＬＬ６０は、出力信号を（ｍ／ｎ）分周した信号の位相と入力信号の位相を比較し、ＶＣＸＯ６０３の発振周波数が入力信号の（ｎ／ｍ）倍の周波数となるように動作することによって、入力信号の（ｎ／ｍ）倍の周波数であり、入力信号に同期した出力信号を生成する。
このように、第１ＰＬＬ６０は、生成した出力信号を位相・周波数検出器８０及び第３セレクタ９０に出力する。

第２ＰＬＬ７０は、入力に同期した出力を生成するアナログＰＬＬである。第２ＰＬＬ７０は、図４に示すように、セレクタ−Ｒ７０１、位相比較器７０２、ループフィルタ７０３、電圧保持回路７０４、スイッチ７０４ａ、７０４ｂ、ＶＣＸＯ７０５、分数分周器７０６、７０７、７０８、セレクタ−Ｃ７０９を備える。

なお、図４では、セレクタ−Ｒ７０１はＳＥＬ−Ｒと記載されている。また、位相比較器７０２はＰＤと記載されている。また、ループフィルタ７０３はＬＦと記載されている。また、セレクタ−Ｃ７０９はＳＥＬ−Ｃと記載されている。

セレクタ−Ｒ７０１は、第２ＰＦＤ信号に応じて出力する信号を選択するセレクタである。第２ＰＦＤ信号とは、位相比較器７０２の入力を、第１ＰＬＬ６０の出力信号と第２ＰＬＬ７０の出力信号との位相差を調整するときの第２ＰＬＬ７０の出力信号を（ｍ／ｎ）分周した信号とするか、第２セレクタ５０から出力される基準クロックとするかを選択するために位相・周波数検出器８０がセレクタ−Ｒ７０１へ出力する信号である。セレクタ−Ｒ７０１は、第２ＰＦＤ信号に応じて選択した信号を位相比較器７０２に出力する。

位相比較器７０２は、セレクタ−Ｒ７０１から信号を受ける。また、位相比較器７０２は、セレクタ−Ｃ７０９から信号を受ける。位相比較器７０２は、受けた２つの信号の位相差に応じた電圧を生成する。位相比較器７０２は、生成した電圧をループフィルタ７０３に出力する。

ループフィルタ７０３は、位相比較器７０２が生成した電圧を受ける。ループフィルタ７０３は、位相比較器７０２が生成したリップルを含む電圧を平均化し、交流成分の少ない直流電圧を生成する。ループフィルタ７０３は、生成した直流電圧を電圧保持回路７０４に出力する。例えば、ループフィルタ７０３は、抵抗ＲとキャパシタＣとを有するローパスフィルタである。基準クロックが切断された場合、ループフィルタ７０３は、電圧保持回路７０４が保持した電圧をスイッチ７０４ｂを介して電圧保持回路７０４から受ける。これによって、ループフィルタ７０３の出力電圧は、基準クロックが切断される直前と同様の電圧を出力する。

電圧保持回路７０４は、制御信号及びＬＯＳ信号に基づいて、ループフィルタ７０３の出力電圧を保持する回路である。
例えば、電圧保持回路７０４は、ＬＯＳ検出器１０から受ける制御信号が示す基準クロックの情報に応じて、現在選択されている基準クロックが第１基準クロックＣＬＫ１であるか、第２基準クロックＣＬＫ２であるかを判定する。そして、電圧保持回路７０４は、ＬＯＳ検出器１０からＬＯＳ信号を受けると、選択されている基準クロックが切断されたと判定し、ループフィルタ７０３の出力電圧を保持する。
また、電圧保持回路７０４は、ループフィルタ７０３の出力電圧を保持すると同時に、スイッチ７０４ａをオン状態（閉状態）からオフ状態（開状態）に切り替え、スイッチ７０４ｂをオフ状態からオン状態に切り替える。そして、電圧保持回路７０４は、保持した電圧をループフィルタ７０３及びＶＣＸＯ７０５に出力する。電圧保持回路７０４がループフィルタ７０３の出力電圧を保持することによって、ホールドオーバーが実現される。

スイッチ７０４ａは、ループフィルタ７０３とＶＣＸＯ７０５との間に設けられるスイッチである。スイッチ７０４ａは、電圧保持回路７０４によって制御されるスイッチである。
スイッチ７０４ａは、電圧保持回路７０４が電圧を保持してから、第２ＰＬＬ７０の出力電圧の周波数と位相が、第１ＰＬＬ６０の出力電圧の周波数と位相に一致するまでの間、電圧保持回路７０４による制御の下、オフ状態になる。スイッチ７０４ａは、それ以外の間は、電圧保持回路７０４による制御の下、オン状態になる。

スイッチ７０４ｂは、ループフィルタ７０３と電圧保持回路７０４との間に設けられるスイッチである。スイッチ７０４ｂは、電圧保持回路７０４によって制御されるスイッチである。
スイッチ７０４ｂは、電圧保持回路７０４が電圧を保持してから、第２ＰＬＬ７０の出力電圧の周波数と位相が、第１ＰＬＬ６０の出力電圧の周波数と位相に一致するまでの間、電圧保持回路７０４による制御の下、オン状態になる。スイッチ７０４ａは、それ以外の間は、電圧保持回路７０４による制御の下、オフ状態になる。

ＶＣＸＯ７０５は、電圧保持回路７０４が保持した直流電圧を受ける。ＶＣＸＯ７０５は、受けた直流電圧に応じた周波数で発振する信号を生成する可変周波数発振器である。ＶＣＸＯ７０５は、生成した信号を分数分周器７０６、７０７、７０８、位相・周波数検出器８０及び第３セレクタ９０に出力する。

分数分周器７０６は、ＶＣＸＯ７０５が生成した信号を受ける。分数分周器７０６は、受けた信号の周波数を（（ｍ＋１）／ｎ）倍した信号を生成する。分数分周器７０６は、生成した信号をセレクタ−Ｃ７０９に出力する。

分数分周器７０７は、ＶＣＸＯ７０５が生成した信号を受ける。分数分周器７０７は、受けた信号の周波数を（（ｍ−１）／ｎ）倍した信号を生成する。分数分周器７０７は、生成した信号をセレクタ−Ｃ７０９に出力する。

分数分周器７０８は、ＶＣＸＯ７０５が生成した信号を受ける。分数分周器７０８は、受けた信号の周波数を（ｍ／ｎ）倍した信号を生成する。分数分周器７０８は、生成した信号をセレクタ−Ｒ７０１及びセレクタ−Ｃ７０９に出力する。

セレクタ−Ｃ７０９は、分数分周器７０６が生成した信号、分数分周器７０７が生成した信号、分数分周器７０８が生成した信号のそれぞれを同時に受ける。そして、セレクタ−Ｃ７０９は、分数分周器７０６、７０７、７０８から受けた３つの信号のうちの１つを、位相・周波数検出器８０から受けた第３ＰＦＤ信号に応じて選択する。そして、セレクタ−Ｃ７０９は、選択した信号を位相比較器７０２に出力する。

第２ＰＬＬ７０は、ＶＣＸＯ７０５の出力信号を（（ｍ＋１）／ｎ）分周、（（ｍ−１）／ｎ）分周、（ｍ／ｎ）分周した３つの信号のうち第３ＰＦＤ信号に応じて選択された１つの信号の位相と、ＶＣＸＯ７０５の出力信号を（ｍ／ｎ）分周した信号の位相、または、セレクタ−Ｒ７０１の入力信号の２つの信号のうち第２ＰＦＤ信号に応じて選択された１つの信号の位相と、を比較する。そして、第２ＰＬＬ７０は、ＶＣＸＯ７０５の発振周波数が位相比較器７０２の入力信号のＹ倍の周波数となるように動作することによって、出力電圧の周波数と位相を第１ＰＬＬ６０の出力電圧の周波数と位相に近づけ、最終的に第１ＰＬＬ６０の出力電圧の周波数と位相と同様の出力電圧を生成する。ここで、Ｙは、セレクタ−Ｃ７０９が出力する信号を生成した分数分周器７０６、７０７、７０８の分周比である。
そして、第２ＰＬＬ７０は、生成した出力電圧を位相・周波数検出器８０及び第３セレクタ９０に出力する。

位相・周波数検出器８０は、第１ＰＬＬ６０の出力信号を受ける。また、位相・周波数検出器８０は、第２ＰＬＬ７０の出力信号を受ける。
位相・周波数検出器８０は、第１ＰＬＬ６０の出力信号の周波数が第２ＰＬＬ７０の出力信号の周波数よりも高く、第１ＰＬＬ６０の出力信号の位相が第２ＰＬＬ７０の出力信号の位相よりも早いことを検出した場合、第２ＰＬＬ７０の分数分数器として分数分周器７０７を選択する（すなわち、セレクタ−Ｃ７０９が分数分周器７０７の出力を選択する）第３ＰＦＤ信号を生成する。そして、位相・周波数検出器８０は、生成した第３ＰＦＤ信号を第２ＰＬＬ７０に出力する。また、位相・周波数検出器８０は、第１ＰＬＬ６０の出力信号の周波数が第２ＰＬＬ７０の出力信号の周波数よりも低く、第１ＰＬＬ６０の出力信号の位相が第２ＰＬＬ７０の出力信号の位相よりも遅いことを検出した場合、第２ＰＬＬ７０の分数分数器として分数分周器７０６を選択する（すなわち、セレクタ−Ｃ７０９が分数分周器７０６の出力を選択する）第３ＰＦＤ信号を生成する。そして、位相・周波数検出器８０は、生成した第３ＰＦＤ信号を第２ＰＬＬ７０に出力する。また、位相・周波数検出器８０は、第１ＰＬＬ６０の出力信号と第２ＰＬＬ７０の出力信号との位相差が一定値以下（ゼロを含む）であることを検出した場合、第２ＰＬＬ７０の分数分数器として分数分周器７０８を選択する（すなわち、セレクタ−Ｃ７０９が分数分周器７０８の出力を選択する）第３ＰＦＤ信号を生成する。そして、位相・周波数検出器８０は、生成した第３ＰＦＤ信号を第２ＰＬＬ７０に出力する。

また、位相・周波数検出器８０は、第１ＰＬＬ６０の出力信号と第２ＰＬＬ７０の出力信号との位相差が一定値以下（ゼロを含む）である状態が一定時間継続したか否かを判定する。
位相・周波数検出器８０は、第１ＰＬＬ６０の出力信号と第２ＰＬＬ７０の出力信号との位相差が一定値以下である状態が一定時間継続したと判定した場合、第４ＰＦＤ信号を生成する。第４ＰＦＤ信号とは、第１ＰＬＬ６０の出力信号と第２ＰＬＬ７０の出力信号との位相差が一定値以下である状態が一定時間継続したことを報知するために位相・周波数検出器８０が第２セレクタ５０及び第３セレクタ９０へ出力する信号である。位相・周波数検出器８０は、生成した第４ＰＦＤ信号を第２セレクタ５０及び第３セレクタ９０に出力する。

第３セレクタ９０は、第１ＰＬＬ６０の出力信号を受ける。また、第３セレクタ９０は、第２ＰＬＬ７０の出力信号を受ける。また、第３セレクタ９０は、ＬＯＳ検出器１０から制御信号を受ける。
第３セレクタ９０は、受けた第１ＰＬＬ６０の出力信号と第２ＰＬＬ７０の出力信号のうち、ＬＯＳ検出器１０から受ける制御信号によって選択された方の出力信号を出力する。
そして、例えば、第３セレクタ９０は、第１ＰＬＬ６０の出力信号が選択されることを示す制御信号を受けている状態で、第４ＰＦＤ信号を受けた場合、第３セレクタ９０の出力信号として第１ＰＬＬ６０の出力信号を選択する。第３セレクタ９０は、選択した第１ＰＬＬ６０の出力信号を出力する。

また、例えば、第３セレクタ９０は、第１ＰＬＬ６０の出力信号が選択されることを示す制御信号を受けている状態で、ＬＯＳ信号を受けた場合、第３セレクタ９０の出力信号を、第１ＰＬＬ６０の出力信号から第２ＰＬＬ７０の出力信号へ即座に切り替える。
また、例えば、第３セレクタ９０は、第２ＰＬＬ７０の出力信号が選択されることを示す制御信号を受けている状態で、第４ＰＦＤ信号を受けた場合、第３セレクタ９０の出力信号として第２ＰＬＬ７０の出力信号を選択する。第３セレクタ９０は、選択した第２ＰＬＬ７０の出力信号を出力する。

また、例えば、第３セレクタ９０は、第２ＰＬＬ７０の出力信号が選択されることを示す制御信号を受けている状態で、ＬＯＳ信号を受けた場合、第３セレクタ９０の出力信号を、第２ＰＬＬ７０の出力信号から第１ＰＬＬ６０の出力信号へ即座に切り替える。

次に、本発明の一実施形態によるヒットレス切替回路１の処理について説明する。
ここでは、図５に示す定常状態において第１基準クロックＣＬＫ１が切断された場合のヒットレス切替回路１の処理フローについて説明する。
なお、ヒットレス切替回路１は、定常状態において、第１基準クロックＣＬＫ１と第２基準クロックＣＬＫ２とを、同一周波数で位相差のみのある信号として、または、基準クロックの確度規定値の範囲内の周波数差がある信号として受けているものとする。そして、ヒットレス切替回路１は、基準クロックとして、第１基準クロックＣＬＫ１を選択しているものとする。すなわち、ヒットレス切替回路１は、第１ＰＬＬ６０を介して第１基準クロックＣＬＫ１を出力しているものとする。
また、スイッチ７０４ａは、オン状態であるものとする。また、スイッチ７０４ｂは、オフ状態であるものとする。

ＬＯＳ検出器１０は、第１基準クロックＣＬＫ１の有無を判定する（ステップＳ１）。
ＬＯＳ検出器１０は、第１基準クロックＣＬＫ１が有ると判定した場合（ステップＳ１においてＹＥＳ）、ステップＳ１の処理に戻す。
また、ＬＯＳ検出器１０は、第１基準クロックＣＬＫ１が無いと判定した場合（ステップＳ１においてＮＯ）、第１セレクタ４０、第２セレクタ５０、第２ＰＬＬ７０及び第３セレクタ９０のそれぞれにＬＯＳ信号を出力する（ステップＳ２）。よって、第１基準クロックＣＬＫ１が切断された場合には、このステップＳ２の処理が行われる。

第１セレクタ４０は、ＬＯＳ検出器１０からＬＯＳ信号を受ける。第１セレクタ４０は、ＬＯＳ信号を受けると、第１基準クロックＣＬＫ１から第２基準クロックＣＬＫ２に切り替える（ステップＳ３）。

第２セレクタ５０は、ＬＯＳ検出器１０からＬＯＳ信号を受ける。第２セレクタ５０は、ＬＯＳ信号を受けると、出力を停止する（ステップＳ４）。

第２ＰＬＬ７０は、ＬＯＳ検出器１０からＬＯＳ信号を受ける。第２ＰＬＬ７０がＬＳＯ信号を受けると、電圧保持回路７０４は、第１基準クロックＣＬＫ１が切断される直前のループフィルタ７０３の出力電圧を保持する。これにより、ヒットレス切替回路１は、ホールドオーバー状態になる。また、電圧保持回路７０４は、スイッチ７０４ａをオン状態からオフ状態に切り替え、スイッチ７０４ｂをオフ状態からオン状態に切り替える制御を行う。そして、電圧保持回路７０４は、保持した電圧をループフィルタ７０３及びＶＣＸＯ７０５に出力する。
ＶＣＸＯ７０５は、電圧保持回路７０４が保持した電圧に応じた信号を出力する。この電圧保持回路７０４が保持した電圧は、第１基準クロックＣＬＫ１が切断される直前の電圧である。そのため、ＶＣＸＯ７０５は、第１基準クロックＣＬＫ１が切断される直前と同一の信号を出力することになる。その結果、第２ＰＬＬ７０は、第１基準クロックＣＬＫ１が切断される直前と同一の信号を出力する（ステップＳ５）。つまり、ヒットレス切替回路１は、ホールドオーバー状態になる。

第３セレクタ９０は、ＬＯＳ検出器１０からＬＯＳ信号を受ける。第３セレクタ９０は、ＬＯＳ信号を受けると、出力を第１ＰＬＬ６０の出力信号から第２ＰＬＬ７０の出力信号へと切り替える（ステップＳ６）。
なお、ステップＳ３〜ステップＳ６の処理は、ほぼ同時に（例えば、同一の１クロック内で）行われる。
これらステップＳ３〜ステップＳ６の処理によって、第３セレクタ９０の出力は、第１基準クロックＣＬＫ１が切断される直前に第２ＰＬＬ７０が出力していたクロック信号と同一のクロック信号となる。

この段階で、第１セレクタ４０は、ステップＳ３の処理によって、第２基準クロックＣＬＫ２を選択し、選択した第２基準クロックＣＬＫ２を第１ＰＬＬ６０に出力している。つまり、第１ＰＬＬ６０の出力信号の周波数及び位相は、第１基準クロックＣＬＫ１が切断される直前の第１ＰＬＬ６０の出力信号の周波数及び位相からずれている。このとき、位相・周波数検出器８０は、第１ＰＬＬ６０の出力信号の周波数及び位相が、第２ＰＬＬ７０の出力信号の周波数及び位相よりも早いか否かを判定している（ステップＳ７）。
そして、位相・周波数検出器８０は、判定結果に応じた第３ＰＦＤ信号を生成する。位相・周波数検出器８０は、生成した第３ＰＦＤ信号を第２ＰＬＬ７０に出力する。電圧保持回路７０４は、スイッチ７０４ａをオフ状態に制御し、スイッチ７０４ｂをオン状態に制御しているときに、位相・周波数検出器８０から第３ＰＦＤ信号を受けると、スイッチ７０４ａをオン状態にし、スイッチ７０４ｂをオフ状態にすると同時に、保持している電圧をループフィルタ７０３及びＶＣＸＯ７０５へ出力することを停止する。

位相・周波数検出器８０は、第１ＰＬＬ６０の出力信号の周波数が第２ＰＬＬ７０の出力信号の周波数よりも高く、第１ＰＬＬ６０の出力信号の位相が第２ＰＬＬ７０の出力信号の位相よりも早いことを検出した場合（ステップＳ７において「早い」）、第２ＰＬＬ７０の分数分数器として分数分周器７０７を選択する（すなわち、セレクタ−Ｃ７０９が分数分周器７０７の出力を選択する）第３ＰＦＤ信号を生成する。そして、位相・周波数検出器８０は、生成した第３ＰＦＤ信号を第２ＰＬＬ７０に出力する。
第２ＰＬＬ７０は、分数分周器７０７を選択する第３ＰＦＤ信号を受ける。そして、セレクタ−Ｃ７０９は、分数分周器７０７の出力を選択する（ステップＳ８）。
このステップＳ８の処理により、第２ＰＬＬ７０の出力信号の周波数が高くなる。

また、位相・周波数検出器８０は、第１ＰＬＬ６０の出力信号の周波数が第２ＰＬＬ７０の出力信号の周波数よりも低く、第１ＰＬＬ６０の出力信号の位相が第２ＰＬＬ７０の出力信号の位相よりも遅いことを検出した場合（ステップＳ７において「遅い」）、第２ＰＬＬ７０の分数分数器として分数分周器７０６を選択する（すなわち、セレクタ−Ｃ７０９が分数分周器７０６の出力を選択する）第３ＰＦＤ信号を生成する。そして、位相・周波数検出器８０は、生成した第３ＰＦＤ信号を第２ＰＬＬ７０に出力する。
第２ＰＬＬ７０は、分数分周器７０６を選択する第３ＰＦＤ信号を受ける。そして、セレクタ−Ｃ７０９は、分数分周器７０６の出力を選択する（ステップＳ９）。
このステップＳ９の処理により、第２ＰＬＬ７０の出力信号の周波数が低くなる。

また、位相・周波数検出器８０は、第１ＰＬＬ６０の出力信号と第２ＰＬＬ７０の出力信号との位相差が一定値以下（ゼロを含む）、すなわち、同一であるとみなせることを検出した場合（ステップＳ７において「同一」）、第２ＰＬＬ７０の分数分数器として分数分周器７０８を選択する（すなわち、セレクタ−Ｃ７０９が分数分周器７０８の出力を選択する）第３ＰＦＤ信号を生成する。そして、位相・周波数検出器８０は、生成した第３ＰＦＤ信号を第２ＰＬＬ７０に出力する。
第２ＰＬＬ７０は、分数分周器７０８を選択する第３ＰＦＤ信号を受ける。そして、セレクタ−Ｃ７０９は、分数分周器７０８の出力を選択する（ステップＳ１０）。
このステップＳ１０の処理により、第２ＰＬＬ７０の出力信号の周波数がほぼ一定に保たれる。
そして、位相・周波数検出器８０は、第２ＰＬＬ７０の分数分数器として分数分周器７０８を選択する第３ＰＦＤ信号を第２ＰＬＬ７０に出力した場合、第１ＰＬＬ６０の出力信号と第２ＰＬＬ７０の出力信号との位相差が一定値以下（ゼロを含む）である状態が一定時間継続したか否かを判定する（ステップＳ１１）。
例えば、位相・周波数検出器８０は、セレクタ−Ｃ７０９が分数分周器７０８の出力を選択する第３ＰＦＤ信号を所定回数連続して生成した場合、第１ＰＬＬ６０の出力信号と第２ＰＬＬ７０の出力信号との位相差が一定値以下である状態が一定時間継続したと判定する。

位相・周波数検出器８０は、位相差が一定値以下である状態が一定時間継続していないと判定した場合（ステップＳ１１においてＮＯ）、ステップＳ７の処理に戻す。
また、位相・周波数検出器８０は、位相差が一定値以下である状態が一定時間継続したと判定した場合（ステップＳ１１においてＹＥＳ）、すなわち、第１ＰＬＬ６０の出力信号と第２ＰＬＬ７０の出力信号との同期の処理が完了した場合、位相差が一定値以下である状態が一定時間継続したことを示す第４ＰＦＤ信号を生成する。そして、位相・周波数検出器８０は、生成した第４ＰＦＤ信号を、第２セレクタ５０及び第３セレクタ９０のそれぞれに出力する。

第２セレクタ５０は、位相・周波数検出器８０から第４ＰＦＤ信号を受ける。第２セレクタ５０は、第４ＰＦＤ信号に応じて、現在の基準クロックである第２クロック信号ＣＬＫ２を出力する（ステップＳ１２）。

第３セレクタ９０は、位相・周波数検出器８０から第４ＰＦＤ信号を受ける。第３セレクタ９０は、第４ＰＦＤ信号を受けると、出力信号として第１ＰＬＬ６０の出力信号を選択する（ステップＳ１３）。
なお、この状態で、ヒットレス切替回路１において基準クロックとして使用されるクロックが第１クロックＣＬＫ１から第２クロックＣＬＫ２に変更されているが、第１ＰＬＬ６０の出力信号がヒットレス切替回路１となっている。また、第２ＰＬＬ７０の動作も第１クロックＣＬＫ１が切断される前と同様の動作となっている。

以上、本発明の一実施形態によるヒットレス切替回路１（信号生成システムの一例）について説明した。
ヒットレス切替回路１は、第１ＰＬＬ６０、第２ＰＬＬ７０、位相・周波数検出器８０を備える。
第１ＰＬＬ６０は、複数の基準クロック（第１基準クロックＣＬＫ１、第２基準クロックＣＬＫ２）の中から選択された第１基準クロックＣＬＫ１を入力し、入力した第１基準クロックＣＬＫ１に同期した第１ＰＬＬ６０の出力信号を生成し、第１基準クロックＣＬＫ１が切断された場合、第１基準クロックＣＬＫ１とは別の第２基準クロックＣＬＫ２を入力し、入力した第２基準クロックＣＬＫ２に同期した第１ＰＬＬ６０の出力信号を生成する。第２ＰＬＬ７０は、複数の分周器（分数分周器７０６、７０７、７０８）を備えるＰＬＬであって、第１基準クロックＣＬＫ１を入力し、入力した第１基準クロックＣＬＫ１に係る状態を保持するとともに第１基準クロックＣＬＫ１に同期した第２ＰＬＬ７０の出力信号を生成し、第１基準クロックＣＬＫ１が切断された場合、保持した第１基準クロックＣＬＫ１に係る状態に基づいて生成した第２ＰＬＬ出力信号を出力し、第１基準クロックＣＬＫ１が切断された後に、第１ＰＬＬ６０の出力信号と第２ＰＬＬ７０の出力信号とが非同期となった場合、複数の分周器の出力に基づいて第２ＰＬＬ７０の出力信号を変化させる。位相・周波数検出器８０は、第１ＰＬＬ６０の出力信号と第２ＰＬＬ７０の出力信号との位相差に基づいて、複数の分周器の出力のうちの１つを選択させる。
こうすることにより、ヒットレス切替回路１は、第１基準クロックＣＬＫ１が切断され、基準クロックが第１基準クロックＣＬＫ１から第２基準クロックＣＬＫ２に変更になった場合であっても、出力クロックの位相変動を低減させることができる。

なお、本発明の別の実施形態では、ヒットレス切替回路１は、図６に示すように、第１分配器２０、第２分配器３０、第５セレクタ１３０、第１ＰＬＬ６０、第２ＰＬＬ７０、位相・周波数検出器８０、第３セレクタ９０、ＬＯＳ検出器１００、第３分配器１１０、第４セレクタ１２０を備えるものであってもよい。そして、ヒットレス切替回路１は、３つの基準クロックに基づいて第３セレクタ９０から信号を出力するものであってもよい。

なお、本発明の別の実施形態では、第２ＰＬＬ７０は、図７に示すように、セレクタ−Ｒ７０１、位相比較器７０２、ループフィルタ７０３、電圧保持回路７０４、ＶＣＸＯ７０５、分数分周器７０８、７１１、Ｘ値生成回路７１０、セレクタ−Ｃ７１２を備えるものであってもよい。そして、Ｘ値生成回路７１０は、ＰＦＤ信号を受け、受けたＰＦＤ信号に応じて分数分周器７１１の分子Ｘの値を制御する制御信号を生成するものであってもよい。

図８は、本発明の実施形態によるヒットレス切替回路１（信号生成システムの一例）の最小構成を示す図である。
ヒットレス切替回路１は、第１ＰＬＬ６０、第２ＰＬＬ７０、位相・周波数検出器８０を備える。

第１ＰＬＬ６０は、複数の基準クロックの中から選択された第１基準クロックを入力し、入力した前記第１基準クロックに同期した第１ＰＬＬ出力信号を生成し、前記第１基準クロックが切断された場合、前記第１基準クロックとは別の第２基準クロックを入力し、入力した前記第２基準クロックに同期した第１ＰＬＬ出力信号を生成する。

第２ＰＬＬ７０は、複数の分周器を備えるＰＬＬであって、前記第１基準クロックを入力し、入力した前記第１基準クロックに係る状態を保持するとともに前記第１基準クロックに同期した第２ＰＬＬ出力信号を生成し、前記第１基準クロックが切断された場合、保持した前記第１基準クロックに係る状態に基づいて生成した第２ＰＬＬ出力信号を出力し、前記第１基準クロックが切断された後に、前記第１ＰＬＬ出力信号と前記第２ＰＬＬ出力信号とが非同期となった場合、複数の前記分周器の出力に基づいて前記第２ＰＬＬ出力信号を変化させる。

位相・周波数検出器８０は、前記第１ＰＬＬ出力信号と前記第２ＰＬＬ出力信号との位相差に基づいて、複数の前記分周器の出力のうちの１つを選択させる。

こうすることにより、ヒットレス切替回路１は、複数の基準クロックから出力クロックを生成する場合に、その出力クロックの位相変動を低減させることができる。

なお、本発明の実施形態における処理は、適切な処理が行われる範囲において、処理の順番が入れ替わってもよい。

本発明の実施形態における記憶部、記憶装置、その他の記憶装置（レジスタ、ラッチを含む）のそれぞれは、適切な情報の送受信が行われる範囲においてどこに備えられていてもよい。また、本発明の実施形態における記憶部、記憶装置、その他の記憶装置のそれぞれは、適切な情報の送受信が行われる範囲において複数存在しデータを分散して記憶していてもよい。

本発明の実施形態について説明したが、上述のヒットレス切替回路１が備える制御装置、その他の制御装置は内部に、コンピュータシステムを有していてもよい。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。コンピュータの具体例を以下に示す。
図９は、少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。
コンピュータ５は、図９に示すように、ＣＰＵ６、メインメモリ７、ストレージ８、インターフェース９を備える。
例えば、上述のヒットレス切替回路１が備える制御装置、その他の制御装置のそれぞれは、コンピュータ５に実装される。そして、上述した各処理部の動作は、プログラムの形式でストレージ８に記憶されている。ＣＰＵ６は、プログラムをストレージ８から読み出してメインメモリ７に展開し、当該プログラムに従って上記処理を実行する。また、ＣＰＵ６は、プログラムに従って、上述した各記憶部に対応する記憶領域をメインメモリ７に確保する。

ストレージ８の例としては、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＤＶＤ−ＲＯＭ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、半導体メモリ等が挙げられる。ストレージ８は、コンピュータ５のバスに直接接続された内部メディアであってもよいし、インターフェース９または通信回線を介してコンピュータ５に接続される外部メディアであってもよい。また、このプログラムが通信回線によってコンピュータ５に配信される場合、配信を受けたコンピュータ５が当該プログラムをメインメモリ７に展開し、上記処理を実行してもよい。少なくとも１つの実施形態において、ストレージ８は、一時的でない有形の記憶媒体である。

また、上記プログラムは、前述した機能の一部を実現してもよい。さらに、上記プログラムは、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるファイル、いわゆる差分ファイル（差分プログラム）であってもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例であり、発明の範囲を限定しない。これらの実施形態は、発明の要旨を逸脱しない範囲で、種々の追加、省略、置き換え、変更を行ってよい。

１・・・ヒットレス切替回路
１０、１００・・・ＬＯＳ（Ｌｏｓｓ Ｏｆ Ｓｉｇｎａｌ）検出器
１０ａ・・・第１判定回路
１０ｂ・・・第２判定回路
１０ｃ・・・信号生成部
１０ａ１、１０ｂ１・・・インバータ
１０ａ２、１０ｂ２・・・ＡＮＤ回路
１０ａ３、１０ｂ３・・・ＲＣ回路
１０ａ４、１０ｂ４・・・コンパレータ
２０・・・第１分配器
３０・・・第２分配器
４０・・・第１セレクタ
５０・・・第２セレクタ
６０・・・第１ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）
７０・・・第２ＰＬＬ
８０・・・位相・周波数検出器
９０・・・第３セレクタ
１１０・・・第３分配器
１２０・・・第４セレクタ
１３０・・・第５セレクタ
６０１、７０２・・・位相比較器
６０２、７０３・・・ループフィルタ
６０３、７０５・・・ＶＣＸＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｃｒｙｓｔａｌ Ｏｓｃｉｌｌａｔｏｒ）
６０４・・・分数分周器
７０１・・・セレクタ−Ｒ
７０４・・・電圧保持回路
７０４ａ、７０４ｂ・・・スイッチ
７０６、７０７、７０８、７１１・・・分数分周器
７０９、７１２・・・セレクタ−Ｃ
７１０・・・Ｘ値生成回路

Claims (6)

1. 複数の基準クロックの中から選択された第１基準クロックを入力し、入力した前記第１基準クロックに同期した第１ＰＬＬ出力信号を生成し、前記第１基準クロックが切断された場合、前記第１基準クロックとは別の第２基準クロックを入力し、入力した前記第２基準クロックに同期した第１ＰＬＬ出力信号を生成する第１ＰＬＬと、
   複数の分周器を備えるＰＬＬであって、前記第１基準クロックを入力し、入力した前記第１基準クロックに係る状態を保持するとともに前記第１基準クロックに同期した第２ＰＬＬ出力信号を生成し、前記第１基準クロックが切断された場合、保持した前記第１基準クロックに係る状態に基づいて生成した第２ＰＬＬ出力信号を出力し、前記第１基準クロックが切断された後に、前記第１ＰＬＬ出力信号と前記第２ＰＬＬ出力信号とが非同期となった場合、複数の前記分周器の出力に基づいて前記第２ＰＬＬ出力信号を変化させる第２ＰＬＬと、
   前記第１ＰＬＬ出力信号と前記第２ＰＬＬ出力信号との位相差に基づいて、複数の前記分周器の出力のうちの１つを選択させる位相・周波数検出器と、
   を備える信号生成システム。
2. 複数の前記分周器は、
   分周比の異なる分周器である、
   請求項１に記載の信号生成システム。
3. 複数の前記基準クロックのうちの１つを前記第１ＰＬＬに出力する第１セレクタと、
   複数の前記基準クロックのうちの１つを前記第２ＰＬＬに出力し、または、前記第２ＰＬＬに信号を出力しない第２セレクタと、
   を備える請求項１または請求項２に記載の信号生成システム。
4. 前記第１セレクタ及び前記第２セレクタを制御するＬＯＳ信号を生成するＬＯＳ回路、
   を備える、
   請求項３に記載の信号生成システム。
5. 前記第１ＰＬＬの出力信号及び前記第２ＰＬＬの出力信号を受け、前記第１ＰＬＬの出力信号または前記第２ＰＬＬの出力信号を出力する第３セレクタ、
   を備える請求項１から請求項４の何れか一項に記載の信号生成システム。
6. 複数の基準クロックの中から選択された第１基準クロックを入力し、入力した前記第１基準クロックに同期した第１ＰＬＬ出力信号を生成し、前記第１基準クロックが切断された場合、前記第１基準クロックとは別の第２基準クロックを入力し、入力した前記第２基準クロックに同期した第１ＰＬＬ出力信号を生成することと、
   前記第１基準クロックを入力し、入力した前記第１基準クロックに係る状態を保持するとともに前記第１基準クロックに同期した第２ＰＬＬ出力信号を生成し、前記第１基準クロックが切断された場合、保持した前記第１基準クロックに係る状態に基づいて生成した第２ＰＬＬ出力信号を出力し、前記第１基準クロックが切断された後に、前記第１ＰＬＬ出力信号と前記第２ＰＬＬ出力信号とが非同期となった場合、複数の分周器の出力に基づいて前記第２ＰＬＬ出力信号を変化させることと、
   前記第１ＰＬＬ出力信号と前記第２ＰＬＬ出力信号との位相差に基づいて、複数の前記分周器の出力のうちの１つを選択させることと、
   を含む信号生成方法。

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