JPH10190456A - タイミング調整回路 - Google Patents
タイミング調整回路Info
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- JPH10190456A JPH10190456A JP8351140A JP35114096A JPH10190456A JP H10190456 A JPH10190456 A JP H10190456A JP 8351140 A JP8351140 A JP 8351140A JP 35114096 A JP35114096 A JP 35114096A JP H10190456 A JPH10190456 A JP H10190456A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ＰＬＬ回路におけるＶＣＯ ＺＰＲタイミン
グ調整等を装置組立後の簡単な操作で、或いは、プログ
ラマブルに行い、被調整回路の安定動作を保証したタイ
ミング調整回路を提供することを目的とする。 【解決手段】 アナログ入力信号に同期したクロックに
よりサンプリングを行う被調整回路１０１〜１０５のタ
イミング調整回路であって、アナログ入力信号とリファ
レンス電位とを比較して、該比較結果に応じたディジタ
ル信号を出力する比較手段１０６と、リファレンス電位
を任意に可変とするリファレンス電位シフト手段１０９
と、ディジタル信号に基づいてクロックのタイミングを
調整する調整手段１０７とを有して構成する。
グ調整等を装置組立後の簡単な操作で、或いは、プログ
ラマブルに行い、被調整回路の安定動作を保証したタイ
ミング調整回路を提供することを目的とする。 【解決手段】 アナログ入力信号に同期したクロックに
よりサンプリングを行う被調整回路１０１〜１０５のタ
イミング調整回路であって、アナログ入力信号とリファ
レンス電位とを比較して、該比較結果に応じたディジタ
ル信号を出力する比較手段１０６と、リファレンス電位
を任意に可変とするリファレンス電位シフト手段１０９
と、ディジタル信号に基づいてクロックのタイミングを
調整する調整手段１０７とを有して構成する。
Description
【０００１】
【発明の属する技術分野】本発明はアナログ入力信号に
同期したクロックによりサンプリングを行うＰＬＬ（Ph
ase Locked Loop ）回路等の被調整回路のタイミング調
整回路に係り、特に、ＰＬＬ回路におけるＶＣＯ ＺＰ
Ｒタイミング調整等を装置組立後の簡単な操作で、或い
は、プログラマブルに行い、被調整回路の安定動作を保
証したタイミング調整回路に関する。
同期したクロックによりサンプリングを行うＰＬＬ（Ph
ase Locked Loop ）回路等の被調整回路のタイミング調
整回路に係り、特に、ＰＬＬ回路におけるＶＣＯ ＺＰ
Ｒタイミング調整等を装置組立後の簡単な操作で、或い
は、プログラマブルに行い、被調整回路の安定動作を保
証したタイミング調整回路に関する。
【０００２】
【従来の技術】アナログ信号をサンプリングして信号処
理を行う信号処理システムにおいて、アナログ信号に同
期したクロックによりサンプリングを行う場合には、図
６に示すようなディジタルＰＬＬ回路を含む構成の信号
処理システムが用いられる。
理を行う信号処理システムにおいて、アナログ信号に同
期したクロックによりサンプリングを行う場合には、図
６に示すようなディジタルＰＬＬ回路を含む構成の信号
処理システムが用いられる。
【０００３】図６において、本従来例の信号処理システ
ムは、Ａ／Ｄコンバータ１０１、ディジタル位相比較器
１０２、フィードバックＤ／Ａコンバータ１０３、ルー
プフィルタ１０４及び電圧制御発振器（ＶＣＯ）１０５
を備えるディジタルＰＬＬ回路と、該ディジタルＰＬＬ
回路のタイミング調整を行うタイミング調整回路とし
て、電圧コンパレータ１０６及びＺＰＲ（Zero Phase R
estart）ロジック１０７を備え、更に、自動利得制御
（ＡＧＣ）アンプ１０８を備えて構成されている。
ムは、Ａ／Ｄコンバータ１０１、ディジタル位相比較器
１０２、フィードバックＤ／Ａコンバータ１０３、ルー
プフィルタ１０４及び電圧制御発振器（ＶＣＯ）１０５
を備えるディジタルＰＬＬ回路と、該ディジタルＰＬＬ
回路のタイミング調整を行うタイミング調整回路とし
て、電圧コンパレータ１０６及びＺＰＲ（Zero Phase R
estart）ロジック１０７を備え、更に、自動利得制御
（ＡＧＣ）アンプ１０８を備えて構成されている。
【０００４】図６に示すような構成のＰＬＬ回路では、
一般的に、引き込み動作を行うための引き込み時間（入
力信号が印加されてからロックするまでの時間）を必要
とし、該引き込み時間を軽減するために、ＰＬＬ回路を
一旦停止させ、引き込み時間の先頭に位相を合わせて再
スタートさせる、いわゆるＶＣＯ ＺＰＲ（VCO ZeroPh
ase Restart）方式が採られている。図７には、ディジ
タルＰＬＬ回路及びタイミング調整回路の各ノードにお
ける信号のタイミングチャートを示す。
一般的に、引き込み動作を行うための引き込み時間（入
力信号が印加されてからロックするまでの時間）を必要
とし、該引き込み時間を軽減するために、ＰＬＬ回路を
一旦停止させ、引き込み時間の先頭に位相を合わせて再
スタートさせる、いわゆるＶＣＯ ＺＰＲ（VCO ZeroPh
ase Restart）方式が採られている。図７には、ディジ
タルＰＬＬ回路及びタイミング調整回路の各ノードにお
ける信号のタイミングチャートを示す。
【０００５】図７では、図７（ａ）に示すように、便宜
的に入力信号αを正弦波とする。従って、ＡＧＣアンプ
１０８の出力信号βは、図７（ｂ）に示すように、入力
信号αをＡＧＣアンプ１０８の信号伝搬遅延時間τ１だ
け遅らせた信号波形となる。また、電圧コンパレータ１
０６は電位ゼロ［Ｖ］に対する電圧比較を行って、図７
（ｃ）に示すようなゼロクロス点検出信号γを出力す
る。
的に入力信号αを正弦波とする。従って、ＡＧＣアンプ
１０８の出力信号βは、図７（ｂ）に示すように、入力
信号αをＡＧＣアンプ１０８の信号伝搬遅延時間τ１だ
け遅らせた信号波形となる。また、電圧コンパレータ１
０６は電位ゼロ［Ｖ］に対する電圧比較を行って、図７
（ｃ）に示すようなゼロクロス点検出信号γを出力す
る。
【０００６】ＺＰＲロジック１０７では、ＶＣＯ１０５
を確実に停止させた後にリスタートをかけるようにする
ため、入力信号αのゼロクロス点検出信号γの立ち上が
りエッジを３回計数した後に、ＶＣＯ１０５をリスター
トさせるべく、図７（ｄ）に示すような立ち上がりエッ
ジを持つ信号εを出力する。
を確実に停止させた後にリスタートをかけるようにする
ため、入力信号αのゼロクロス点検出信号γの立ち上が
りエッジを３回計数した後に、ＶＣＯ１０５をリスター
トさせるべく、図７（ｄ）に示すような立ち上がりエッ
ジを持つ信号εを出力する。
【０００７】そしてＶＣＯ１０５では、信号εの立ち上
がりエッジを受けて、発振動作をリスタートして、図７
（ｅ）に示すような、出力信号ηをＡ／Ｄコンバータ１
０１に対して出力する。ここで、ＶＣＯ１０５の出力信
号ηは入力信号αから時間τ２だけ遅れた信号となって
いるが、時間τ２は、電圧コンパレータ１０６、ＺＰＲ
ロジック１０７及びＶＣＯ１０５による信号伝搬遅延時
間である。
がりエッジを受けて、発振動作をリスタートして、図７
（ｅ）に示すような、出力信号ηをＡ／Ｄコンバータ１
０１に対して出力する。ここで、ＶＣＯ１０５の出力信
号ηは入力信号αから時間τ２だけ遅れた信号となって
いるが、時間τ２は、電圧コンパレータ１０６、ＺＰＲ
ロジック１０７及びＶＣＯ１０５による信号伝搬遅延時
間である。
【０００８】また、図７（ｂ）のＡＧＣアンプ１０８の
出力信号βの信号波形には、本来目的としているＡＧＣ
アンプ１０８の出力信号βのサンプリング開始時間Ｔ１
と、実際のＶＣＯ１０５の出力信号ηによるサンプリン
グ開始時間Ｔ２とを示している。即ち、サンプリング開
始時間Ｔ１は入力信号αに対してＡＧＣアンプ１０８の
信号伝搬遅延時間τ１だけ遅れた時間となり、サンプリ
ング開始時間Ｔ２は、入力信号αに対して電圧コンパレ
ータ１０６、ＺＰＲロジック１０７及びＶＣＯ１０５に
よる信号伝搬遅延時間τ２だけ遅れた時間となってい
る。
出力信号βの信号波形には、本来目的としているＡＧＣ
アンプ１０８の出力信号βのサンプリング開始時間Ｔ１
と、実際のＶＣＯ１０５の出力信号ηによるサンプリン
グ開始時間Ｔ２とを示している。即ち、サンプリング開
始時間Ｔ１は入力信号αに対してＡＧＣアンプ１０８の
信号伝搬遅延時間τ１だけ遅れた時間となり、サンプリ
ング開始時間Ｔ２は、入力信号αに対して電圧コンパレ
ータ１０６、ＺＰＲロジック１０７及びＶＣＯ１０５に
よる信号伝搬遅延時間τ２だけ遅れた時間となってい
る。
【０００９】このように、信号伝搬遅延時間τ１及びτ
２の差による誤差がディジタルＰＬＬ回路の初期位相誤
差となり、該位相誤差が大きければディジタルＰＬＬ回
路の位相誤差計算が発散してしまう場合もある。このた
め、ＡＧＣアンプ１０８を介した信号往路ａ、並びに、
電圧コンパレータ１０６、ＺＰＲロジック１０７及びＶ
ＣＯ１０５を介した信号往路ｂのそれぞれに遅延回路を
挿入して、信号伝搬遅延時間τ１及びτ２を調整し、サ
ンプリング開始時間Ｔ１及びＴ２の誤差を無くす必要が
ある。
２の差による誤差がディジタルＰＬＬ回路の初期位相誤
差となり、該位相誤差が大きければディジタルＰＬＬ回
路の位相誤差計算が発散してしまう場合もある。このた
め、ＡＧＣアンプ１０８を介した信号往路ａ、並びに、
電圧コンパレータ１０６、ＺＰＲロジック１０７及びＶ
ＣＯ１０５を介した信号往路ｂのそれぞれに遅延回路を
挿入して、信号伝搬遅延時間τ１及びτ２を調整し、サ
ンプリング開始時間Ｔ１及びＴ２の誤差を無くす必要が
ある。
【００１０】
【発明が解決しようとする課題】以上のように、上記従
来のアナログ入力信号に同期したクロックによりサンプ
リングを行うＰＬＬ回路等のタイミング調整回路におい
ては、引き込み時間の先頭、即ち、ディジタルＰＬＬ回
路が未だロックしていない状態からサンプリングされた
データを基に位相誤差計算を行うため、先頭ビットの位
相誤差が大きいときには誤差計算が発散してしまうとい
う事情があった。
来のアナログ入力信号に同期したクロックによりサンプ
リングを行うＰＬＬ回路等のタイミング調整回路におい
ては、引き込み時間の先頭、即ち、ディジタルＰＬＬ回
路が未だロックしていない状態からサンプリングされた
データを基に位相誤差計算を行うため、先頭ビットの位
相誤差が大きいときには誤差計算が発散してしまうとい
う事情があった。
【００１１】また従来、ＰＬＬ回路におけるＶＣＯ Ｚ
ＰＲタイミングを調整するために、ＡＧＣアンプ１０８
を介した信号往路ａ、並びに、電圧コンパレータ１０
６、ＺＰＲロジック１０７及びＶＣＯ１０５を介した信
号往路ｂのそれぞれに適当な遅延回路を挿入する等の手
法が採られているが、シミュレーションでの合わせ込み
が難しく、数度の試作を繰り返してこれを調整する必要
が生じ、また、挿入される遅延回路が固定遅延量のもの
であるため、集積回路個々のばらつきを吸収することが
できないという事情があった。
ＰＲタイミングを調整するために、ＡＧＣアンプ１０８
を介した信号往路ａ、並びに、電圧コンパレータ１０
６、ＺＰＲロジック１０７及びＶＣＯ１０５を介した信
号往路ｂのそれぞれに適当な遅延回路を挿入する等の手
法が採られているが、シミュレーションでの合わせ込み
が難しく、数度の試作を繰り返してこれを調整する必要
が生じ、また、挿入される遅延回路が固定遅延量のもの
であるため、集積回路個々のばらつきを吸収することが
できないという事情があった。
【００１２】本発明は、上記従来の事情に鑑みてなされ
たものであって、アナログ入力信号に同期したクロック
によりサンプリングを行うＰＬＬ回路等のタイミング調
整回路において、ＰＬＬ回路のＶＣＯ ＺＰＲタイミン
グ調整等を装置組立後の簡単な操作で行うことができ、
ＰＬＬ回路等の被調整回路の安定動作を保証し得るタイ
ミング調整回路を提供することを目的としている。
たものであって、アナログ入力信号に同期したクロック
によりサンプリングを行うＰＬＬ回路等のタイミング調
整回路において、ＰＬＬ回路のＶＣＯ ＺＰＲタイミン
グ調整等を装置組立後の簡単な操作で行うことができ、
ＰＬＬ回路等の被調整回路の安定動作を保証し得るタイ
ミング調整回路を提供することを目的としている。
【００１３】また本発明の他の目的は、ＰＬＬ回路のＶ
ＣＯ ＺＰＲタイミング調整等をプログラマブルに行う
ことができ、ＰＬＬ回路等の被調整回路の安定動作を保
証し得るタイミング調整回路を提供することである。
ＣＯ ＺＰＲタイミング調整等をプログラマブルに行う
ことができ、ＰＬＬ回路等の被調整回路の安定動作を保
証し得るタイミング調整回路を提供することである。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、本発明のタイミング調整回路は、アナログ入力信号
に同期したクロックによりサンプリングを行う被調整回
路のタイミング調整回路であって、前記アナログ入力信
号とリファレンス電位とを比較して、該比較結果に応じ
たディジタル信号を出力する比較手段と、前記リファレ
ンス電位を任意に可変とするリファレンス電位シフト手
段と、前記ディジタル信号に基づいて前記クロックのタ
イミングを調整する調整手段とを具備するものである。
に、本発明のタイミング調整回路は、アナログ入力信号
に同期したクロックによりサンプリングを行う被調整回
路のタイミング調整回路であって、前記アナログ入力信
号とリファレンス電位とを比較して、該比較結果に応じ
たディジタル信号を出力する比較手段と、前記リファレ
ンス電位を任意に可変とするリファレンス電位シフト手
段と、前記ディジタル信号に基づいて前記クロックのタ
イミングを調整する調整手段とを具備するものである。
【００１５】また、本発明のタイミング調整回路は、前
記リファレンス電位シフト手段は、一端を第１の電位に
接続する可変電流源と、一端を第２の電位に接続し他端
を前記可変電流源の他端に接続する抵抗素子とを具備
し、前記可変電流源と前記抵抗素子の接続点を前記リフ
ァレンス電位とするものである。
記リファレンス電位シフト手段は、一端を第１の電位に
接続する可変電流源と、一端を第２の電位に接続し他端
を前記可変電流源の他端に接続する抵抗素子とを具備
し、前記可変電流源と前記抵抗素子の接続点を前記リフ
ァレンス電位とするものである。
【００１６】また、本発明のタイミング調整回路は、前
記リファレンスシフト手段は、ディジタル制御信号の入
力に応じた前記リファレンス電位を生成するリファレン
ス電位生成手段を具備するものである。
記リファレンスシフト手段は、ディジタル制御信号の入
力に応じた前記リファレンス電位を生成するリファレン
ス電位生成手段を具備するものである。
【００１７】また、本発明のタイミング調整回路は、前
記リファレンスシフト手段は、ディジタル制御信号を入
力して前記リファレンス電位を生成するリファレンス電
位生成手段と、前記ディジタル制御信号を可変設定する
設定手段とを具備するものである。
記リファレンスシフト手段は、ディジタル制御信号を入
力して前記リファレンス電位を生成するリファレンス電
位生成手段と、前記ディジタル制御信号を可変設定する
設定手段とを具備するものである。
【００１８】また、本発明のタイミング調整回路は、前
記被調整回路は、ＰＬＬ（Phase Locked Loop ）回路で
あって、前記調整手段からのディジタル信号に基づいて
動作を再スタートして、前記クロックを出力する電圧制
御発振器（ＶＣＯ）と、前記アナログ入力信号を前記電
圧制御発振器の出力するクロックに基づいてサンプリン
グするサンプリング手段とを具備するものである。
記被調整回路は、ＰＬＬ（Phase Locked Loop ）回路で
あって、前記調整手段からのディジタル信号に基づいて
動作を再スタートして、前記クロックを出力する電圧制
御発振器（ＶＣＯ）と、前記アナログ入力信号を前記電
圧制御発振器の出力するクロックに基づいてサンプリン
グするサンプリング手段とを具備するものである。
【００１９】更に、本発明のタイミング調整回路は、前
記被調整回路は、ＰＬＬ（Phase Locked Loop ）回路で
あって、前記調整手段からのディジタル信号に基づいて
動作を再スタートして、前記クロックを出力する電圧制
御発振器（ＶＣＯ）と、前記アナログ入力信号を前記電
圧制御発振器の出力するクロックに基づいてサンプリン
グするサンプリング手段と、前記サンプリング手段の出
力信号の位相と所定位相値とを比較する位相比較手段と
を具備し、前記リファレンスシフト手段は、前記位相比
較手段の比較結果に基づいて位相誤差を計測する位相誤
差計測手段と、前記位相誤差計測手段の計測結果に基づ
き該位相誤差の補正量を算出し、ディジタル制御信号と
して出力する制御手段と、前記ディジタル制御信号を入
力して前記リファレンス電位を生成するリファレンス電
位生成手段とを具備するものである。
記被調整回路は、ＰＬＬ（Phase Locked Loop ）回路で
あって、前記調整手段からのディジタル信号に基づいて
動作を再スタートして、前記クロックを出力する電圧制
御発振器（ＶＣＯ）と、前記アナログ入力信号を前記電
圧制御発振器の出力するクロックに基づいてサンプリン
グするサンプリング手段と、前記サンプリング手段の出
力信号の位相と所定位相値とを比較する位相比較手段と
を具備し、前記リファレンスシフト手段は、前記位相比
較手段の比較結果に基づいて位相誤差を計測する位相誤
差計測手段と、前記位相誤差計測手段の計測結果に基づ
き該位相誤差の補正量を算出し、ディジタル制御信号と
して出力する制御手段と、前記ディジタル制御信号を入
力して前記リファレンス電位を生成するリファレンス電
位生成手段とを具備するものである。
【００２０】本発明のタイミング調整回路では、アナロ
グ入力信号に同期したクロックによりサンプリングを行
う被調整回路のタイミング調整を行うにあたり、比較手
段により、アナログ入力信号とリファレンス電位シフト
手段によって可変設定し得るリファレンス電位とを比較
して、該比較結果に応じたディジタル信号を出力し、調
整手段により、ディジタル信号に基づいてクロックのタ
イミングを調整する。即ち、リファレンス電位シフト手
段によってリファレンス電位を任意に設定してクロック
のタイミング調整を行い得るので、タイミング調整を装
置組立後の簡単な操作で行うことができ、該タイミング
調整の結果として、信号往路の伝搬遅延時間の差による
被調整回路の初期位相誤差を無くすことができ、被調整
回路の安定動作を保証することが可能となる。
グ入力信号に同期したクロックによりサンプリングを行
う被調整回路のタイミング調整を行うにあたり、比較手
段により、アナログ入力信号とリファレンス電位シフト
手段によって可変設定し得るリファレンス電位とを比較
して、該比較結果に応じたディジタル信号を出力し、調
整手段により、ディジタル信号に基づいてクロックのタ
イミングを調整する。即ち、リファレンス電位シフト手
段によってリファレンス電位を任意に設定してクロック
のタイミング調整を行い得るので、タイミング調整を装
置組立後の簡単な操作で行うことができ、該タイミング
調整の結果として、信号往路の伝搬遅延時間の差による
被調整回路の初期位相誤差を無くすことができ、被調整
回路の安定動作を保証することが可能となる。
【００２１】また、本発明のタイミング調整回路では、
リファレンス電位シフト手段を、可変電流源及び抵抗素
子により実現し、可変電流源及び抵抗素子の接続点をリ
ファレンス電位とするか、或いは、Ｄ／Ａ変換手段によ
り実現し、該Ｄ／Ａ変換手段の設定を変化させてリファ
レンス電位を可変とするのが望ましい。また、Ｄ／Ａ変
換手段により実現する場合には、該Ｄ／Ａ変換手段の入
力となるディジタル制御信号を設定手段により可変設定
することも可能である。
リファレンス電位シフト手段を、可変電流源及び抵抗素
子により実現し、可変電流源及び抵抗素子の接続点をリ
ファレンス電位とするか、或いは、Ｄ／Ａ変換手段によ
り実現し、該Ｄ／Ａ変換手段の設定を変化させてリファ
レンス電位を可変とするのが望ましい。また、Ｄ／Ａ変
換手段により実現する場合には、該Ｄ／Ａ変換手段の入
力となるディジタル制御信号を設定手段により可変設定
することも可能である。
【００２２】また、本発明のタイミング調整回路では、
被調整回路をＰＬＬ（Phase LockedLoop ）回路とした
場合には、調整手段からのディジタル信号に基づいて電
圧制御発振器（ＶＣＯ）の動作を再スタートし、Ａ／Ｄ
変換手段では、アナログ入力信号を電圧制御発振器の出
力するクロックに基づいてサンプリングする。即ち、リ
ファレンス電位シフト手段によってリファレンス電位を
任意に設定して、調整手段によるクロックタイミング調
整を行い得るので、タイミング調整を装置組立後の簡単
な操作で行うことができ、該タイミング調整の結果とし
て、信号往路の伝搬遅延時間の差によるＰＬＬ回路の初
期位相誤差を無くすことができ、ＰＬＬ回路の位相誤差
計算の発散等を防止することができ、ＰＬＬ回路の安定
動作を保証することが可能となる。
被調整回路をＰＬＬ（Phase LockedLoop ）回路とした
場合には、調整手段からのディジタル信号に基づいて電
圧制御発振器（ＶＣＯ）の動作を再スタートし、Ａ／Ｄ
変換手段では、アナログ入力信号を電圧制御発振器の出
力するクロックに基づいてサンプリングする。即ち、リ
ファレンス電位シフト手段によってリファレンス電位を
任意に設定して、調整手段によるクロックタイミング調
整を行い得るので、タイミング調整を装置組立後の簡単
な操作で行うことができ、該タイミング調整の結果とし
て、信号往路の伝搬遅延時間の差によるＰＬＬ回路の初
期位相誤差を無くすことができ、ＰＬＬ回路の位相誤差
計算の発散等を防止することができ、ＰＬＬ回路の安定
動作を保証することが可能となる。
【００２３】更に、本発明のタイミング調整回路では、
被調整回路をＰＬＬ（Phase LockedLoop ）回路とした
場合には、調整手段からのディジタル信号に基づいて電
圧制御発振器（ＶＣＯ）の動作を再スタートし、Ａ／Ｄ
変換手段では、アナログ入力信号を電圧制御発振器の出
力するクロックに基づいてサンプリングする。また、位
相誤差計測手段では、位相比較手段によるＡ／Ｄ変換手
段の出力信号の位相と所定位相値との比較結果に基づい
て位相誤差を計測し、制御手段では、該位相誤差の計測
結果に基づき位相誤差の補正量を算出して、Ｄ／Ａ変換
手段のディジタル制御信号入力として、比較手段におけ
るリファレンス電位を可変設定する。
被調整回路をＰＬＬ（Phase LockedLoop ）回路とした
場合には、調整手段からのディジタル信号に基づいて電
圧制御発振器（ＶＣＯ）の動作を再スタートし、Ａ／Ｄ
変換手段では、アナログ入力信号を電圧制御発振器の出
力するクロックに基づいてサンプリングする。また、位
相誤差計測手段では、位相比較手段によるＡ／Ｄ変換手
段の出力信号の位相と所定位相値との比較結果に基づい
て位相誤差を計測し、制御手段では、該位相誤差の計測
結果に基づき位相誤差の補正量を算出して、Ｄ／Ａ変換
手段のディジタル制御信号入力として、比較手段におけ
るリファレンス電位を可変設定する。
【００２４】このように、実際の位相誤差を計測し、該
位相誤差に対する補正量を算出して、該補正量に基づい
たリファレンス電位の設定を行い、位相誤差を無くすよ
うにクロックのタイミング調整を行い得るので、タイミ
ング調整における位相誤差の自動修正をプログラマブル
に行うことができ、該タイミング調整の結果として、信
号往路の伝搬遅延時間の差によるＰＬＬ回路の初期位相
誤差を無くすことができ、ＰＬＬ回路の位相誤差計算の
発散等を防止することができ、ＰＬＬ回路の安定動作を
保証することが可能となる。
位相誤差に対する補正量を算出して、該補正量に基づい
たリファレンス電位の設定を行い、位相誤差を無くすよ
うにクロックのタイミング調整を行い得るので、タイミ
ング調整における位相誤差の自動修正をプログラマブル
に行うことができ、該タイミング調整の結果として、信
号往路の伝搬遅延時間の差によるＰＬＬ回路の初期位相
誤差を無くすことができ、ＰＬＬ回路の位相誤差計算の
発散等を防止することができ、ＰＬＬ回路の安定動作を
保証することが可能となる。
【００２５】
【発明の実施の形態】以下、本発明のタイミング調整回
路の実施形態について、〔実施形態１〕，〔実施形態
２〕の順に図面を参照して詳細に説明する。
路の実施形態について、〔実施形態１〕，〔実施形態
２〕の順に図面を参照して詳細に説明する。
【００２６】〔実施形態１〕図１は本発明の実施形態１
に係るＰＬＬ回路及びタイミング調整回路を含む信号処
理システムの構成図である。同図において、図６（従来
例）と重複する部分には同一の符号を附する。尚、本実
施形態の信号処理システムは、アナログ信号をサンプリ
ングして信号処理を行う信号処理システムであって、ア
ナログ信号に同期したクロックによりサンプリングを行
うものである。
に係るＰＬＬ回路及びタイミング調整回路を含む信号処
理システムの構成図である。同図において、図６（従来
例）と重複する部分には同一の符号を附する。尚、本実
施形態の信号処理システムは、アナログ信号をサンプリ
ングして信号処理を行う信号処理システムであって、ア
ナログ信号に同期したクロックによりサンプリングを行
うものである。
【００２７】同図において、本実施形態の信号処理シス
テムは、Ａ／Ｄコンバータ（Ａ／Ｄ変換手段）１０１、
ディジタル位相比較器（位相比較手段）１０２、フィー
ドバックＤ／Ａコンバータ１０３、ループフィルタ１０
４及び電圧制御発振器（ＶＣＯ：Voltage Controlled O
scillator ）１０５を備えるディジタルＰＬＬ回路と、
該ディジタルＰＬＬ回路のタイミング調整を行うタイミ
ング調整回路として、電圧コンパレータ（比較手段）１
０６、ＺＰＲ（Zero Phase Restart）ロジック（調整手
段）１０７及び可変電流源（リファレンス電位シフト手
段）１０９を備え、更に、自動利得制御（ＡＧＣ：Auto
-Gain Control ）アンプ１０８を備えて構成されてい
る。
テムは、Ａ／Ｄコンバータ（Ａ／Ｄ変換手段）１０１、
ディジタル位相比較器（位相比較手段）１０２、フィー
ドバックＤ／Ａコンバータ１０３、ループフィルタ１０
４及び電圧制御発振器（ＶＣＯ：Voltage Controlled O
scillator ）１０５を備えるディジタルＰＬＬ回路と、
該ディジタルＰＬＬ回路のタイミング調整を行うタイミ
ング調整回路として、電圧コンパレータ（比較手段）１
０６、ＺＰＲ（Zero Phase Restart）ロジック（調整手
段）１０７及び可変電流源（リファレンス電位シフト手
段）１０９を備え、更に、自動利得制御（ＡＧＣ：Auto
-Gain Control ）アンプ１０８を備えて構成されてい
る。
【００２８】本実施形態が備えるディジタルＰＬＬ回路
では、引き込み動作を行うための引き込み時間（入力信
号が印加されてからロックするまでの時間）を必要と
し、該引き込み時間を軽減するためにＶＣＯ ＺＰＲ
（VCO Zero Phase Restart）方式が採用されており、デ
ィジタルＰＬＬ回路を一旦停止させた後、タイミング調
整回路により引き込み時間の先頭に位相を合わせてＶＣ
Ｏ１０５の動作を再スタートさせるものである。
では、引き込み動作を行うための引き込み時間（入力信
号が印加されてからロックするまでの時間）を必要と
し、該引き込み時間を軽減するためにＶＣＯ ＺＰＲ
（VCO Zero Phase Restart）方式が採用されており、デ
ィジタルＰＬＬ回路を一旦停止させた後、タイミング調
整回路により引き込み時間の先頭に位相を合わせてＶＣ
Ｏ１０５の動作を再スタートさせるものである。
【００２９】タイミング調整回路では、電圧コンパレー
タ１０６により、アナログ入力信号αとリファレンス電
位とを比較し、該比較結果に応じたディジタル信号γを
出力する。ここでリファレンス電位は、可変電流源１０
９及び電圧コンパレータ１０６に含まれる抵抗素子の接
続点の電位であり、可変電流源１０９の供給電流Ｉｒｅ
ｆを任意に可変とすることで、リファレンス電位をシフ
トさせることができる。また、ＺＰＲロジック１０７
は、電圧コンパレータ１０６の出力であるディジタル信
号γに基づいてＶＣＯ１０５からのクロックηのタイミ
ングを調整する。
タ１０６により、アナログ入力信号αとリファレンス電
位とを比較し、該比較結果に応じたディジタル信号γを
出力する。ここでリファレンス電位は、可変電流源１０
９及び電圧コンパレータ１０６に含まれる抵抗素子の接
続点の電位であり、可変電流源１０９の供給電流Ｉｒｅ
ｆを任意に可変とすることで、リファレンス電位をシフ
トさせることができる。また、ＺＰＲロジック１０７
は、電圧コンパレータ１０６の出力であるディジタル信
号γに基づいてＶＣＯ１０５からのクロックηのタイミ
ングを調整する。
【００３０】図２に、本実施形態の電圧コンパレータ１
０６及び可変電流源１０９の詳細な回路図を示す。電圧
コンパレータ１０６は、ベースを入力信号端子に、コレ
クタを抵抗２０３を介して電源Ｖｃｃに、エミッタを電
流源２０５の一端にそれぞれ接続した第１ＮＰＮトラン
ジスタ２０１と、ベースを可変電流源１０９及び抵抗１
１０の接続点に、コレクタを抵抗２０４を介して電源Ｖ
ｃｃに、エミッタを電流源２０５の一端にそれぞれ接続
した第２ＮＰＮトランジスタ２０２と、他端を接地電位
ＧＮＤに接続した電流源２０５と、抵抗１１０とを備え
て構成されている。
０６及び可変電流源１０９の詳細な回路図を示す。電圧
コンパレータ１０６は、ベースを入力信号端子に、コレ
クタを抵抗２０３を介して電源Ｖｃｃに、エミッタを電
流源２０５の一端にそれぞれ接続した第１ＮＰＮトラン
ジスタ２０１と、ベースを可変電流源１０９及び抵抗１
１０の接続点に、コレクタを抵抗２０４を介して電源Ｖ
ｃｃに、エミッタを電流源２０５の一端にそれぞれ接続
した第２ＮＰＮトランジスタ２０２と、他端を接地電位
ＧＮＤに接続した電流源２０５と、抵抗１１０とを備え
て構成されている。
【００３１】リファレンス電位をシフトさせるリファレ
ンス電位シフト手段は、可変電流源（供給電流Ｉｒｅ
ｆ）１０９及び抵抗１１０（抵抗値Ｒ）により実現して
おり、可変電流源１０９及び抵抗１１０の接続点が電圧
コンパレータ１０６のリファレンス電位Ｖｒｅｆとなっ
ている。即ち、リファレンス電位Ｖｒｅｆは次式で与え
られ、可変電流源１０９の電流Ｉｒｅｆを増減させるこ
とにより、リファレンス電位Ｖｒｅｆを可変とすること
ができる。
ンス電位シフト手段は、可変電流源（供給電流Ｉｒｅ
ｆ）１０９及び抵抗１１０（抵抗値Ｒ）により実現して
おり、可変電流源１０９及び抵抗１１０の接続点が電圧
コンパレータ１０６のリファレンス電位Ｖｒｅｆとなっ
ている。即ち、リファレンス電位Ｖｒｅｆは次式で与え
られ、可変電流源１０９の電流Ｉｒｅｆを増減させるこ
とにより、リファレンス電位Ｖｒｅｆを可変とすること
ができる。
【数１】Ｖｒｅｆ＝Ｖｃｃ−（Ｒ×Ｉｒｅｆ）
【００３２】つまり、電圧コンパレータ１０６では、ア
ナログ入力信号αについてリファレンス電位Ｖｒｅｆと
の比較を行い、入力信号αが該リファレンス電位Ｖｒｅ
ｆを越えるときに”Ｈ”レベルで、下回るときに”Ｌ”
レベルとなる矩形波（ディジタル信号）γを出力する。
リファレンス電位Ｖｒｅｆを可変とすることにより、矩
形波γのデューティ比が変化し、ＺＰＲロジック１０７
に伝達されるタイミングが調整されることとなる。
ナログ入力信号αについてリファレンス電位Ｖｒｅｆと
の比較を行い、入力信号αが該リファレンス電位Ｖｒｅ
ｆを越えるときに”Ｈ”レベルで、下回るときに”Ｌ”
レベルとなる矩形波（ディジタル信号）γを出力する。
リファレンス電位Ｖｒｅｆを可変とすることにより、矩
形波γのデューティ比が変化し、ＺＰＲロジック１０７
に伝達されるタイミングが調整されることとなる。
【００３３】図３には、本実施形態のディジタルＰＬＬ
回路及びタイミング調整回路の各ノードにおける信号の
タイミングチャートを示す。
回路及びタイミング調整回路の各ノードにおける信号の
タイミングチャートを示す。
【００３４】図３では、図３（ａ）に示すように、便宜
的にアナログ入力信号αを正弦波とする。従って、ＡＧ
Ｃアンプ１０８の出力信号βは、図３（ｂ）に示すよう
に、入力信号αをＡＧＣアンプ１０８の信号伝搬遅延時
間τ１だけ遅らせた信号波形となる。また、電圧コンパ
レータ１０６は、上述のようにリファレンス電位Ｖｒｅ
ｆに対する電圧比較を行って、図３（ｃ）に示すような
矩形波（ディジタル信号）γを出力する。
的にアナログ入力信号αを正弦波とする。従って、ＡＧ
Ｃアンプ１０８の出力信号βは、図３（ｂ）に示すよう
に、入力信号αをＡＧＣアンプ１０８の信号伝搬遅延時
間τ１だけ遅らせた信号波形となる。また、電圧コンパ
レータ１０６は、上述のようにリファレンス電位Ｖｒｅ
ｆに対する電圧比較を行って、図３（ｃ）に示すような
矩形波（ディジタル信号）γを出力する。
【００３５】ＺＰＲロジック１０７では、ＶＣＯ１０５
を確実に停止させた後に再スタートをかけるようにする
ため、矩形波（ディジタル信号）γの立ち上がりエッジ
を３回計数した後に、ＶＣＯ１０５をリスタートさせる
べく、図３（ｄ）に示すような立ち上がりエッジを持つ
信号εを出力する。
を確実に停止させた後に再スタートをかけるようにする
ため、矩形波（ディジタル信号）γの立ち上がりエッジ
を３回計数した後に、ＶＣＯ１０５をリスタートさせる
べく、図３（ｄ）に示すような立ち上がりエッジを持つ
信号εを出力する。
【００３６】そしてＶＣＯ１０５では、信号εの立ち上
がりエッジを受けて、発振動作をリスタートして、図３
（ｅ）に示すような、出力信号ηをＡ／Ｄコンバータ１
０１に対して出力する。ここで、ＶＣＯ１０５の出力信
号ηは入力信号αから時間τ２だけ遅れた信号となって
いるが、時間τ２は、電圧コンパレータ１０６、ＺＰＲ
ロジック１０７及びＶＣＯ１０５による信号伝搬遅延時
間である。
がりエッジを受けて、発振動作をリスタートして、図３
（ｅ）に示すような、出力信号ηをＡ／Ｄコンバータ１
０１に対して出力する。ここで、ＶＣＯ１０５の出力信
号ηは入力信号αから時間τ２だけ遅れた信号となって
いるが、時間τ２は、電圧コンパレータ１０６、ＺＰＲ
ロジック１０７及びＶＣＯ１０５による信号伝搬遅延時
間である。
【００３７】また、図３（ｂ）のＡＧＣアンプ１０８の
出力信号βの信号波形には、本来目的としているＡＧＣ
アンプ１０８の出力信号βのサンプリング開始時間Ｔ１
と、実際のＶＣＯ１０５の出力信号ηによるサンプリン
グ開始時間Ｔ２とを示しており、信号伝搬遅延時間τ１
＝τ２となるようにリファレンス電圧Ｖｒｅｆが設定さ
れたことにより、サンプリング開始時間Ｔ１及びＴ２が
同一点となっていることを示している。
出力信号βの信号波形には、本来目的としているＡＧＣ
アンプ１０８の出力信号βのサンプリング開始時間Ｔ１
と、実際のＶＣＯ１０５の出力信号ηによるサンプリン
グ開始時間Ｔ２とを示しており、信号伝搬遅延時間τ１
＝τ２となるようにリファレンス電圧Ｖｒｅｆが設定さ
れたことにより、サンプリング開始時間Ｔ１及びＴ２が
同一点となっていることを示している。
【００３８】このように、本実施形態のタイミング調整
回路では、リファレンス電位シフト手段である可変電流
源１０９の電流Ｉｒｅｆを増減することによって、電圧
コンパレータ１０６のリファレンス電位Ｖｒｅｆを任意
に設定して、ＶＣＯ１０５のＺＰＲタイミングの調整を
行い得るので、タイミング調整を装置組立後の簡単な操
作で行うことができ、該タイミング調整の結果として、
信号往路の伝搬遅延時間τ１及びτ２の差によるＰＬＬ
回路の初期位相誤差を無くすことができ、ＰＬＬ回路の
位相誤差計算の発散等を防止することができ、ＰＬＬ回
路の安定動作を保証することが可能となる。
回路では、リファレンス電位シフト手段である可変電流
源１０９の電流Ｉｒｅｆを増減することによって、電圧
コンパレータ１０６のリファレンス電位Ｖｒｅｆを任意
に設定して、ＶＣＯ１０５のＺＰＲタイミングの調整を
行い得るので、タイミング調整を装置組立後の簡単な操
作で行うことができ、該タイミング調整の結果として、
信号往路の伝搬遅延時間τ１及びτ２の差によるＰＬＬ
回路の初期位相誤差を無くすことができ、ＰＬＬ回路の
位相誤差計算の発散等を防止することができ、ＰＬＬ回
路の安定動作を保証することが可能となる。
【００３９】また、図４には、本実施形態のタイミング
調整回路の変形例として、リファレンス電位シフト手段
をＮビットＤ／Ａコンバータ（Ｄ／Ａ変換手段）１１１
及びプログラマブルレジスタ（設定手段）１１２により
構成した場合の部分構成図を示す。
調整回路の変形例として、リファレンス電位シフト手段
をＮビットＤ／Ａコンバータ（Ｄ／Ａ変換手段）１１１
及びプログラマブルレジスタ（設定手段）１１２により
構成した場合の部分構成図を示す。
【００４０】プログラマブルレジスタ１１２には、クロ
ックＣＬＫのエッジでリファレンス電位設定データＲＤ
が入力保持され、該保持データをＮビットＤ／Ａコンバ
ータ１１１に供給し、ＮビットＤ／Ａコンバータ１１１
からはリファレンス電位設定データＲＤに基づくリファ
レンス電位Ｖｒｅｆが電圧コンパレータ１０６’に供給
される。
ックＣＬＫのエッジでリファレンス電位設定データＲＤ
が入力保持され、該保持データをＮビットＤ／Ａコンバ
ータ１１１に供給し、ＮビットＤ／Ａコンバータ１１１
からはリファレンス電位設定データＲＤに基づくリファ
レンス電位Ｖｒｅｆが電圧コンパレータ１０６’に供給
される。
【００４１】また、ＮビットＤ／Ａコンバータ１１１の
コントロールは、各ビットの入力端子を当該信号処理シ
ステムの外部端子として、外部からのディジタル信号制
御による構成とすることも可能である。更に、図４に示
す構成では、プログラマブルレジスタ１１２へのリファ
レンス電位設定データＲＤの供給を、外部ＣＰＵから行
うことにより、集積回路の個体差による伝搬遅延時間τ
１及びτ２のずれを自動的に調整することが可能とな
る。
コントロールは、各ビットの入力端子を当該信号処理シ
ステムの外部端子として、外部からのディジタル信号制
御による構成とすることも可能である。更に、図４に示
す構成では、プログラマブルレジスタ１１２へのリファ
レンス電位設定データＲＤの供給を、外部ＣＰＵから行
うことにより、集積回路の個体差による伝搬遅延時間τ
１及びτ２のずれを自動的に調整することが可能とな
る。
【００４２】〔実施形態２〕次に、図５は本発明の実施
形態２に係るＰＬＬ回路及びタイミング調整回路を含む
信号処理システムの構成図である。同図において、図１
（実施形態１）と重複する部分には同一の符号を附して
説明を省略する。尚、本実施形態の信号処理システム
は、アナログ信号をサンプリングして信号処理を行う信
号処理システムであって、アナログ信号に同期したクロ
ックによりサンプリングを行うものであり、特に、ＨＤ
Ｄ用ＰＲＭＬリードチャネルへの応用を想定したもので
ある。
形態２に係るＰＬＬ回路及びタイミング調整回路を含む
信号処理システムの構成図である。同図において、図１
（実施形態１）と重複する部分には同一の符号を附して
説明を省略する。尚、本実施形態の信号処理システム
は、アナログ信号をサンプリングして信号処理を行う信
号処理システムであって、アナログ信号に同期したクロ
ックによりサンプリングを行うものであり、特に、ＨＤ
Ｄ用ＰＲＭＬリードチャネルへの応用を想定したもので
ある。
【００４３】同図において、本実施形態の信号処理シス
テムは、Ａ／Ｄコンバータ（Ａ／Ｄ変換手段）１０１、
ディジタル位相比較器（位相比較手段）１０２、フィー
ドバックＤ／Ａコンバータ１０３、ループフィルタ１０
４及び電圧制御発振器（ＶＣＯ）１０５を備えるディジ
タルＰＬＬ回路と、該ディジタルＰＬＬ回路のタイミン
グ調整を行うタイミング調整回路として、電圧コンパレ
ータ（比較手段）１０６、ＺＰＲロジック（調整手段）
１０７、ＮビットＤ／Ａコンバータ（リファレンス電位
シフト手段，Ｄ／Ａ変換手段）１１１、プログラマブル
レジスタ１１２、ＣＰＵ（制御手段）１１４及び位相誤
差計測ロジック（位相誤差計測手段）１１３を備え、更
に、自動利得制御（ＡＧＣ）アンプ１０８を備えて構成
されている。
テムは、Ａ／Ｄコンバータ（Ａ／Ｄ変換手段）１０１、
ディジタル位相比較器（位相比較手段）１０２、フィー
ドバックＤ／Ａコンバータ１０３、ループフィルタ１０
４及び電圧制御発振器（ＶＣＯ）１０５を備えるディジ
タルＰＬＬ回路と、該ディジタルＰＬＬ回路のタイミン
グ調整を行うタイミング調整回路として、電圧コンパレ
ータ（比較手段）１０６、ＺＰＲロジック（調整手段）
１０７、ＮビットＤ／Ａコンバータ（リファレンス電位
シフト手段，Ｄ／Ａ変換手段）１１１、プログラマブル
レジスタ１１２、ＣＰＵ（制御手段）１１４及び位相誤
差計測ロジック（位相誤差計測手段）１１３を備え、更
に、自動利得制御（ＡＧＣ）アンプ１０８を備えて構成
されている。
【００４４】実施形態１と同様に、ＺＰＲロジック１０
７からの出力信号εに基づいてＶＣＯ１０５の動作を再
スタートさせ、Ａ／Ｄコンバータ１０１では、アナログ
入力信号αをＶＣＯ１０５の出力するクロックηに基づ
いてサンプリングする。また、位相誤差計測ロジック１
１３では、ディジタル位相比較器１０２によるＡ／Ｄコ
ンバータ１０１の出力信号の位相と所定位相値との比較
結果に基づいて位相誤差を計測し、ＣＰＵ１１４では、
該位相誤差の計測結果に基づき位相誤差の補正量を算出
して、プログラマブルレジスタ１１２にセットする。プ
ログラマブルレジスタ１１２の保持するデータは、Ｎビ
ットＤ／Ａコンバータ１１１のディジタル制御信号入力
として、電圧コンパレータ１０６におけるリファレンス
電位Ｖｒｅｆを可変設定する。
７からの出力信号εに基づいてＶＣＯ１０５の動作を再
スタートさせ、Ａ／Ｄコンバータ１０１では、アナログ
入力信号αをＶＣＯ１０５の出力するクロックηに基づ
いてサンプリングする。また、位相誤差計測ロジック１
１３では、ディジタル位相比較器１０２によるＡ／Ｄコ
ンバータ１０１の出力信号の位相と所定位相値との比較
結果に基づいて位相誤差を計測し、ＣＰＵ１１４では、
該位相誤差の計測結果に基づき位相誤差の補正量を算出
して、プログラマブルレジスタ１１２にセットする。プ
ログラマブルレジスタ１１２の保持するデータは、Ｎビ
ットＤ／Ａコンバータ１１１のディジタル制御信号入力
として、電圧コンパレータ１０６におけるリファレンス
電位Ｖｒｅｆを可変設定する。
【００４５】同期部の信号が既知であるときには、初期
位相誤差がゼロの場合のサンプリング値（Ａ／Ｄコンバ
ータ１０１の出力）は予測可能である。従って、この予
測値と実際のサンプリング値を位相誤差計測ロジック１
１３によって計算し、その差を補正するようにＣＰＵ１
１４からプログラマブルレジスタ１１２経由でリファレ
ンス電位Ｖｒｅｆを変更することで、初期位相誤差の自
動修正ループを構成することができる。
位相誤差がゼロの場合のサンプリング値（Ａ／Ｄコンバ
ータ１０１の出力）は予測可能である。従って、この予
測値と実際のサンプリング値を位相誤差計測ロジック１
１３によって計算し、その差を補正するようにＣＰＵ１
１４からプログラマブルレジスタ１１２経由でリファレ
ンス電位Ｖｒｅｆを変更することで、初期位相誤差の自
動修正ループを構成することができる。
【００４６】以上のように、本実施形態のタイミング調
整回路では、実際の位相誤差を計測し、該位相誤差に対
する補正量を算出して、該補正量に基づいたリファレン
ス電位Ｖｒｅｆの設定を行い、位相誤差を無くすように
クロックのタイミング調整を行い得るので、タイミング
調整における位相誤差の自動修正をプログラマブルに行
うことができ、該タイミング調整の結果として、信号往
路の伝搬遅延時間の差によるＰＬＬ回路の初期位相誤差
を無くすことができ、ＰＬＬ回路の位相誤差計算の発散
等を防止することができ、ＰＬＬ回路の安定動作を保証
することが可能となる。
整回路では、実際の位相誤差を計測し、該位相誤差に対
する補正量を算出して、該補正量に基づいたリファレン
ス電位Ｖｒｅｆの設定を行い、位相誤差を無くすように
クロックのタイミング調整を行い得るので、タイミング
調整における位相誤差の自動修正をプログラマブルに行
うことができ、該タイミング調整の結果として、信号往
路の伝搬遅延時間の差によるＰＬＬ回路の初期位相誤差
を無くすことができ、ＰＬＬ回路の位相誤差計算の発散
等を防止することができ、ＰＬＬ回路の安定動作を保証
することが可能となる。
【００４７】
【発明の効果】以上説明したように、本発明のタイミン
グ調整回路によれば、アナログ入力信号に同期したクロ
ックによりサンプリングを行う被調整回路のタイミング
調整を行う際に、リファレンス電位シフト手段によって
リファレンス電位を任意に設定してクロックのタイミン
グ調整を行い得るので、タイミング調整を装置組立後の
簡単な操作で行うことができ、該タイミング調整の結果
として、信号往路の伝搬遅延時間の差による被調整回路
の初期位相誤差を無くすことができ、被調整回路の安定
動作を保証することが可能となる。
グ調整回路によれば、アナログ入力信号に同期したクロ
ックによりサンプリングを行う被調整回路のタイミング
調整を行う際に、リファレンス電位シフト手段によって
リファレンス電位を任意に設定してクロックのタイミン
グ調整を行い得るので、タイミング調整を装置組立後の
簡単な操作で行うことができ、該タイミング調整の結果
として、信号往路の伝搬遅延時間の差による被調整回路
の初期位相誤差を無くすことができ、被調整回路の安定
動作を保証することが可能となる。
【００４８】また、本発明のタイミング調整回路によれ
ば、被調整回路をＰＬＬ回路とした場合には、リファレ
ンス電位シフト手段によってリファレンス電位を任意に
設定して、調整手段によるクロックタイミング調整を行
い得るので、タイミング調整を装置組立後の簡単な操作
で行うことができ、該タイミング調整の結果として、信
号往路の伝搬遅延時間の差によるＰＬＬ回路の初期位相
誤差を無くすことができ、ＰＬＬ回路の位相誤差計算の
発散等を防止することができ、ＰＬＬ回路の安定動作を
保証することが可能となる。
ば、被調整回路をＰＬＬ回路とした場合には、リファレ
ンス電位シフト手段によってリファレンス電位を任意に
設定して、調整手段によるクロックタイミング調整を行
い得るので、タイミング調整を装置組立後の簡単な操作
で行うことができ、該タイミング調整の結果として、信
号往路の伝搬遅延時間の差によるＰＬＬ回路の初期位相
誤差を無くすことができ、ＰＬＬ回路の位相誤差計算の
発散等を防止することができ、ＰＬＬ回路の安定動作を
保証することが可能となる。
【００４９】更に、本発明のタイミング調整回路によれ
ば、被調整回路をＰＬＬ回路とした場合には、実際の位
相誤差を計測し、該位相誤差に対する補正量を算出し
て、該補正量に基づいたリファレンス電位の設定を行
い、位相誤差を無くすようにクロックのタイミング調整
を行い得るので、タイミング調整における位相誤差の自
動修正をプログラマブルに行うことができ、該タイミン
グ調整の結果として、信号往路の伝搬遅延時間の差によ
るＰＬＬ回路の初期位相誤差を無くすことができ、ＰＬ
Ｌ回路の位相誤差計算の発散等を防止することができ、
ＰＬＬ回路の安定動作を保証することが可能となる。
ば、被調整回路をＰＬＬ回路とした場合には、実際の位
相誤差を計測し、該位相誤差に対する補正量を算出し
て、該補正量に基づいたリファレンス電位の設定を行
い、位相誤差を無くすようにクロックのタイミング調整
を行い得るので、タイミング調整における位相誤差の自
動修正をプログラマブルに行うことができ、該タイミン
グ調整の結果として、信号往路の伝搬遅延時間の差によ
るＰＬＬ回路の初期位相誤差を無くすことができ、ＰＬ
Ｌ回路の位相誤差計算の発散等を防止することができ、
ＰＬＬ回路の安定動作を保証することが可能となる。
【図１】本発明の実施形態１に係るＰＬＬ回路及びタイ
ミング調整回路を含む信号処理システムの構成図であ
る。
ミング調整回路を含む信号処理システムの構成図であ
る。
【図２】実施形態１の電圧コンパレータ１０６及び可変
電流源１０９の詳細な回路図である。
電流源１０９の詳細な回路図である。
【図３】実施形態１のディジタルＰＬＬ回路及びタイミ
ング調整回路の各ノードにおける信号のタイミングチャ
ートである。
ング調整回路の各ノードにおける信号のタイミングチャ
ートである。
【図４】実施形態１のタイミング調整回路の変形例の部
分構成図である。
分構成図である。
【図５】本発明の実施形態２に係るＰＬＬ回路及びタイ
ミング調整回路を含む信号処理システムの構成図であ
る。
ミング調整回路を含む信号処理システムの構成図であ
る。
【図６】従来のディジタルＰＬＬ回路及びタイミング調
整回路を含む信号処理システムの構成図である。
整回路を含む信号処理システムの構成図である。
【図７】従来のディジタルＰＬＬ回路及びタイミング調
整回路の各ノードにおける信号のタイミングチャートで
ある。
整回路の各ノードにおける信号のタイミングチャートで
ある。
１０１〜１０５…ディジタルＰＬＬ回路、１０６，１０
７，１０９〜１１４…タイミング調整回路、１０１…Ａ
／Ｄコンバータ（Ａ／Ｄ変換手段）、１０２…ディジタ
ル位相比較器（位相比較手段）、１０３…フィードバッ
クＤ／Ａコンバータ、１０４…ループフィルタ、１０５
…電圧制御発振器（ＶＣＯ）、１０６…電圧コンパレー
タ（比較手段）、１０７…ＺＰＲロジック（調整手
段）、１０８…自動利得制御（ＡＧＣ）アンプ、１０９
…可変電流源（リファレンス電位シフト手段）、１１０
…抵抗素子（リファレンス電位シフト手段）、１１１…
ＮビットＤ／Ａコンバータ（リファレンス電位シフト手
段，Ｄ／Ａ変換手段）、１１２…プログラマブルレジス
タ、１１３…位相誤差計測ロジック（位相誤差計測手
段）、１１４…ＣＰＵ（制御手段）、１１１，１１２…
ＮＰＮトランジスタ、２０３，２０４…抵抗、２０５…
電流源、Ｖｃｃ…電源（電位）、ＧＮＤ…接地電位、Ｉ
ｒｅｆ…可変電流源の供給電流、Ｖｒｅｆ…リファレン
ス電位、α…アナログ入力信号（正弦波）、β…ＡＧＣ
アンプ１０８の出力信号、γ…矩形波（ディジタル信
号）、ε…ＺＰＲロジック１０７の出力信号、η…ＶＣ
Ｏ１０５の出力（クロック）、τ１，τ２…信号伝搬遅
延時間、Ｔ１，Ｔ２…サンプリング開始時間。
７，１０９〜１１４…タイミング調整回路、１０１…Ａ
／Ｄコンバータ（Ａ／Ｄ変換手段）、１０２…ディジタ
ル位相比較器（位相比較手段）、１０３…フィードバッ
クＤ／Ａコンバータ、１０４…ループフィルタ、１０５
…電圧制御発振器（ＶＣＯ）、１０６…電圧コンパレー
タ（比較手段）、１０７…ＺＰＲロジック（調整手
段）、１０８…自動利得制御（ＡＧＣ）アンプ、１０９
…可変電流源（リファレンス電位シフト手段）、１１０
…抵抗素子（リファレンス電位シフト手段）、１１１…
ＮビットＤ／Ａコンバータ（リファレンス電位シフト手
段，Ｄ／Ａ変換手段）、１１２…プログラマブルレジス
タ、１１３…位相誤差計測ロジック（位相誤差計測手
段）、１１４…ＣＰＵ（制御手段）、１１１，１１２…
ＮＰＮトランジスタ、２０３，２０４…抵抗、２０５…
電流源、Ｖｃｃ…電源（電位）、ＧＮＤ…接地電位、Ｉ
ｒｅｆ…可変電流源の供給電流、Ｖｒｅｆ…リファレン
ス電位、α…アナログ入力信号（正弦波）、β…ＡＧＣ
アンプ１０８の出力信号、γ…矩形波（ディジタル信
号）、ε…ＺＰＲロジック１０７の出力信号、η…ＶＣ
Ｏ１０５の出力（クロック）、τ１，τ２…信号伝搬遅
延時間、Ｔ１，Ｔ２…サンプリング開始時間。
Claims (6)
- 【請求項１】 アナログ入力信号に同期したクロックに
よりサンプリングを行う被調整回路のタイミング調整回
路であって、 前記アナログ入力信号とリファレンス電位とを比較し
て、該比較結果に応じたディジタル信号を出力する比較
手段と、 前記リファレンス電位を任意に可変とするリファレンス
電位シフト手段と、 前記ディジタル信号に基づいて前記クロックのタイミン
グを調整する調整手段と、 を有するタイミング調整回路。 - 【請求項２】 前記リファレンス電位シフト手段は、 一端を第１の電位に接続する可変電流源と、 一端を第２の電位に接続し他端を前記可変電流源の他端
に接続する抵抗素子と、を有し、 前記可変電流源と前記抵抗素子の接続点を前記リファレ
ンス電位とする請求項１記載のタイミング調整回路。 - 【請求項３】 前記リファレンスシフト手段は、 ディジタル制御信号の入力に応じた前記リファレンス電
位を生成するリファレンス電位生成手段を有し請求項１
記載のタイミング調整回路。 - 【請求項４】 前記リファレンスシフト手段は、 ディジタル制御信号を入力に応じた前記リファレンス電
位を生成するリファレンス電位生成手段と、 前記ディジタル制御信号を可変設定する設定手段と、 を有する請求項１記載のタイミング調整回路。 - 【請求項５】 前記被調整回路は、ＰＬＬ（Phase Lock
ed Loop ）回路であって、 前記調整手段からのディジタル信号に基づいて動作を再
スタートして、前記クロックを出力する電圧制御発振器
（ＶＣＯ）と、 前記アナログ入力信号を前記電圧制御発振器の出力する
クロックに基づいてサンプリングするサンプリング手段
と、 を有する請求項１記載のタイミング調整回路。 - 【請求項６】 前記被調整回路は、ＰＬＬ（Phase Lock
ed Loop ）回路であって、 前記調整手段からのディジタル信号に基づいて動作を再
スタートして、前記クロックを出力する電圧制御発振器
（ＶＣＯ）と、 前記アナログ入力信号を前記電圧制御発振器の出力する
クロックに基づいてサンプリングするサンプリング手段
と、 前記サンプリング手段の出力信号の位相と所定位相値と
を比較する位相比較手段と、を有し、 前記リファレンスシフト手段は、 前記位相比較手段の比較結果に基づいて位相誤差を計測
する位相誤差計測手段と、 前記位相誤差計測手段の計測結果に基づき該位相誤差の
補正量を算出し、ディジタル制御信号として出力する制
御手段と、 前記ディジタル制御信号を入力して前記リファレンス電
位を生成するリファレンス電位生成手段と、を有する請
求項１記載のタイミング調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8351140A JPH10190456A (ja) | 1996-12-27 | 1996-12-27 | タイミング調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8351140A JPH10190456A (ja) | 1996-12-27 | 1996-12-27 | タイミング調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10190456A true JPH10190456A (ja) | 1998-07-21 |
Family
ID=18415324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8351140A Pending JPH10190456A (ja) | 1996-12-27 | 1996-12-27 | タイミング調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10190456A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103996388A (zh) * | 2014-05-04 | 2014-08-20 | 京东方科技集团股份有限公司 | 信号校正方法和信号校正装置 |
| CN107870555A (zh) * | 2016-09-27 | 2018-04-03 | 精工爱普生株式会社 | 电路装置、物理量测量装置、电子设备和移动体 |
-
1996
- 1996-12-27 JP JP8351140A patent/JPH10190456A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103996388A (zh) * | 2014-05-04 | 2014-08-20 | 京东方科技集团股份有限公司 | 信号校正方法和信号校正装置 |
| CN103996388B (zh) * | 2014-05-04 | 2016-07-06 | 京东方科技集团股份有限公司 | 信号校正方法和信号校正装置 |
| US9524692B2 (en) | 2014-05-04 | 2016-12-20 | Boe Technology Group Co., Ltd. | Signal correcting method and signal correcting device |
| CN107870555A (zh) * | 2016-09-27 | 2018-04-03 | 精工爱普生株式会社 | 电路装置、物理量测量装置、电子设备和移动体 |
| CN107870555B (zh) * | 2016-09-27 | 2021-04-23 | 精工爱普生株式会社 | 电路装置、物理量测量装置、电子设备和移动体 |
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