WO2023234059A1 - 位相同期回路 - Google Patents

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WO2023234059A1
WO2023234059A1 PCT/JP2023/018637 JP2023018637W WO2023234059A1 WO 2023234059 A1 WO2023234059 A1 WO 2023234059A1 JP 2023018637 W JP2023018637 W JP 2023018637W WO 2023234059 A1 WO2023234059 A1 WO 2023234059A1
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WO
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section
delay
signal
phase
transistor
Prior art date
Application number
PCT/JP2023/018637
Other languages
English (en)
French (fr)
Inventor
広己 木原
翔 大橋
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Publication of WO2023234059A1 publication Critical patent/WO2023234059A1/ja

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter

Definitions

  • the present disclosure relates to a phase locked circuit.
  • a timing signal generation circuit has been proposed that includes a phase interpolator that weights and adds two input signals and generates a signal having a phase between the phases of these two input signals (Patent Document 1). .
  • phase synchronization circuit that can finely adjust the output timing of signals.
  • a phase synchronized circuit has a plurality of delay units connected in series, and includes a signal generation unit capable of outputting a first signal obtained by delaying an input signal, and a first signal and a reference. It includes a voltage supply section that can supply a voltage to control the plurality of delay sections based on the phase difference with the signal, and a control section that can individually change the amount of delay in the plurality of delay sections.
  • FIG. 1 is a diagram illustrating an example of a schematic configuration of a phase locked circuit according to an embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating a configuration example of a phase locked circuit according to an embodiment of the present disclosure.
  • FIG. 3A is a diagram illustrating an example of a signal obtained by the phase locked circuit according to the embodiment of the present disclosure.
  • FIG. 3B is a diagram illustrating an example of a signal obtained by the phase locked loop according to the embodiment of the present disclosure.
  • FIG. 4 is a diagram illustrating a configuration example of a phase locked circuit according to Modification 1 of the present disclosure.
  • FIG. 5 is a diagram illustrating a configuration example of a phase locked circuit according to Modification 2 of the present disclosure.
  • FIG. 1 is a diagram illustrating an example of a schematic configuration of a phase locked circuit according to an embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating a configuration example of a phase locked circuit according to an embodiment of the present disclosure.
  • FIG. 6 is a diagram illustrating a configuration example of a phase synchronization circuit according to modification example 3 of the present disclosure.
  • FIG. 7 is a diagram illustrating another configuration example of a phase synchronized circuit according to Modification 3 of the present disclosure.
  • FIG. 8 is a diagram illustrating an example of a signal obtained by the phase synchronization circuit according to Modification 3 of the present disclosure.
  • FIG. 9 is a diagram illustrating a configuration example of a phase locked circuit according to modification example 4 of the present disclosure.
  • FIG. 10 is a diagram illustrating a configuration example of a phase locked loop according to modification 5 of the present disclosure.
  • FIG. 11 is a diagram illustrating a configuration example of a signal processing system of the present disclosure.
  • FIG. 1 is a diagram illustrating an example of a schematic configuration of a phase locked circuit according to an embodiment of the present disclosure.
  • the phase synchronization circuit 1 is a device capable of performing phase synchronization, and is, for example, a DLL (Delay Locked Loop) circuit. Further, the phase locked circuit 1 can be applied to other phase locked circuits such as a PLL (Phase Locked Loop) circuit.
  • DLL Delay Locked Loop
  • PLL Phase Locked Loop
  • the phase locked circuit 1 includes a signal generation section 10, a voltage supply section 40, a selection section 90, and a control section 100.
  • the signal generating section 10 has a plurality of delay sections 20 connected in series with each other, and is configured to be able to output a signal obtained by delaying an input signal.
  • the signal generation unit 10 is a signal generation circuit, and as schematically shown in FIG. 1, is configured to delay an input signal and output a plurality of signals having different phases. Further, the signal generation section 10 (signal generation circuit) is controlled by the voltage supply section 40 and is configured to be able to change the amount of delay.
  • the signal generation section 10 can also be called a delay circuit.
  • a clock signal CK0 which is a signal that repeats high and low levels, is input from outside the phase synchronization circuit 1 to the delay unit 20 at the first stage (first stage) of the signal generation unit 10. Ru.
  • the signal generation section 10 delays the input clock signal CK0 to generate multiphase clock signals CK1 to CKn having different phases, and outputs them from each delay section 20.
  • the voltage supply section 40 includes a phase comparison section 41, a charge pump 42, and a filter section 43.
  • the voltage supply section 40 is a voltage supply circuit, and is configured to be able to supply a voltage (referred to as control voltage Vc) for controlling each delay section 20 of the signal generation section 10.
  • the phase comparator 41 is a phase detector (PD) and is configured to be able to compare the phases of signals.
  • the phase comparator 41 (phase comparator circuit) compares the signal output from the signal generator 10 and a reference signal to be compared.
  • the phase comparison section 41 receives the clock signal CKn from the delay section 20 at the final stage of the signal generation section 10, and receives the clock signal CK0 from the outside.
  • the phase comparator 41 compares the clock signal CKn with the clock signal CK0 serving as a reference signal, and outputs an output signal as a comparison result to the charge pump 42.
  • the phase comparator 41 compares the phase of the clock signal CKn and the phase of the clock signal CK0, for example, based on the amount of shift in the transition timing (rising edge or falling edge) of the clock signal CKn and the clock signal CK0.
  • the phase comparator 41 can output to the charge pump 42 an output signal according to the phase difference between the clock signal CKn and the clock signal CK0.
  • the charge pump 42 is configured to be able to supply a current based on the signal output from the phase comparator 41.
  • the charge pump 42 (charge pump circuit) can supply a current to the filter section 43 based on an output signal indicating the comparison result by the phase comparison section 41.
  • the charge pump 42 outputs, for example, a current signal corresponding to the voltage of the output signal of the phase comparison section 41 to the filter section 43.
  • the filter section 43 is a low pass filter (LPF), and is configured to selectively pass signals in a predetermined frequency range.
  • the filter section 43 (filter circuit) is configured using, for example, a capacitive element.
  • the charge pump 42 charges and discharges the capacitive element.
  • the filter section 43 is configured to be able to supply a voltage (control voltage Vc) that controls the delay section 20 of the signal generation section 10.
  • the filter section 43 outputs a control voltage Vc according to the current supplied by the charge pump 42. It can also be said that the filter section 43 converts the current signal from the charge pump 42 into a voltage signal and outputs it to the signal generation section 10.
  • the signal generation unit 10 is supplied with the control voltage Vc used to control each delay unit 20 from the voltage supply unit 40.
  • the signal generating section 10 can generate and output a plurality of clock signals CK1 to CKn having different phases by delaying the clock signal CK0 by a delay amount corresponding to the control voltage Vc.
  • Clock signals CK1 to CKn are multiphase clock signals whose phases are synchronized with clock signal CK0.
  • the control voltage Vc is changed to adjust the amount of delay in the delay section 20 of the signal generation section 10 so that the phase difference between the clock signal CK0 and the clock signal CKn becomes small.
  • the amount of delay in the signal generating section 10 it is possible to match the transition timings of the clock signals CK0 and CKn.
  • the control voltage Vc becomes stable and the phase locked circuit 1 enters a locked state.
  • the clock signals CK1 to CKn generated by each delay section 20 of the signal generation section 10 are supplied to the selection section 90, as shown in FIG.
  • the selection section 90 is configured to be able to select and output some of the signals input from each of the plurality of delay sections 20.
  • the selection unit 90 is a selection circuit (Selector). In the example shown in FIG. 1, one selected clock signal among the clock signals CK1 to CKn can be output as the clock signal CKout.
  • each of the multiple stages of delay sections 20 of the signal generation section 10 has a load adjustment section.
  • the load adjustment section is controlled by the control section 100 (control circuit) and is configured to be able to change the amount of delay.
  • FIG. 2 is a diagram illustrating a configuration example of a phase locked circuit according to an embodiment.
  • each delay section 20 of the signal generation section 10 includes a transistor M1a, a transistor M1b, a resistance element R1a, a resistance element R1b, a current source 25, and a load adjustment section 30 (in FIG. 2, a load adjustment section 30a and a load adjustment section 30b).
  • the delay unit 20 includes a CML (Current Mode Logic) circuit and is configured to process differential signals.
  • CML Current Mode Logic
  • the transistor M1a and the transistor M1b are MOS transistors (MOSFETs) each having a gate, a source, and a drain terminal.
  • MOSFETs MOS transistors
  • transistors M1a and M1b are each configured by an NMOS transistor.
  • the transistors of the delay section 20 may be configured with PMOS transistors, if necessary. In that case, for example, the current source 25 is changed to a PMOS transistor and connected to the power supply side, and the resistance element R1a and the resistance element R1b are connected to the ground side.
  • Resistance element R1a and resistance element R1b are each a resistor.
  • the source of the transistor M1a is electrically connected to the current source 25.
  • the drain of transistor M1a is electrically connected to resistance element R1a and load adjustment section 30a.
  • a clock signal (for example, clock signal CKn-1) is input to the gate of the transistor M1a from the delay section 20 at the previous stage. Note that the clock signal CK0 and the inverted signal of the clock signal CK0 are input to the delay section 20 at the first stage of the signal generation section 10.
  • the source of the transistor M1b is electrically connected to the current source 25.
  • the drain of transistor M1b is electrically connected to resistance element R1b and load adjustment section 30b.
  • An inverted signal of the clock signal (for example, an inverted signal of the clock signal CKn-1) is input to the gate of the transistor M1b from the delay section 20 at the previous stage.
  • the current source 25 is configured to supply current based on the control voltage Vc, which is the output voltage of the voltage supply section 40.
  • control voltage Vc which is the output voltage of the voltage supply section 40.
  • current source 25 is composed of an NMOS transistor.
  • Current source 25 generates a current according to control voltage Vc and supplies it to transistor M1a and transistor M1b.
  • the delay unit 20 has a node N1a to which the transistor M1a, the resistance element R1a, and the load adjustment unit 30a are connected, and a node N1a to which the transistor M1b, the resistance element R1b, and the load adjustment unit 30b are connected. and a node N1b.
  • a clock signal obtained by delaying the clock signal input to transistor M1a of delay section 20 is output from node N1a. Further, a clock signal obtained by delaying the clock signal input to the transistor M1b of the delay section 20 is output from the node N1b.
  • control voltage Vc increases, the amount of current that can be supplied by the current source 25 increases, and the amount of delay in the delay section 20 decreases. Furthermore, as the control voltage Vc decreases, the amount of current that can be supplied by the current source 25 decreases, and the amount of delay in the delay section 20 increases.
  • the load adjustment section 30a and the load adjustment section 30b each have a capacitance section 31a and a capacitance section 31b.
  • Capacitor section 31a and capacitor section 31b are controlled by control section 100 (see FIG. 1), and are configured to be able to change their capacitance values.
  • the capacitor section 31a and the capacitor section 31b are variable capacitor sections. Capacitive section 31a is connected to node N1a, and capacitive section 31b is connected to node N1b.
  • the capacitive section 31a includes a plurality of switches SWa and a plurality of capacitive elements Ca.
  • the capacitive section 31b includes a plurality of switches SWb and a plurality of capacitive elements Cb.
  • Each of the plurality of switches SWa and SWb is composed of a transistor.
  • the switches SWa and SWb are composed of PMOS transistors.
  • Each of the plurality of capacitive elements Ca and Cb is composed of a MOS capacitor, an MIM capacitor, or the like.
  • One electrode of the capacitive element Ca is connected to the node N1a via the switch SWa, and the other electrode of the capacitive element Ca is connected to a power line to which a power supply voltage is supplied.
  • One electrode of capacitive element Cb is connected to node N1b via switch SWb, and the other electrode of capacitive element Cb is connected to a power supply line.
  • the switch SWa is configured to be able to electrically connect the node N1a and the capacitive element Ca.
  • Switch SWa is controlled by control unit 100 and electrically connects or disconnects node N1a and capacitive element Ca.
  • Switch SWb is configured to be able to electrically connect node N1b and capacitive element Cb.
  • Switch SWb is controlled by control unit 100 and electrically connects or disconnects node N1b and capacitive element Cb.
  • the control section 100 supplies signals to each switch SWa of the capacitive section 31a and each switch SWb of the capacitive section 31b to control on/off of each switch.
  • Each switch of the capacitor section 31a and the capacitor section 31b is controlled to be in an on state (conducting state) or an off state (non-conducting state) by a signal from the control section 100.
  • the control unit 100 (control circuit) supplies a signal for controlling the switch SWa and the switch SWb to the switch SWa and the switch SWb, and switches the connection state of the capacitive element Ca and the capacitive element Cb.
  • the phase synchronized circuit 1 is configured to be able to individually (independently) control the load adjustment sections 30 of the delay sections 20 in multiple stages.
  • the control section 100 of the phase locked circuit 1 controls each load adjustment section 30 using mutually different control signals.
  • the control unit 100 is configured to be able to control the switches of each load adjustment unit 30 separately and vary the amount of delay in each delay unit 20.
  • the control section 100 can control each load adjustment section 30 so that the amount of signal delay differs for each delay section 20. Note that the control section 100 can also control each load adjustment section 30 so that the amount of signal delay is the same in the delay section 20.
  • the control unit 100 individually changes the capacitance values of the capacitors 31a and 31b connected to the nodes N1a and N1b of each delay unit 20 by controlling the switches of the capacitors 31a and 31b of each delay unit 20 on and off. be able to. Therefore, the control unit 100 can individually adjust the amount of delay in each delay unit 20 and individually adjust the phase of the signal output from each delay unit 20 (clock signals CK1 to CKn in FIG. 2). can. Therefore, in the phase synchronized circuit 1 according to the present embodiment, it is possible to finely adjust the phases of the clock signals CK1 to CKn.
  • control unit 100 can reduce the amount of delay in the delay unit 20 by controlling the capacitance units 31a and 31b of the delay unit 20 to reduce the capacitance values connected to the nodes N1a and N1b.
  • control section 100 can increase the amount of delay in the delay section 20 by controlling the capacitance sections 31a and 31b of the delay section 20 to increase the capacitance values connected to the nodes N1a and N1b.
  • the phase synchronization circuit 1 can precisely adjust the output timing (phase) of the signal of each delay section 20 and supply it to the outside.
  • FIGS. 3A and 3B are diagrams showing examples of signals obtained by the phase locked circuit according to the embodiment.
  • 3A and 3B show an example in which the signal generation section 10 is configured with eight delay sections 20 connected in series, that is, eight stages of delay sections 20.
  • the signal generating section 10 can output clock signals CK1 to CK8 having different output timings, as shown in FIG. 3A.
  • the control unit 100 can individually control each load adjustment unit 30 of the eight stages of delay units 20 and set the amount of delay in each load adjustment unit 30, respectively.
  • the control unit 100 can individually adjust the output timing (eg, rising edge timing) of the clock signals CK1 to CK8, as indicated by arrows in FIG. 3A.
  • FIG. 3B shows an example of the adjustment range of the output timing of the clock signals CK1 to CK8.
  • the control unit 100 can finely adjust the signal output timing, and can achieve high resolution (for example, 0.015 cycles).
  • the output timing of the multi-phase clock signal output from each delay unit 20 can be set to the timing obtained by dividing one period into non-equal intervals.
  • the phase synchronized circuit 1 can generate and output a clock signal close to a target clock signal.
  • the phase synchronized circuit 1 can be applied to timing control of various applications whose speeds are increasing.
  • phase locked circuit 1 compared to the case where an interpolator is provided after the delay section 20, an increase in the chip area can be prevented, and an increase in the manufacturing cost of the phase locked circuit 1 can be suppressed. Moreover, power consumption can be reduced. It becomes possible to realize the phase locked circuit 1 having high resolution with low power consumption and small area. Furthermore, since the amount of delay is determined by the capacitance ratio, it is possible to keep the output timing of the clock signal constant regardless of environmental changes such as temperature and voltage.
  • the phase-locked circuit (phase-locked circuit 1) has a plurality of delay sections (delay sections 20) connected in series, and is capable of outputting a first signal obtained by delaying an input signal.
  • a signal generation section (signal generation section 10), a voltage supply section (voltage supply section 40) capable of supplying a voltage for controlling the plurality of delay sections based on the phase difference between the first signal and the reference signal, and a plurality of It includes a control section (control section 100) that can individually change the amount of delay in the delay section.
  • the phase-locked circuit 1 includes a control section 100 that can individually change the amount of delay in the plurality of delay sections 20. Therefore, timing adjustment can be performed by individually controlling the amount of delay in each delay section 20. The signal output timing can be finely adjusted, making it possible to realize a high-performance phase-locked circuit.
  • the signal generation unit includes a first delay unit (for example, the first stage delay unit 20) that can output a signal obtained by delaying an input signal, and a signal output from the first delay unit. and a second delay section (second stage delay section 20) that can output a delayed signal.
  • the amount of signal delay in the first delay section is different from the amount of signal delay in the second delay section.
  • the signal output timing can be finely adjusted and high resolution can be achieved.
  • FIG. 4 is a diagram illustrating a configuration example of a phase locked circuit according to Modification 1 of the present disclosure.
  • the capacitance sections 31a and 31b of the load adjustment sections 30a and 30b may each be constituted by a variable capacitance element (varactor).
  • the control unit 100 can individually control the capacitance value of the variable capacitance element of each load adjustment unit 30, and can individually adjust the amount of delay in each delay unit 20. This makes it possible to accurately adjust the output timing of the signals from each delay section 20.
  • FIG. 5 is a diagram illustrating a configuration example of a phase locked loop according to modification 2.
  • the load adjustment section 30 may include a resistance section 32.
  • the load adjustment section 30a and the load adjustment section 30b each include a resistance section 32a and a resistance section 32b.
  • the resistance section 32a and the resistance section 32b are controlled by a control section 100 (see FIG. 1), and are configured to be able to change their resistance values.
  • the resistance sections 32a and 32b are variable resistance sections. Resistance section 32a is connected to node N1a, and resistance section 32b is connected to node N1b.
  • the resistance section 32a includes a plurality of switches SWa and a plurality of resistance elements Ra.
  • the resistance section 32b includes a plurality of switches SWb and a plurality of resistance elements Rb.
  • the switch SWa is configured to be able to electrically connect the node N1a and the resistance element Ra.
  • Switch SWa is controlled by control unit 100 and electrically connects or disconnects node N1a and resistance element Ra.
  • Switch SWb is configured to be able to electrically connect node N1b and resistance element Rb.
  • Switch SWb is controlled by control unit 100 and electrically connects or disconnects node N1b and resistance element Rb.
  • the control section 100 supplies signals to each switch SWa of the resistance section 32a and each switch SWb of the resistance section 32b to control on/off of each switch.
  • the control section 100 individually changes the resistance values of the resistance sections 32a and 32b connected to the nodes N1a and N1b of each delay section 20 by controlling the switches of the resistance sections 32a and 32b of each delay section 20 on and off. obtain.
  • the control unit 100 can adjust the amount of delay in each delay unit 20 by changing the resistance values of the resistance units 32 a and 32 b of each delay unit 20 .
  • control section 100 can reduce the amount of delay in the delay section 20 by controlling the resistance sections 32a and 32b of the delay section 20 to reduce the resistance values connected to the nodes N1a and N1b. Furthermore, the control section 100 can increase the amount of delay in the delay section 20 by controlling the resistance sections 32a and 32b of the delay section 20 to increase the resistance values connected to the nodes N1a and N1b. In this way, the phase synchronized circuit 1 can individually adjust the output timing of the signal of each delay section 20. Since the amount of delay is determined by the resistance ratio, it is possible to keep the output timing of the clock signal constant regardless of environmental changes.
  • FIG. 6 is a diagram illustrating a configuration example of a phase synchronization circuit according to modification example 3.
  • the delay section 20 includes an inverter INV, a current source 25 (current source 25a, current source 25b), and a load adjustment section 30 (load adjustment section 30a, load adjustment section 30b).
  • the load adjustment section 30a and the load adjustment section 30b each have a current source 26a and a current source 26b.
  • the inverter INV is configured using a PMOS transistor and an NMOS transistor connected in series.
  • the current source 26a is configured to supply current based on the control voltage Vc, which is the output voltage of the voltage supply section 40.
  • current source 26a includes multiple transistors M2a and multiple switches SWa.
  • a control voltage Vc is input from the voltage supply unit 40 to the gate of the transistor M2a.
  • Transistor M2a can generate a current based on control voltage Vc and supply the generated current to inverter INV.
  • the switch SWa is configured to be able to electrically connect the inverter INV and the transistor M2a. Switch SWa is controlled by control unit 100 and electrically connects or disconnects inverter INV and transistor M2a.
  • the current source 26b is configured to supply current based on the control voltage Vc, which is the output voltage of the voltage supply section 40.
  • the current source 26b includes a plurality of transistors M2b and a plurality of switches SWb.
  • a voltage corresponding to the control voltage Vc is input to the gate of the transistor M2b by the transistor of the current source 25b.
  • Transistor M2b can generate a current based on control voltage Vc, and can supply the generated current to inverter INV.
  • the switch SWb is configured to be able to electrically connect the inverter INV and the transistor M2b. Switch SWb is controlled by control unit 100 and electrically connects or disconnects inverter INV and transistor M2b.
  • the control unit 100 supplies signals to each switch SWa of the current source 26a and each switch SWb of the current source 26b to control on/off of each switch.
  • the control unit 100 controls the supply of current to the PMOS transistor and the NMOS transistor of the inverter INV by controlling the switches of the current sources 26a and 26b of each delay unit 20 on and off.
  • the control unit 100 can change the amount of delay in the delay unit 20 by controlling the current flowing through the inverter INV.
  • the control section 100 can individually adjust the output timing of the signal of each delay section 20. Also in the case of this modification, the same effects as those of the above-described embodiment can be obtained.
  • the phase locked circuit 1 may be configured to be able to separately (independently) control each switch SWa of the current source 26a and each switch SWb of the current source 26b.
  • the control unit 100 is configured to individually control the current supplied by the current source 26a (discharging current In) and the current supplied by the current source 26b (charging current Ip). In this case, it becomes possible to change the duty of the signal output from each delay section 20.
  • FIG. 8 is a diagram showing an example of a signal obtained by the phase synchronization circuit according to Modification 3.
  • FIG. 8 shows a clock signal CK0, which is an input signal, and clock signals CK1 to CK4 outputted from each delay section 20 in four stages. As shown in FIG. 8, the proportion of time when the clock signal CK0 is at a high level is different from the proportion of time when the clock signal CK0 is at a low level, resulting in a duty shift.
  • the control unit 100 makes the charging current Ip1 in the initial stage (first stage) delay unit 20 smaller than the discharging current In1. Further, the control section 100 makes the charging current Ip2 in the second stage delay section 20 larger than the discharging current In2, and makes the charging current Ip3 in the third stage delay section 20 smaller than the discharging current In3. This makes it possible to set the duty of the clock signal CK4 output from the fourth stage delay section 20 to 50%. In this way, the phase synchronized circuit 1 according to the present modification can adjust the duty of the output signal by individually controlling the charging current Ip and the discharging current In in each delay section 20.
  • FIG. 9 is a diagram illustrating a configuration example of a phase synchronization circuit according to modification 4.
  • the load adjustment section 30 of the delay section 20 may include the above-described capacitance section 31, resistance section 32, and current source 26, as in the example shown in FIG.
  • the control section 100 can reduce the amount of delay in the delay section 20 by controlling the capacitance sections 31a and 31b to reduce the capacitance values connected to the nodes N1a and N1b. Further, the control unit 100 can increase the amount of delay in the delay unit 20 by increasing the capacitance value connected to the nodes N1a and N1b.
  • control section 100 can reduce the amount of delay in the delay section 20 by controlling the resistance sections 32a and 32b to reduce the resistance values connected to the nodes N1a and N1b.
  • the control unit 100 may control the current source 26 to increase the amount of current supplied by the current source 26. This makes it possible to prevent the amplitude of the output signal of the delay section 20 from becoming small.
  • the control section 100 can increase the amount of delay in the delay section 20 by controlling the resistance sections 32a and 32b to increase the resistance value connected to the nodes N1a and N1b.
  • the control unit 100 may control the current source 26 to reduce the amount of current supplied by the current source 26. Also in the case of this modification, the same effects as those of the above-described embodiment can be obtained.
  • the selection section 90 may select and output a plurality of signals from among the signals input from each of the plurality of delay sections 20. For example, as shown in FIG. 10, two selected clock signals among the clock signals CK1 to CKn may be output as the clock signal CKout1 and the clock signal CKout2.
  • the phase synchronized circuit 1 selects the clock signal used for detecting data edges (transition timing) and the clock signal used for data sampling from among the clock signals CK1 to CKn, and outputs the selected clock signals from the selection section 90. You may. For example, the rising edge of clock signal CKout1 and the rising edge of clock signal CKout2 may be shifted by half a cycle.
  • FIG. 11 is a diagram illustrating a configuration example of a signal processing system 110 of the present disclosure.
  • the signal processing system 110 includes a signal transmitting circuit (image sensor 200 in FIG. 11) and a signal receiving circuit (processor 300 in FIG. 11). Note that the signal transmitting circuit and the signal receiving circuit can also be collectively referred to as a signal processing circuit or a signal processing device.
  • the image sensor 200 includes a main body 210, a PLL 220, a DLL 230, a serializer 240, a selector 250, a first driver 260, and a second driver 270.
  • the image sensor 200 is, for example, a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • the main body 210 of the image sensor 200 has a plurality of pixels each having a light receiving element (for example, a photodiode), and is configured to photoelectrically convert incident light to generate a signal.
  • the main body section 210 can output a signal generated by photoelectrically converting the received light as a data signal Data.
  • the PLL 220 is a phase locked circuit and is configured to generate and output a clock signal that is a signal that repeats high and low levels.
  • the PLL 220 (PLL circuit) generates a clock signal Txck having a predetermined frequency based on, for example, a reference clock signal input from the outside, and supplies it to the DLL 230 and the second driver 270.
  • the DLL 230 is a phase-locked circuit, and is configured to be able to output a signal that is a delayed version of an input signal.
  • the DLL 230 (DLL circuit) generates a clock signal Txckd by delaying the clock signal Txck input from the PLL 220 and outputs it to the selector 250.
  • the serializer 240 is configured to be able to convert parallel signals into serial signals.
  • the serializer 240 converts the data signal Data, which is a parallel signal input from the main unit 210, into a serial signal.
  • the serializer 240 outputs the data signal Data converted into a serial signal to the selector 250.
  • the selector 250 is a selection circuit and is configured to output a selected signal from among the input signals to the first driver 260.
  • the selector 250 receives the data signal Data from the serializer 240 and receives the clock signal Txckd from the DLL 230 .
  • the selector 250 outputs the data signal Data to the first driver 260 in synchronization with the clock signal Txckd.
  • the first driver 260 and the second driver 270 are each a transmitting circuit, and are configured to be able to transmit input signals.
  • the first driver 260 can transmit the data signal Data from the selector 250 to the processor 300 at high speed.
  • a data signal transmitted from the first driver 260 is input to the processor 300 via a transmission path.
  • the second driver 270 can transmit the clock signal Txck from the PLL 220 to the processor 300 at high speed.
  • a clock signal transmitted from the second driver 270 is input to the processor 300 via a transmission path.
  • the processor 300 includes a main body 310, a first receiver 320, a second receiver 330, a DLL 340, a flip-flop 350 (flip-flop 350a and flip-flop 350b in FIG. 11), and a phase control section 360.
  • the main body 310 of the processor 300 includes, for example, devices such as a CPU (central processing unit), a DSP (digital signal processor), and memories such as ROM and RAM.
  • the processor 300 is configured to perform signal processing on data signals acquired from the image sensor 200.
  • the first receiver 320 and the second receiver 330 are each a receiving circuit and are configured to be able to receive signals.
  • the first receiver 320 receives the data signal transmitted from the first driver 260.
  • the first receiver 320 transmits the data signal received from the first driver 260 to the flip-flops 350a and 350b as a data signal Rxdata.
  • the second receiver 330 receives the clock signal transmitted from the second driver 270.
  • the second receiver 330 transmits the clock signal received from the second driver 270 to the DLL 340 .
  • the DLL 340 is configured to output a signal that is a delayed version of the input signal.
  • the DLL 340 (DLL circuit) generates a clock signal Rxck by delaying the clock signal input from the second receiver 330, and outputs it to the flip-flops 350a and 350b.
  • the data signal Rxdata is input from the first receiver 320 and the clock signal Rxck is input from the second receiver 330 to the flip-flops 350a and 350b, respectively.
  • the flip-flop 350a samples the data signal Rxdata in synchronization with the rising edge of the clock signal Rxck, captures and holds the data signal.
  • the flip-flop 350b samples the data signal Rxdata in synchronization with the falling edge of the clock signal Rxck, and captures and holds the data signal.
  • the data signal Data captured by the flip-flops 350a and 350b using both the rising and falling edges of the clock signal Rxck is output to the main body section 310 and the phase control section 360.
  • the phase control unit 360 is configured to control the output timing (phase) of the clock signal Rxck of the DLL 340.
  • the phase control unit 360 (phase control circuit) determines (estimates) the transition position (transition timing) of the data signal based on the data signal Data output from the flip-flops 350a and 350b.
  • the phase control unit 360 changes the amount of delay in the DLL 340 according to the determination result, and adjusts the output timing of the clock signal Rxck.
  • the rising edge (or falling edge) of the clock signal Rxck can be set at the center position of the data signal. It becomes possible to accurately acquire the data signal Data and transmit it to the processor 300.
  • the signal processing system 110 is configured by applying any of the phase synchronized circuits according to the above-described embodiments or modifications to the DLL 230, DLL 340, PLL 220, or the like. By applying the technology according to the present disclosure, timing adjustment can be performed with high precision in the signal processing system 110, and data communication can be performed appropriately.
  • a phase synchronized circuit has a plurality of delay units connected in series, and includes a signal generation unit capable of outputting a first signal obtained by delaying an input signal, and a first signal and a reference. It includes a voltage supply section that can supply a voltage to control the plurality of delay sections based on the phase difference with the signal, and a control section that can individually change the amount of delay in the plurality of delay sections. This makes it possible to finely adjust the signal output timing and realize a high-performance phase locked circuit.
  • a signal generation unit having a plurality of delay units connected in series and capable of outputting a first signal obtained by delaying an input signal; a voltage supply unit capable of supplying a voltage for controlling the plurality of delay units based on the phase difference between the first signal and the reference signal;
  • a phase-locked circuit comprising: a control section that can individually change the amount of delay in the plurality of delay sections.
  • the signal generating section includes a first delay section that can output a signal obtained by delaying an input signal, and a second delay section that can output a signal that delays the signal output from the first delay section.
  • the delay unit includes a transistor, a first current source capable of supplying current to the transistor, and a load adjustment unit electrically connected to the transistor, and delays a signal input to the transistor.
  • the phase locked circuit according to (1) or (2) above which is capable of outputting a signal.
  • the phase-locked circuit according to (3), wherein the control section can change the amount of delay in the delay section by controlling the load adjustment section.
  • the phase locked circuit according to (3) or (4), wherein the first current source can supply current to the transistor and the load adjustment section based on the voltage supplied from the voltage supply section.
  • the load adjustment section has a capacitance section that can be electrically connected to the transistor, The phase-locked circuit according to any one of (3) to (5), wherein the control section can change the amount of delay in the delay section by controlling the capacitance section.
  • the load adjustment section has a resistance section that can be electrically connected to the transistor, The phase-locked circuit according to any one of (3) to (6), wherein the control section can change the amount of delay in the delay section by controlling the resistance section.
  • the load adjustment section has a second current source electrically connectable to the transistor, The phase according to any one of (3) to (7), wherein the control unit can control the supply of current from the second current source to the transistor to change the amount of delay in the delay unit. synchronous circuit.
  • the signal generation section includes a first delay section into which the reference signal is input, The phase synchronized circuit according to any one of (1) to (8), wherein the signal generation section can output the reference signal delayed by the plurality of delay sections as the first signal.

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Abstract

本開示の一実施形態の位相同期回路は、直列に接続された複数の遅延部を有し、入力される信号を遅延させた第１信号を出力可能な信号生成部と、前記第１信号と基準信号との位相差に基づいて、複数の前記遅延部を制御する電圧を供給可能な電圧供給部と、複数の前記遅延部における遅延量を個別に変更可能な制御部とを備える。

Description

位相同期回路
　本開示は、位相同期回路に関する。
　２つの入力信号に重みを付けて足し合わせる位相インターポレータを有し、これら２つの入力信号の位相の間の位相を有する信号を発生するタイミング信号発生回路が提案されている（特許文献１）。
特開平１１－２６１４０８号公報
　信号の出力タイミングを調整する回路では、出力タイミングを細かく調整できることが望ましい。
　信号の出力タイミングを細かく調整可能な位相同期回路を提供することが望まれる。
　本開示の一実施形態の位相同期回路は、直列に接続された複数の遅延部を有し、入力される信号を遅延させた第１信号を出力可能な信号生成部と、第１信号と基準信号との位相差に基づいて、複数の遅延部を制御する電圧を供給可能な電圧供給部と、複数の遅延部における遅延量を個別に変更可能な制御部とを備える。
図１は、本開示の実施の形態に係る位相同期回路の概略構成の一例を示す図である。 図２は、本開示の実施の形態に係る位相同期回路の構成例を示す図である。 図３Ａは、本開示の実施の形態に係る位相同期回路により得られる信号の一例を示す図である。 図３Ｂは、本開示の実施の形態に係る位相同期回路により得られる信号の一例を示す図である。 図４は、本開示の変形例１に係る位相同期回路の構成例を示す図である。 図５は、本開示の変形例２に係る位相同期回路の構成例を示す図である。 図６は、本開示の変形例３に係る位相同期回路の構成例を示す図である。 図７は、本開示の変形例３に係る位相同期回路の別の構成例を示す図である。 図８は、本開示の変形例３に係る位相同期回路により得られる信号の一例を示す図である。 図９は、本開示の変形例４に係る位相同期回路の構成例を示す図である。 図１０は、本開示の変形例５に係る位相同期回路の構成例を示す図である。 図１１は、本開示の信号処理システムの構成例を示す図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
　１．実施の形態
　２．変形例
　３．適用例
＜１．実施の形態＞
　図１は、本開示の実施の形態に係る位相同期回路の概略構成の一例を示す図である。位相同期回路１は、位相同期を実行可能な装置であり、例えば、ＤＬＬ（Delay Locked Loop）回路である。また、位相同期回路１は、ＰＬＬ（Phase Locked Loop）回路等、他の位相同期回路に適用可能である。
　位相同期回路１は、図１に示すように、信号生成部１０と、電圧供給部４０と、選択部９０と、制御部１００とを備える。信号生成部１０は、互いに直列に接続された複数の遅延部２０を有し、入力される信号を遅延させた信号を出力可能とするように構成される。信号生成部１０は、信号生成回路であり、図１に模式的に示すように、入力される信号を遅延させて、位相の異なる複数の信号を出力するように構成される。また、信号生成部１０（信号生成回路）は、電圧供給部４０により制御され、遅延量を変更可能に構成される。信号生成部１０は、遅延回路ともいえる。
　図１に示す例では、信号生成部１０の初段（第１段目）の遅延部２０には、位相同期回路１の外部から、ハイレベルとローレベルを繰り返す信号であるクロック信号ＣＫ０が入力される。信号生成部１０は、入力されるクロック信号ＣＫ０を遅延させて、異なる位相を有する多相のクロック信号ＣＫ１～クロック信号ＣＫｎを生成して、各遅延部２０から出力する。
　電圧供給部４０は、位相比較部４１と、チャージポンプ４２と、フィルタ部４３とを有する。電圧供給部４０は、電圧供給回路であり、信号生成部１０の各遅延部２０を制御する電圧（制御電圧Ｖｃと称する）を供給可能に構成される。位相比較部４１は、位相比較器（ＰＤ：Phase Detector）であり、信号の位相を比較可能に構成される。位相比較部４１（位相比較回路）は、信号生成部１０から出力される信号と、比較対象となる基準信号とを比較する。
　図１に示す例では、位相比較部４１には、信号生成部１０の最終段の遅延部２０からクロック信号ＣＫｎが入力され、外部からクロック信号ＣＫ０が入力される。位相比較部４１は、クロック信号ＣＫｎと基準信号となるクロック信号ＣＫ０とを比較し、比較結果である出力信号をチャージポンプ４２に出力する。
　位相比較部４１は、例えば、クロック信号ＣＫｎ及びクロック信号ＣＫ０の遷移タイミング（立ち上がりエッジ、又は立ち下がりエッジ）のずれ量に基づいて、クロック信号ＣＫｎの位相とクロック信号ＣＫ０の位相とを比較する。位相比較部４１は、クロック信号ＣＫｎとクロック信号ＣＫ０との位相差に応じた出力信号を、チャージポンプ４２に出力し得る。
　チャージポンプ４２は、位相比較部４１から出力される信号に基づく電流を供給可能に構成される。チャージポンプ４２（チャージポンプ回路）は、位相比較部４１による比較結果を示す出力信号に基づく電流を、フィルタ部４３に供給し得る。チャージポンプ４２は、例えば、位相比較部４１の出力信号の電圧に応じた電流信号をフィルタ部４３に出力する。
　フィルタ部４３は、ローパスフィルタ（ＬＰＦ：Ｌow Ｐass Ｆilter）であり、所定の周波数域の信号を選択的に通過させるように構成される。フィルタ部４３（フィルタ回路）は、例えば、容量素子を用いて構成される。フィルタ部４３では、チャージポンプ４２によって容量素子の充電および放電が行われる。
　図１に示す例では、フィルタ部４３は、信号生成部１０の遅延部２０を制御する電圧（制御電圧Ｖｃ）を供給可能に構成される。フィルタ部４３は、チャージポンプ４２によって供給される電流に応じた制御電圧Ｖｃを出力する。フィルタ部４３は、チャージポンプ４２からの電流信号を電圧信号に変換して、信号生成部１０に出力するともいえる。
　信号生成部１０には、上述のように、電圧供給部４０から、各遅延部２０の制御に用いる制御電圧Ｖｃが供給される。信号生成部１０は、クロック信号ＣＫ０を制御電圧Ｖｃに応じた遅延量ずつ遅延させることで、位相の異なる複数のクロック信号ＣＫ１～ＣＫｎを生成して出力し得る。クロック信号ＣＫ１～ＣＫｎは、クロック信号ＣＫ０に位相同期した多相のクロック信号となる。
　位相同期回路１では、クロック信号ＣＫ０とクロック信号ＣＫｎとの位相差が小さくなるように、制御電圧Ｖｃが変化して信号生成部１０の遅延部２０における遅延量が調整される。信号生成部１０における遅延量を制御することで、クロック信号ＣＫ０，ＣＫｎの遷移タイミングを一致させることが可能となる。クロック信号ＣＫ０，ＣＫｎの遷移タイミングが一致するように信号生成部１０における遅延量が調整されると、制御電圧Ｖｃが安定し、位相同期回路１がロック状態となる。
　信号生成部１０の各遅延部２０により生成されるクロック信号ＣＫ１～ＣＫｎは、図１に示すように、選択部９０に供給される。選択部９０は、複数の遅延部２０の各々から入力される信号のうち、一部の信号を選択して出力可能に構成される。選択部９０は、選択回路（Selector）である。図１に示す例では、クロック信号ＣＫ１～ＣＫｎのうち、選択された１つのクロック信号を、クロック信号ＣＫｏｕｔとして出力し得る。
　こうして、本実施の形態に係る位相同期回路１では、クロック信号ＣＫ０に位相同期したクロック信号ＣＫｏｕｔを生成して出力することが可能となる。また、本実施の形態では、信号生成部１０の複数段の遅延部２０は、それぞれ、負荷調整部を有する。負荷調整部（負荷調整回路）は、制御部１００（制御回路）により制御され、遅延量を変更可能に構成される。以下では、本実施の形態に係る位相同期回路１について、さらに説明する。
　図２は、実施の形態に係る位相同期回路の構成例を示す図である。図２に示すように、信号生成部１０の各遅延部２０は、それぞれ、トランジスタＭ１ａ、トランジスタＭ１ｂ、抵抗素子Ｒ１ａ、抵抗素子Ｒ１ｂ、電流源２５、負荷調整部３０（図２では、負荷調整部３０ａ、負荷調整部３０ｂ）を有する。遅延部２０は、ＣＭＬ（Current mode Logic）回路を有し、差動信号を処理するように構成される。
　トランジスタＭ１ａ及びトランジスタＭ１ｂは、それぞれ、ゲート、ソース、ドレインの端子を有するＭＯＳトランジスタ（ＭＯＳＦＥＴ）である。図２に示す例では、トランジスタＭ１ａ，Ｍ１ｂは、それぞれＮＭＯＳトランジスタにより構成される。なお、遅延部２０のトランジスタは、必要に応じて、ＰＭＯＳトランジスタにより構成されてもよい。その場合、例えば、電流源２５はＰＭＯＳトランジスタに変更され、電源側に接続し、さらに抵抗素子Ｒ１ａ、抵抗素子Ｒ１ｂはグランド側に接続される。抵抗素子Ｒ１ａ、抵抗素子Ｒ１ｂは、それぞれ抵抗体である。
　トランジスタＭ１ａのソースは、電流源２５に電気的に接続される。トランジスタＭ１ａのドレインは、抵抗素子Ｒ１ａ及び負荷調整部３０ａに電気的に接続される。トランジスタＭ１ａのゲートには、前段の遅延部２０からクロック信号（例えば、クロック信号ＣＫｎ-１）が入力される。なお、信号生成部１０の初段の遅延部２０には、クロック信号ＣＫ０とクロック信号ＣＫ０の反転信号が入力される。
　トランジスタＭ１ｂのソースは、電流源２５に電気的に接続される。トランジスタＭ１ｂのドレインは、抵抗素子Ｒ１ｂ及び負荷調整部３０ｂに電気的に接続される。トランジスタＭ１ｂのゲートには、前段の遅延部２０からクロック信号の反転信号（例えば、クロック信号ＣＫｎ-１の反転信号）が入力される。
　電流源２５は、電圧供給部４０の出力電圧である制御電圧Ｖｃに基づいて電流を供給するように構成される。図２に示す例では、電流源２５は、ＮＭＯＳトランジスタにより構成される。電流源２５は、制御電圧Ｖｃに応じた電流を生成し、トランジスタＭ１ａ及びトランジスタＭ１ｂへ供給する。
　また、遅延部２０は、図２に示すように、トランジスタＭ１ａと抵抗素子Ｒ１ａと負荷調整部３０ａとが接続されるノードＮ１ａと、トランジスタＭ１ｂと抵抗素子Ｒ１ｂと負荷調整部３０ｂとが接続されるノードＮ１ｂとを有する。遅延部２０のトランジスタＭ１ａに入力されるクロック信号を遅延させたクロック信号がノードＮ１ａから出力される。また、遅延部２０のトランジスタＭ１ｂに入力されるクロック信号を遅延させたクロック信号がノードＮ１ｂから出力される。
　例えば、制御電圧Ｖｃが大きくなることで、電流源２５によって供給可能な電流量が増大し、遅延部２０における遅延量が小さくなる。また、制御電圧Ｖｃが小さくなることで、電流源２５によって供給可能な電流量が減少し、遅延部２０における遅延量が大きくなる。位相比較部４１による比較結果に応じて制御電圧Ｖｃが調整されることで、クロック信号ＣＫ０に位相同期したクロック信号を生成して出力することが可能となる。
　負荷調整部３０ａ、負荷調整部３０ｂは、図２に示すように、それぞれ、容量部３１ａ、容量部３１ｂを有する。容量部３１ａ及び容量部３１ｂは、制御部１００（図１参照）によって制御され、容量値を変更可能に構成される。容量部３１ａ及び容量部３１ｂは、可変容量部である。容量部３１ａは、ノードＮ１ａに接続され、容量部３１ｂは、ノードＮ１ｂに接続される。
　容量部３１ａは、例えば、図２に示すように、複数のスイッチＳＷａと、複数の容量素子Ｃａを有する。容量部３１ｂは、複数のスイッチＳＷｂと、複数の容量素子Ｃｂを有する。複数のスイッチＳＷａ，ＳＷｂは、それぞれトランジスタにより構成される。図２に示す例では、スイッチＳＷａ，ＳＷｂは、ＰＭＯＳトランジスタにより構成される。複数の容量素子Ｃａ，Ｃｂは、それぞれ、ＭＯＳ容量、ＭＩＭ容量等により構成される。
　容量素子Ｃａの一方の電極は、スイッチＳＷａを介してノードＮ１ａに接続され、容量素子Ｃａの他方の電極は、電源電圧が供給される電源線に接続される。容量素子Ｃｂの一方の電極は、スイッチＳＷｂを介してノードＮ１ｂに接続され、容量素子Ｃｂの他方の電極は、電源線に接続される。
　スイッチＳＷａは、ノードＮ１ａと容量素子Ｃａとを電気的に接続可能に構成される。スイッチＳＷａは、制御部１００により制御され、ノードＮ１ａと容量素子Ｃａとを電気的に接続または切断する。スイッチＳＷｂは、ノードＮ１ｂと容量素子Ｃｂとを電気的に接続可能に構成される。スイッチＳＷｂは、制御部１００により制御され、ノードＮ１ｂと容量素子Ｃｂとを電気的に接続または切断する。
　制御部１００は、容量部３１ａの各スイッチＳＷａと容量部３１ｂの各スイッチＳＷｂに信号を供給して、各スイッチをオンオフ制御する。容量部３１ａ及び容量部３１ｂの各スイッチは、制御部１００からの信号によって、オン状態（導通状態）又はオフ状態（非導通状態）に制御される。制御部１００（制御回路）は、スイッチＳＷａ及びスイッチＳＷｂを制御する信号をスイッチＳＷａ及びスイッチＳＷｂに供給し、容量素子Ｃａ及び容量素子Ｃｂの接続状態を切り替える。
　本実施の形態に係る位相同期回路１は、複数段の遅延部２０の負荷調整部３０を個別に（独立に）制御可能に構成される。例えば、位相同期回路１の制御部１００は、各負荷調整部３０を互いに異なる制御信号を用いて制御する。図２に示す例では、制御部１００は、各負荷調整部３０のスイッチを別々に制御し、各遅延部２０における遅延量を異ならせることが可能に構成される。制御部１００は、信号の遅延量が遅延部２０毎に異なるように、各負荷調整部３０を制御し得る。なお、制御部１００は、信号の遅延量が遅延部２０において同一になるように、各負荷調整部３０を制御することも可能である。
　制御部１００は、各遅延部２０の容量部３１a，３１ｂのスイッチをオンオフ制御することで、各遅延部２０のノードＮ１ａ，Ｎ１ｂに接続される容量部３１ａ，３１ｂの容量値を個別に変更することができる。このため、制御部１００は、各遅延部２０における遅延量を個別に調整し、各遅延部２０から出力される信号（図２では、クロック信号ＣＫ１～ＣＫｎ）の位相を個別に調整することができる。このため、本実施の形態に係る位相同期回路１では、クロック信号ＣＫ１～ＣＫｎの位相を細かく調整することが可能となる。
　一例として、制御部１００は、遅延部２０の容量部３１a，３１ｂを制御して、ノードＮ１ａ，Ｎ１ｂに接続される容量値を小さくすることで、遅延部２０における遅延量を小さくすることができる。また、制御部１００は、遅延部２０の容量部３１a，３１ｂを制御して、ノードＮ１ａ，Ｎ１ｂに接続される容量値を大きくすることで、遅延部２０における遅延量を大きくすることができる。位相同期回路１は、各遅延部２０の信号の出力タイミング（位相）を精度よく調整して、外部へ供給することが可能となる。
　図３Ａ及び図３Ｂは、実施の形態に係る位相同期回路により得られる信号の一例を示す図である。図３Ａ及び図３Ｂは、信号生成部１０が直列に接続された８つの遅延部２０、即ち８段の遅延部２０により構成される場合の例を示している。信号生成部１０は、入力されるクロック信号ＣＫ０を８段の遅延部２０によって遅延させることで、図３Ａに示すように、出力タイミングが異なるクロック信号ＣＫ１～クロック信号ＣＫ８を出力し得る。
　制御部１００は、８段の遅延部２０の各々の負荷調整部３０を個別に制御し、各負荷調整部３０における遅延量をそれぞれ設定し得る。制御部１００は、図３Ａにおいて矢印で示すように、クロック信号ＣＫ１～クロック信号ＣＫ８の出力タイミング（例えば、立ち上がりエッジのタイミング）を個別に調整することができる。
　図３Ｂは、クロック信号ＣＫ１～ＣＫ８の出力タイミングの調整範囲の一例を示している。制御部１００は、図３Ｂに示す例のように、信号の出力タイミングを細かく調整することができ、高分解能（例えば０．０１５周期）を実現することが可能となる。
　各遅延部２０から出力される多相のクロック信号の出力タイミングを、１周期を非等間隔に分割したタイミングとすることができる。位相同期回路１は、目標とするクロック信号に近いクロック信号を生成して出力することが可能となる。位相同期回路１は、高速化が進む各種アプリケーションのタイミング制御に応用することができる。
　また、遅延部２０の後段にインターポレータを設ける場合と比較して、チップ面積の増大を防ぐことができ、位相同期回路１の製造コストの増大を抑制することが可能となる。また、消費電力を低減させることができる。高い分解能を有する位相同期回路１を、低消費電力かつ小面積で実現することが可能となる。さらに、容量比によって遅延量が定まるため、クロック信号の出力タイミングを、温度、電圧等の環境変化によらずに一定の出力タイミングとすることが可能となる。
［作用・効果］
　本実施の形態に係る位相同期回路（位相同期回路１）は、直列に接続された複数の遅延部（遅延部２０）を有し、入力される信号を遅延させた第１信号を出力可能な信号生成部（信号生成部１０）と、第１信号と基準信号との位相差に基づいて、複数の遅延部を制御する電圧を供給可能な電圧供給部（電圧供給部４０）と、複数の遅延部における遅延量を個別に変更可能な制御部（制御部１００）とを備える。
　本実施の形態に係る位相同期回路１は、複数の遅延部２０における遅延量を個別に変更可能な制御部１００を有する。このため、各遅延部２０における遅延量を個別に制御してタイミング調整を行うことができる。信号の出力タイミングを細かく調整することができ、高性能な位相同期回路を実現することが可能となる。
　本実施の形態に係る信号生成部は、入力される信号を遅延させた信号を出力可能な第１遅延部（例えば第１段目の遅延部２０）と、第１遅延部から出力される信号を遅延させた信号を出力可能な第２遅延部（第２段目の遅延部２０）とを含む。第１遅延部における信号の遅延量と、第２遅延部における信号の遅延量とは異なっている。本実施の形態では、信号の出力タイミングを細かく調整することができ、高分解能を実現することが可能となる。
　次に、本開示の変形例について説明する。以下では、上記実施の形態と同様の構成要素については同一の符号を付し、適宜説明を省略する。
（２．変形例）
（２－１．変形例１）
　上述した実施の形態では、遅延部２０の構成例について説明したが、遅延部２０の構成はこれに限られない。図４は、本開示の変形例１に係る位相同期回路の構成例を示す図である。図４に示す例のように、負荷調整部３０ａ，３０ｂの容量部３１ａ，３１ｂは、それぞれ、可変容量素子（バラクタ）により構成されてもよい。制御部１００は、各負荷調整部３０の可変容量素子の容量値を個別に制御し、各遅延部２０における遅延量を個別に調整し得る。これにより、各遅延部２０からの信号の出力タイミングを精度よく調整することが可能となる。
（２－２．変形例２）
　図５は、変形例２に係る位相同期回路の構成例を示す図である。図５に示すように、負荷調整部３０は、抵抗部３２を有していてもよい。図５に示す例では、負荷調整部３０ａ、負荷調整部３０ｂは、それぞれ、抵抗部３２ａ、抵抗部３２ｂを有する。抵抗部３２ａ及び抵抗部３２ｂは、制御部１００（図１参照）によって制御され、抵抗値を変更可能に構成される。抵抗部３２ａ，３２ｂは、可変抵抗部である。抵抗部３２ａは、ノードＮ１ａに接続され、抵抗部３２ｂは、ノードＮ１ｂに接続される。
　抵抗部３２ａは、例えば、図５に示すように、複数のスイッチＳＷａと、複数の抵抗素子Ｒａを有する。抵抗部３２ｂは、複数のスイッチＳＷｂと、複数の抵抗素子Ｒｂを有する。スイッチＳＷａは、ノードＮ１ａと抵抗素子Ｒａとを電気的に接続可能に構成される。スイッチＳＷａは、制御部１００により制御され、ノードＮ１ａと抵抗素子Ｒａとを電気的に接続または切断する。スイッチＳＷｂは、ノードＮ１ｂと抵抗素子Ｒｂとを電気的に接続可能に構成される。スイッチＳＷｂは、制御部１００により制御され、ノードＮ１ｂと抵抗素子Ｒｂとを電気的に接続または切断する。
　制御部１００は、抵抗部３２ａの各スイッチＳＷａと抵抗部３２ｂの各スイッチＳＷｂに信号を供給して、各スイッチをオンオフ制御する。制御部１００は、各遅延部２０の抵抗部３２a，３２ｂのスイッチをオンオフ制御することで、各遅延部２０のノードＮ１ａ，Ｎ１ｂに接続される抵抗部３２ａ，３２ｂの抵抗値を個別に変更し得る。制御部１００は、各遅延部２０の抵抗部３２ａ，３２ｂの抵抗値を変更することで、各遅延部２０における遅延量を調整することができる。
　制御部１００は、例えば、遅延部２０の抵抗部３２a，３２ｂを制御して、ノードＮ１ａ，Ｎ１ｂに接続される抵抗値を小さくすることで、遅延部２０における遅延量を小さくすることができる。また、制御部１００は、遅延部２０の抵抗部３２a，３２ｂを制御して、ノードＮ１ａ，Ｎ１ｂに接続される抵抗値を大きくすることで、遅延部２０における遅延量を大きくすることができる。こうして、位相同期回路１は、各遅延部２０の信号の出力タイミングを個別に調整することが可能となる。抵抗比によって遅延量が定まるため、クロック信号の出力タイミングを、環境変化によらずに一定の出力タイミングとすることが可能となる。
（２－３．変形例３）
　図６は、変形例３に係る位相同期回路の構成例を示す図である。遅延部２０は、インバータＩＮＶと、電流源２５（電流源２５ａ、電流源２５ｂ）と、負荷調整部３０（負荷調整部３０ａ、負荷調整部３０ｂ）を含んで構成される。負荷調整部３０ａ、負荷調整部３０ｂは、それぞれ、電流源２６ａ、電流源２６ｂを有する。インバータＩＮＶは、直列に接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを用いて構成される。
　電流源２６ａは、電圧供給部４０の出力電圧である制御電圧Ｖｃに基づいて電流を供給するように構成される。図６に示す例では、電流源２６ａは、複数のトランジスタＭ２ａと、複数のスイッチＳＷａを有する。トランジスタＭ２ａのゲートには、電圧供給部４０から制御電圧Ｖｃが入力される。トランジスタＭ２ａは、制御電圧Ｖｃに基づく電流を生成し、生成した電流をインバータＩＮＶに供給可能である。スイッチＳＷａは、インバータＩＮＶとトランジスタＭ２ａとを電気的に接続可能に構成される。スイッチＳＷａは、制御部１００により制御され、インバータＩＮＶとトランジスタＭ２ａとを電気的に接続または切断する。
　電流源２６ｂは、電圧供給部４０の出力電圧である制御電圧Ｖｃに基づいて電流を供給するように構成される。図６に示す例では、電流源２６ｂは、複数のトランジスタＭ２ｂと、複数のスイッチＳＷｂを有する。トランジスタＭ２ｂのゲートには、電流源２５ｂのトランジスタによって、制御電圧Ｖｃに応じた電圧が入力される。トランジスタＭ２ｂは、制御電圧Ｖｃに基づく電流を生成し、生成した電流をインバータＩＮＶに供給可能である。スイッチＳＷｂは、インバータＩＮＶとトランジスタＭ２ｂとを電気的に接続可能に構成される。スイッチＳＷｂは、制御部１００により制御され、インバータＩＮＶとトランジスタＭ２ｂとを電気的に接続または切断する。
　制御部１００は、電流源２６ａの各スイッチＳＷａと電流源２６ｂの各スイッチＳＷｂに信号を供給して、各スイッチをオンオフ制御する。制御部１００は、各遅延部２０の電流源２６a，２６ｂのスイッチをオンオフ制御することで、インバータＩＮＶのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタへの電流の供給を制御する。制御部１００は、インバータＩＮＶを流れる電流を制御することで、遅延部２０における遅延量を変更することができる。制御部１００は、各遅延部２０の信号の出力タイミングを個別に調整することが可能となる。本変形例の場合も、上記した実施の形態と同様の効果を得ることができる。
　なお、図７に示す例のように、位相同期回路１は、電流源２６ａの各スイッチＳＷａと、電流源２６ｂの各スイッチＳＷｂとを別々に（独立して）制御可能に構成されてもよい。制御部１００は、電流源２６ａにより供給される電流（放電電流Ｉｎ）と、電流源２６ｂにより供給される電流（充電電流Ｉｐ）とを個別に制御するように構成される。この場合、各遅延部２０から出力される信号のＤｕｔｙを変更することが可能となる。
　図８は、変形例３に係る位相同期回路により得られる信号の一例を示す図である。図８は、入力信号であるクロック信号ＣＫ０と、４段の各遅延部２０から出力されるクロック信号ＣＫ１～クロック信号ＣＫ４を示している。図８に示すように、クロック信号ＣＫ０がハイレベルとなる時間の割合と、クロック信号ＣＫ０がローレベルとなる時間の割合とが異なり、Ｄｕｔｙずれが生じている。
　この場合、一例として、制御部１００は、初段（第１段目）の遅延部２０における充電電流Ｉｐ１を放電電流Ｉｎ１よりも小さくする。また、制御部１００は、第２段目の遅延部２０における充電電流Ｉｐ２を放電電流Ｉｎ２よりも大きくし、第３段目の遅延部２０における充電電流Ｉｐ３を放電電流Ｉｎ３よりも小さくする。これにより、第４段目の遅延部２０から出力されるクロック信号ＣＫ４のＤｕｔｙを、５０％とすることが可能となる。このように、本変形例に係る位相同期回路１は、各遅延部２０における充電電流Ｉｐ及び放電電流Ｉｎを個別に制御することで、出力信号のＤｕｔｙを調整することができる。
（２－４．変形例４）
　図９は、変形例４に係る位相同期回路の構成例を示す図である。遅延部２０の負荷調整部３０は、図９に示す例のように、上述した容量部３１、抵抗部３２、及び電流源２６を有していてもよい。例えば、制御部１００は、容量部３１a，３１ｂを制御して、ノードＮ１ａ，Ｎ１ｂに接続される容量値を小さくすることで、遅延部２０における遅延量を小さくすることができる。また、制御部１００は、ノードＮ１ａ，Ｎ１ｂに接続される容量値を大きくすることで、遅延部２０における遅延量を大きくすることができる。
　また、例えば、制御部１００は、抵抗部３２a，３２ｂを制御して、ノードＮ１ａ，Ｎ１ｂに接続される抵抗値を小さくすることで、遅延部２０における遅延量を小さくすることができる。この場合、制御部１００は、電流源２６を制御して、電流源２６によって供給される電流量を大きくしてもよい。これにより、遅延部２０の出力信号の振幅が小さくなることを防ぐことが可能となる。また、制御部１００は、抵抗部３２a，３２ｂを制御して、ノードＮ１ａ，Ｎ１ｂに接続される抵抗値を大きくすることで、遅延部２０における遅延量を大きくすることができる。この場合、制御部１００は、電流源２６を制御して、電流源２６によって供給される電流量を小さくしてもよい。本変形例の場合も、上記した実施の形態と同様の効果を得ることができる。
（２－５．変形例５）
　選択部９０は、複数の遅延部２０の各々から入力される信号のうち、複数の信号を選択して出力するようにしてもよい。例えば、図１０に示すように、クロック信号ＣＫ１～ＣＫｎのうち、選択した２つのクロック信号を、クロック信号ＣＫｏｕｔ１、クロック信号ＣＫｏｕｔ２として出力してもよい。この場合、位相同期回路１は、クロック信号ＣＫ１～ＣＫｎのうち、データのエッジ（遷移タイミング）の検出に用いるクロック信号と、データのサンプリングに用いるクロック信号とを選択して、選択部９０から出力してもよい。例えば、クロック信号ＣＫｏｕｔ１の立ち上がりエッジと、クロック信号ＣＫｏｕｔ２の立ち上がりエッジとが、半周期ずれていてもよい。
＜３．適用例＞
　上記の位相同期回路１は、データ通信を行う様々な回路、装置に適用することができる。図１１は、本開示の信号処理システム１１０の構成例を示す図である。信号処理システム１１０は、信号送信回路（図１１では撮像素子２００）と、信号受信回路（図１１ではプロセッサ３００）とを有する。なお、信号送信回路と信号受信回路とを併せて、信号処理回路又は信号処理装置ということもできる。
　撮像素子２００は、本体部２１０と、ＰＬＬ２２０と、ＤＬＬ２３０と、シリアライザ２４０と、セレクタ２５０と、第１ドライバ２６０と、第２ドライバ２７０とを有する。撮像素子２００は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである。
　撮像素子２００の本体部２１０は、受光素子（例えばフォトダイオード）を有する複数の画素を有し、入射した光を光電変換して信号を生成するように構成される。本体部２１０は、受光した光を光電変換して生成される信号を、データ信号Ｄａｔａとして出力し得る。
　ＰＬＬ２２０は、位相同期回路であり、ハイレベルとローレベルを繰り返す信号であるクロック信号を生成して出力するように構成される。ＰＬＬ２２０（ＰＬＬ回路）は、例えば外部から入力される基準クロック信号に基づいて所定の周波数を有するクロック信号Ｔｘｃｋを生成し、ＤＬＬ２３０と第２ドライバ２７０に供給する。
　ＤＬＬ２３０は、位相同期回路であり、入力される信号を遅延させた信号を出力可能に構成される。ＤＬＬ２３０（ＤＬＬ回路）は、ＰＬＬ２２０から入力されるクロック信号Ｔｘｃｋを遅延させたクロック信号Ｔｘｃｋｄを生成して、セレクタ２５０へ出力する。
　シリアライザ２４０は、パラレル信号をシリアル信号に変換可能に構成される。シリアライザ２４０は、本体部２１０から入力されるパラレル信号であるデータ信号Ｄａｔａをシリアル信号に変換する。シリアライザ２４０は、シリアル信号に変換されたデータ信号Ｄａｔａを、セレクタ２５０に出力する。
　セレクタ２５０は、選択回路であり、入力される信号のうち選択した信号を第１ドライバ２６０へ出力するように構成される。セレクタ２５０には、シリアライザ２４０からデータ信号Ｄａｔａが入力され、ＤＬＬ２３０からクロック信号Ｔｘｃｋｄが入力される。セレクタ２５０は、クロック信号Ｔｘｃｋｄに同期して、データ信号Ｄａｔａを第１ドライバ２６０へ出力する。
　第１ドライバ２６０及び第２ドライバ２７０は、それぞれ送信回路であり、入力される信号を伝送可能に構成される。第１ドライバ２６０は、セレクタ２５０からのデータ信号Ｄａｔａを、プロセッサ３００に高速に伝送し得る。第１ドライバ２６０から送信されるデータ信号は、伝送路を介して、プロセッサ３００に入力される。第２ドライバ２７０は、ＰＬＬ２２０からのクロック信号Ｔｘｃｋを、プロセッサ３００に高速に伝送し得る。第２ドライバ２７０から送信されるクロック信号は、伝送路を介して、プロセッサ３００に入力される。
　プロセッサ３００は、本体部３１０と、第１レシーバ３２０と、第２レシーバ３３０と、ＤＬＬ３４０と、フリップフロップ３５０（図１１では、フリップフロップ３５０ａ，フリップフロップ３５０ｂ）と、位相制御部３６０とを有する。プロセッサ３００の本体部３１０は、例えば、ＣＰＵ（中央演算装置）、ＤＳＰ（Digital Signal Processor）等のデバイス、及びＲＯＭ、ＲＡＭ等のメモリにより構成される。プロセッサ３００は、撮像素子２００から取得したデータ信号に対して、信号処理を行うように構成される。
　第１レシーバ３２０及び第２レシーバ３３０は、それぞれ受信回路であり、信号を受信可能に構成される。第１レシーバ３２０は、第１ドライバ２６０から送信されるデータ信号を受信する。第１レシーバ３２０は、第１ドライバ２６０から受信したデータ信号を、データ信号Ｒｘｄａｔａとしてフリップフロップ３５０ａ，３５０ｂに伝送する。第２レシーバ３３０は、第２ドライバ２７０から送信されるクロック信号を受信する。第２レシーバ３３０は、第２ドライバ２７０から受信したクロック信号を、ＤＬＬ３４０に伝送する。
　ＤＬＬ３４０は、入力される信号を遅延させた信号を出力するように構成される。ＤＬＬ３４０（ＤＬＬ回路）は、第２レシーバ３３０から入力されるクロック信号を遅延させたクロック信号Ｒｘｃｋを生成して、フリップフロップ３５０ａ，３５０ｂへ出力する。
　フリップフロップ３５０ａ，３５０ｂには、それぞれ、第１レシーバ３２０からデータ信号Ｒｘｄａｔａが入力され、第２レシーバ３３０からクロック信号Ｒｘｃｋが入力される。フリップフロップ３５０ａは、クロック信号Ｒｘｃｋの立ち上がりに同期して、データ信号Ｒｘｄａｔａをサンプリングし、データ信号を取り込んで保持する。また、フリップフロップ３５０ｂは、クロック信号Ｒｘｃｋの立ち下がりに同期して、データ信号Ｒｘｄａｔａをサンプリングし、データ信号を取り込んで保持する。クロック信号Ｒｘｃｋの立ち上がり及び立ち下がりの両エッジを利用してフリップフロップ３５０ａ，３５０ｂにより捕捉されるデータ信号Ｄａｔａは、本体部３１０と位相制御部３６０とに出力される。
　位相制御部３６０は、ＤＬＬ３４０のクロック信号Ｒｘｃｋの出力タイミング（位相）を制御するように構成される。位相制御部３６０（位相制御回路）は、フリップフロップ３５０ａ，３５０ｂから出力されるデータ信号Ｄａｔａに基づいて、データ信号の遷移位置（遷移タイミング）を判定（推定）する。位相制御部３６０は、判定結果に応じて、ＤＬＬ３４０における遅延量を変更し、クロック信号Ｒｘｃｋの出力タイミングを調整する。
　クロック信号Ｒｘｃｋのタイミング調整（キャリブレーション）によって、データ信号の中心位置にクロック信号Ｒｘｃｋの立ち上がりエッジ（又は立ち下がりエッジ）を設定することができる。データ信号Ｄａｔａを正確に取得して、プロセッサ３００へ伝送することが可能となる。
　信号処理システム１１０は、ＤＬＬ２３０、ＤＬＬ３４０、又はＰＬＬ２２０等に、上述した実施の形態または変形例に係るいずれかの位相同期回路を適用して構成される。本開示に係る技術を適用することにより、信号処理システム１１０において、高精度にタイミング調整を行うことができ、データ通信を適切に行うことが可能となる。
　以上、実施の形態、変形例および適用例を挙げて本開示を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々の変形が可能である。例えば、上述した変形例は、上記実施の形態の変形例として説明したが、各変形例の構成を適宜組み合わせることができる。
　本開示の一実施形態の位相同期回路は、直列に接続された複数の遅延部を有し、入力される信号を遅延させた第１信号を出力可能な信号生成部と、第１信号と基準信号との位相差に基づいて、複数の遅延部を制御する電圧を供給可能な電圧供給部と、複数の遅延部における遅延量を個別に変更可能な制御部とを備える。これにより、信号の出力タイミングを細かく調整することができ、高性能な位相同期回路を実現することが可能となる。
　なお、本明細書中に記載された効果はあくまで例示であってその記載に限定されるものではなく、他の効果があってもよい。また、本開示は以下のような構成をとることも可能である。
（１）
　直列に接続された複数の遅延部を有し、入力される信号を遅延させた第１信号を出力可能な信号生成部と、
　前記第１信号と基準信号との位相差に基づいて、複数の前記遅延部を制御する電圧を供給可能な電圧供給部と、
　複数の前記遅延部における遅延量を個別に変更可能な制御部と
　を備える位相同期回路。
（２）
　前記信号生成部は、入力される信号を遅延させた信号を出力可能な第１遅延部と、前記第１遅延部から出力される信号を遅延させた信号を出力可能な第２遅延部とを含み、
　前記第１遅延部における信号の遅延量と、前記第２遅延部における信号の遅延量とは異なっている
　前記（１）に記載の位相同期回路。
（３）
　前記遅延部は、トランジスタと、前記トランジスタに電流を供給可能な第１電流源と、前記トランジスタに電気的に接続される負荷調整部とを有し、前記トランジスタに入力される信号を遅延させた信号を出力可能である
　前記（１）または（２）に記載の位相同期回路。
（４）
　前記制御部は、前記負荷調整部を制御して前記遅延部における遅延量を変更可能である
　前記（３）に記載の位相同期回路。
（５）
　前記第１電流源は、前記電圧供給部から供給される電圧に基づいて、前記トランジスタ及び前記負荷調整部に電流を供給可能である
　前記（３）または（４）に記載の位相同期回路。
（６）
　前記負荷調整部は、前記トランジスタに電気的に接続可能な容量部を有し、
　前記制御部は、前記容量部を制御して前記遅延部における遅延量を変更可能である
　前記（３）から（５）のいずれか１つに記載の位相同期回路。
（７）
　前記負荷調整部は、前記トランジスタに電気的に接続可能な抵抗部を有し、
　前記制御部は、前記抵抗部を制御して前記遅延部における遅延量を変更可能である
　前記（３）から（６）のいずれか１つに記載の位相同期回路。
（８）
　前記負荷調整部は、前記トランジスタに電気的に接続可能な第２電流源を有し、
　前記制御部は、前記第２電流源から前記トランジスタへの電流の供給を制御して前記遅延部における遅延量を変更可能である
　前記（３）から（７）のいずれか１つに記載の位相同期回路。
（９）
　前記信号生成部は、前記基準信号が入力される第１遅延部を含み、
　前記信号生成部は、前記複数の遅延部によって遅延させた前記基準信号を、前記第１信号として出力可能である
　前記（１）から（８）のいずれか１つに記載の位相同期回路。
（１０）
　前記電圧供給部は、前記第１信号と基準信号との位相差に応じた信号を出力可能なチャージポンプを含む
　前記（１）から（９）のいずれか１つに記載の位相同期回路。
（１１）
　前記複数の遅延部の各々から出力される信号のうち一部の信号を選択して出力可能な選択部を有する
　前記（１）から（１０）のいずれか１つに記載の位相同期回路。
　本出願は、日本国特許庁において２０２２年６月１日に出願された日本特許出願番号２０２２－０８９４７５号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (11)

  1. 　直列に接続された複数の遅延部を有し、入力される信号を遅延させた第１信号を出力可能な信号生成部と、
    　前記第１信号と基準信号との位相差に基づいて、複数の前記遅延部を制御する電圧を供給可能な電圧供給部と、
    　複数の前記遅延部における遅延量を個別に変更可能な制御部と
    　を備える位相同期回路。
  2. 　前記信号生成部は、入力される信号を遅延させた信号を出力可能な第１遅延部と、前記第１遅延部から出力される信号を遅延させた信号を出力可能な第２遅延部とを含み、
    　前記第１遅延部における信号の遅延量と、前記第２遅延部における信号の遅延量とは異なっている
    　請求項１に記載の位相同期回路。
  3. 　前記遅延部は、トランジスタと、前記トランジスタに電流を供給可能な第１電流源と、前記トランジスタに電気的に接続される負荷調整部とを有し、前記トランジスタに入力される信号を遅延させた信号を出力可能である
    　請求項１に記載の位相同期回路。
  4. 　前記制御部は、前記負荷調整部を制御して前記遅延部における遅延量を変更可能である
    　請求項３に記載の位相同期回路。
  5. 　前記第１電流源は、前記電圧供給部から供給される電圧に基づいて、前記トランジスタ及び前記負荷調整部に電流を供給可能である
    　請求項３に記載の位相同期回路。
  6. 　前記負荷調整部は、前記トランジスタに電気的に接続可能な容量部を有し、
    　前記制御部は、前記容量部を制御して前記遅延部における遅延量を変更可能である
    　請求項３に記載の位相同期回路。
  7. 　前記負荷調整部は、前記トランジスタに電気的に接続可能な抵抗部を有し、
    　前記制御部は、前記抵抗部を制御して前記遅延部における遅延量を変更可能である
    　請求項３に記載の位相同期回路。
  8. 　前記負荷調整部は、前記トランジスタに電気的に接続可能な第２電流源を有し、
    　前記制御部は、前記第２電流源から前記トランジスタへの電流の供給を制御して前記遅延部における遅延量を変更可能である
    　請求項３に記載の位相同期回路。
  9. 　前記信号生成部は、前記基準信号が入力される第１遅延部を含み、
    　前記信号生成部は、前記複数の遅延部によって遅延させた前記基準信号を、前記第１信号として出力可能である
    　請求項１に記載の位相同期回路。
  10. 　前記電圧供給部は、前記第１信号と基準信号との位相差に応じた信号を出力可能なチャージポンプを含む
    　請求項１に記載の位相同期回路。
  11. 　前記複数の遅延部の各々から出力される信号のうち一部の信号を選択して出力可能な選択部を有する
    　請求項１に記載の位相同期回路。
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