KR100900067B1 - 클럭 동기화 장치 및 방법 - Google Patents

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이승우
이범철
성창경
최우영
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황현용
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한국전자통신연구원
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Abstract

본 발명은 네트워크로 연결된 마스터(master)와 슬레이브(slave)의 클럭을 동기화시키는 장치 밀 방법에 관한 것이다. 그 클럭 동기화 장치는 서로 다른 위상을 가지는 복수의 클럭들을 생성하는 클럭생성부; 목표 주파수 옵셋(offset)에 따라 복수의 클럭들 중 어느 하나를 선택하여 출력하는 클럭선택부; 선택된 클럭의 시각 정보를 생성하는 시각정보생성부; 및 마스터와 슬레이브 사이에서 송수신되는 동기 메시지의 시각 정보를 이용하여 마스터와 슬레이브의 클럭 사이의 시간 옵셋을 최소화하기 위한 목표 주파수 옵셋을 구하는 옵셋계산부를 포함하는 것을 특징으로 한다.
본 발명에 따른 클럭 동기화 장치 및 방법에 의하면, 서로 다른 위상을 가지는 복수의 클럭들을 가변적으로 선택하여 클럭의 위상을 변화시킴으로써, 동기화되는 클럭의 주파수 해상도를 향상시켜 동기화 정밀도를 높일 수 있다.
마스터(master), 슬레이브(slave), 클럭, 동기화

Description

클럭 동기화 장치 및 방법{Apparatus and method for clock synchronization}
본 발명은 클럭을 동기화하는 장치 및 방법에 관한 것으로, 보다 상세하게는네트워크로 연결된 마스터(master)와 슬레이브(slave)에 공급되는 클럭을 동기화시키는 장치 및 방법에 관한 것이다.
본 발명은 정보통신부 및 정보통신연구진흥원의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-012-01, 과제명: 멀티미디어 컨버전스 네트워크 온 칩 기술 개발].
이더넷(ethernet)과 같은 네트워크 장치들은 기본적으로 클럭 동기화를 제공하지 않고, 독립 동기(Plesiochronous) 방식을 이용한다.
또한, 부가적인 기능 확장을 위하여, 동기를 이루고자 하는 두 노드의 클럭 사이에 타임 스탬프가 포함된 메시지를 교환하여 클럭을 동기화하는 방식이 사용될 수 있다.
종래의 제1 동기화 방식은 슬레이브의 클럭은 마스터의 클럭과 메시지 교환을 통하여 얻은 시간 옵셋(offset)을 이용하여 주파수 편차를 계산하고, 이들을 이용하여 슬레이브의 시간 정보 값과 클럭 속도를 조정하여 동기화를 수행할 수 있 다.
상기 종래의 제1 동기화 방식은 종래의 발진기에 의하여 구동되는 일종의 카운터인 TOD (Time Of Day) 생성기의 값을 미세하게 보정하여 시스템의 시간 값인 TOD가 보다 빨라지거나 느려지는 효과를 얻는다. 그러나 상기 제1 동기화 방식은 실제 발진기에서 생성되는 클럭 신호의 주파수를 조정하는 것이 아니므로, 동기된 클럭 신호를 필요로 하는 응용 분야에서 제한되는 분야가 발생할 수 있다.
종래의 제2 동기화 방식은, 슬레이브에 아날로그 위상 고정 루프(Analog Phase-Locked Loop)를 두고, 계산된 클럭 주파수 오차를 상쇄하기 위한 부궤환 (Negative Feedback) 방식을 사용한다. 그러나 메시지 교환 주기가 길수록 트래픽(traffic) 효율 면에서 유리한 네트워크 동기 시스템에서, 아날로그 위상 고정 루프에 사용되는 커패시터(Capacitor)의 누설 전류 등이 발생하기 때문에 메시지 교환 주기가 충분히 길어질 수 없는 단점이 있을 수 있다.
종래의 제3 동기화 방식의 경우, 상기 제2 동기화 방식과 유사하게 슬레이브에 디지털 위상 고정 루프 (Digital Phase-Locked Loop)를 두고 동기를 이룬다. 그에 따라, 상기 제2 동기화 방식와 같은 회로적인 문제점이 존재하지 않고 디지털 제어를 사용하므로 주변 잡음에 민감하지 않은 장점을 가지고 있다. 그러나 디지털 위상 고정 루프 내에서 클럭 신호를 생성하는 디지털 제어 발진기(Digitally Controlled Oscillator, DCO)의 주파수 해상도에 한계가 존재한다. 주파수 해상도가 제한 되면 슬레이브 노드의 목표 주파수 값과 실제 디지털 제어 발진기 의 주파수 값 사이에 오차가 발생하며, 메시지 교환 사이의 시간 동안 이 오차로 인하여 시간 오차가 누적된다. 즉, 누적 되는 시간 오차는 주파수 오차와 메시지 교환 간격의 곱으로 결정된다.
일반적인 네트워크 동기 시스템에서, 1초 간격의 메시지 교환을 통하여 100 MHz 클럭을 동기 시키고, 1 UI (Unit Interval) 이내의 시간 오차가 누적되는 것을 허용한다고 가정할 때, 0.01ppm 이내로 디지털 제어 발진기의 주파수를 제어하여야 한다.
기존 논문에 발표된 디지털 제어 발진기 중 주파수 해상도가 높은 수준에 해당하는 16 비트 제어 코드를 사용하고 있으나, 최소 주파수 스텝이 100 MHz 기준으로 50ppm 정도에 불과하다.
또한, DAC(Digital-to-Analog Converter)을 이용하여 VCXO(Voltage-Controlled Crystal Oscillator)를 제어함으로써 디지털 제어 발진기 를 사용하는 것과 같은 효과를 낼 수 있다.
그러나, 디지털 제어 발진기가 포함하여야 하는 최대/최소 주파수 옵셋을 고려하면, 최소 15 비트 이상의 DAC을 사용하여야 하므로, 상기 제3 동기화 방식은 시스템의 복잡도를 증가시키는 단점이 있다.
본 발명의 목적은, 네트워크로 연결된 마스터와 슬레이브의 클럭 신호를 동기화함에 있어, 동기화의 정밀성을 향상시킬 수 있는 클럭 동기화 장치 및 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 클럭 동기화 장치는, 서로 다른 위상을 가지는 복수의 클럭들을 생성하는 클럭생성부; 목표 주파수 옵셋(offset)에 따라 상기 복수의 클럭들 중 어느 하나를 선택하여 출력하는 클럭선택부; 상기 선택된 클럭의 시각 정보를 생성하는 시각정보생성부; 및 마스터와 슬레이브 사이에서 송수신되는 동기 메시지와 상기 시각정보생성부로부터 출력되는 시각 정보를 이용하여, 상기 마스터와 슬레이브의 클럭 사이의 시간 옵셋을 최소화하기 위한 상기 목표 주파수 옵셋을 구하는 옵셋계산부를 포함하는 것을 특징으로 한다.
한편, 본 발명에 따른 클럭 동기화 방법은, 서로 다른 위상을 가지는 복수의 클럭들을 생성하는 단계; 마스터와 슬레이브 사이의 동기 메시지 송수신 시간 정보를 이용하여, 상기 마스터와 슬레이브의 클럭 사이의 시간 옵셋을 최소화하기 위한 목표 주파수 옵셋을 구하는 단계; 상기 구해진 목표 주파수 옵셋을 이용하여 클럭 선택 주기를 계산하는 단계; 및 상기 클럭 선택 주기 마다 상기 복수의 클럭들 중 하나를 선택하여 서로 다른 위상을 가지는 2 이상의 클럭들을 순차적으로 출력하는 단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여 본 발명에서는, 상기 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공한다.
본 발명에 따른 클럭 동기화 장치 및 방법에 의하면, 서로 다른 위상을 가지는 복수의 클럭들을 가변적으로 선택하여 클럭의 위상을 변화시킴으로써, 동기화되 는 클럭의 주파수 해상도를 향상시켜 동기화 정밀도를 높일 수 있다.
이하에서는 도 1 내지 도 7을 참조하여 본 발명의 일실시예에 따른 클럭 동기화 장치 및 방법에 대해 설명하기로 한다.
도 1은 본 발명에 따른 클럭 동기화 장치의 구성에 대한 일실시예를 블록도로 도시한 것으로, 도시된 클럭 동기화 장치는 클럭생성부(100), 클럭선택부(110), 시각정보생성부(120) 및 옵셋계산부(130)를 포함하여 구성될 수 있다.
도 1을 참조하면, 클럭생성부(100)는 기준 클럭을 입력 받아 서로 다른 위상을 가지는 복수의 클럭들을 출력하고, 클럭선택부(110)는 상기 복수의 클럭들 중 어느 하나의 클럭을 선택하여 출력한다.
시각정보생성부(120)는 미리 설정된 일정 주기마다 상기 선택된 클럭의 시각(time) 관련 정보를 생성한다. 옵셋계산부(130)는 상기 생성된 시각 정보와 네트워크에서 연결된 마스터(mater)와 슬레이브(slave) 사이에서 송수신된 동기 메시지와 동기 응답 메시지의 송수신 시간 정보를 이용하여, 마스터와 슬레이브의 클럭들 사이의 시간 옵셋(offset)을 최소화하여 클럭 동기화를 수행하기 위한 목표 주파수 옵셋을 계산한다.
클럭선택부(110)는 상기 계산된 목표 주파수 옵셋을 이용하여 서로 다른 위상을 가지는 복수의 클럭들 중 하나씩 선택하여 순차적으로 출력한다. 즉, 클럭선택부(110)는 상기 계산된 목표 주파수 옵셋을 이용해 서로 다른 위상을 가지는 복수의 클럭들을 일정 주기마다 하나씩 선택하여 출력함으로써, 클럭의 주파수 옵셋 을 상기 계산된 목표 주파수 옵셋으로 정밀하게 조정할 수 있으며, 그에 따라 동기화된 클럭의 주파수 해상도를 높일 수 있다.
이하에서는 도 1에 도시된 본 발명에 따른 클럭 동기화 장치의 동작을 도 2에 도시된 본 발명에 따른 클럭 동기화 방법에 대한 실시예를 도시한 흐름도와 결부시켜 설명하기로 한다.
클럭생성부(100)는 기준 클럭 신호를 이용하여 동일한 위상 간격을 가지는 N개의 다중 위상 클럭들을 생성한다(200단계).
예를 들어, 클럭생성부(100)는 지연 고정 루프(Delay Locked Loop)를 이용하여 상기 N개의 다중 위상 클럭들을 생성할 수 있다. 상기 생성된 N개의 다중 위상 클럭들 사이의 위상 간격은 1/N UI(Unit Interval)일 수 있다.
옵셋계산부(130)는 시각정보생성부(120)로부터 입력된 클럭의 시각 정보와 마스터와 슬레이브 사이에 송수신한 동기 메시지의 송수신 시간 정보를 이용하여 마스터와 슬레이브 사이의 클럭 시간 옵셋을 최소화하기 위한 목표 주파수 옵셋을 계산한다(310단계)
시각정보생성부(120)는 클럭선택부(110)에서 선택된 클럭을 입력받아 동작하는 일종의 카운터이다. 시각정보생성부(120)는 상기 선택된 클럭의 에지(edge)에 트리거(trigger) 되어, 클럭에 에지가 발생할 때마다 1 비트씩 증가된 코드를 생성하며, 출력 코드의 LSB는 클럭 주파수의 역수에 해당되는 시간 값을 의미한다. 그에 따라 시각정보생성부(120)는 슬레이브 노드의 시간에 대한 시각 정보를 출력할 수 있다.
도 3은 옵셋계산부(130)의 구성에 대한 일실시예를 블록도로 도시한 것으로, 옵셋계산부(130)는 시간옵셋계산부(131) 및 주파수옵셋계산부(132)를 포함하여 구성될 수 있다.
도 3을 참조하면, 시간옵셋계산부(131)는 마스터와 슬레이브 사이의 시간 옵셋을 계산한다.
도 4는 상기 시간 옵셋의 계산을 위해 마스터와 슬레이브 사이에 동기 메시지를 송수신하는 방법에 대한 일실시예를 도시한 것으로, 도 4를 참조하여 시간옵셋계산부(131)의 시간 옵셋 계산 방법에 대한 일실시예를 설명하기로 한다.
마스터는 미리 설정된 일정 주기마다 동기 메시지 및 마스터의 클럭에 기반하여 획득된 상기 동기 메시지의 송신 시간(T1)을 슬레이브 노드로 송신한다.
슬레이브는 상기 동기 메시지를 수신한 시점에서 시각정보생성부(300)가 슬레이브의 클럭에 기반하여 획득한 상기 동기 메시지의 수신 시간(T2)을 상기 마스터로부터 수신한 상기 동기 메시지의 송신 시간(T1)과 함께 저장한다.
상기 동기 메시지의 송신 시간(T1)과 상기 동기 메시지의 수신 시간(T2)의 차이는 전파 지연과 네트워크 지연을 포함할 수 있다.
따라서 슬레이브는 마스터로 지연 요청 메시지를 송신하고, 지연 요청 메시지 송신 시점에서 시각정보생성부(300)가 슬레이브의 클럭에 기반하여 획득한 상기 지연 요청 메시지의 송신 시간(T3)을 저장한다.
마스터는 상기 지연 요청 메시지를 수신한 시점에서 마스터의 클럭에 기반하여 획득된 상기 지연 요청 메시지의 수신 시간(T4)을 검출하고, 지연 응답 메시지와 함께 상기 지연 요청 메시지의 수신 시간(T4)을 상기 슬레이브로 송신한다.
상기와 같은 방법에 의해, 슬레이브는 상기 동기 메시지의 송수신 시간(T1, T2)과 상기 지연 요청 메시지의 송수신 시간(T3, T4)에 관한 정보를 획득할 수 있다.
시간옵셋계산부(131)는 다음의 수학식 1과 같이 계산하여 마스터와 슬레이브 사이의 시간 옵셋(O)과 지연(D)을 계산할 수 있다.
Figure 112007089825014-pat00001
주파수옵셋계산부(132)는 시간옵셋계산부(131)에서 계산된 시간 옵셋을 이용하여 마스터와 슬레이브 사이의 목표 주파수 옵셋을 계산할 수 있다.
도 5 및 도 6은 목표 주파수 옵셋을 산출하는 방법에 대한 일실시예를 설명하기 위한 것으로, 도 5 및 도 6을 참조하여 주파수옵셋계산부(132)의 목표 주파수 옵셋 계산 방법에 대한 일실시예를 설명하기로 한다.
도 5에서, 가로축은 동기 시스템의 기준 시간인 마스터의 시간을 나타내며, 세로축은 마스터와 슬레이브 각각의 시간을 나타낸다. T는 마스터와 슬레이브 사이의 메시지 교환 주기를 의미하며, tn은 n번째 메시지 교환 시점에서 슬레이브의 시간, △n은 n번째 메시지 교환 직후 시점에서의 마스터와 슬레이브의 클럭 사이의 주파수 옵셋을 의미한다.
도 6은 도 5에 도시된 슬레이브 클럭의 시간 값에서 마스터 클럭의 시간 값을 감한 것으로, 마스터 클럭에 대한 슬레이브 클럭의 상대적 오차를 나타낸다. 도 6에서, On은 n번째 메시지 교환 시점에서 상기 수학식 1에 의해 계산된 시간 옵셋을 의미한다.
주파수옵셋계산부(132)는 시간옵셋계산부(131)에서 계산된 시간 옵셋들을 이용하여 다음의 수학식 2와 같이 계산해 마스터와 슬레이브의 클럭 사이의 주파수 옵셋을 계산할 수 있다.
Figure 112007089825014-pat00002
또한, 상기 수학식 2를 이용하여 다음의 수학식 3을 얻을 수 있다.
Figure 112007089825014-pat00003
상기 목표 주파수 옵셋은 n+1 번째 메시지 교환 시점에서의 마스터와 슬레이브의 클럭 사이의 시간 옵셋(On+1)을 최소화하기 위한 n번째 메시지 교환 직후 시점에서의 마스터와 슬레이브의 클럭 사이의 주파수 옵셋이므로, 목표 주파수 옵셋(△n)은 상기 수학식 3에서 On+1을 0으로 했을 때의 주파수 옵셋 값일 수 있다.
따라서 목표 주파수 옵셋(△n)은 다음의 수학식 4와 같이 계산하여 구해질 수 있다.
Figure 112007089825014-pat00004
즉, 주파수옵셋계산부(132)는 시간옵셋계산부(131)가 n-1번째 메시지 교환 시점에서 계산한 마스터와 슬레이브 사이의 시간 옵셋(On-1), n번째 메시지 교환 시점에서 계산한 시간 옵셋(On), n-1번째 메시지 교환 직후 시점에서의 마스터와 슬레이브 사이의 주파수 옵셋(△n-1) 및 메시지 송수신 주기(T)를 이용해 상기 수학식 4와 같이 계산하여 목표 주파수 옵셋(△n)을 계산할 수 있다.
다음으로, 클럭선택부(110)는 옵셋계산부(130)로부터 출력된 목표 주파수 옵 셋(△n)에 따라 서로 다른 위상을 가지는 다중 위상 클럭들 중 하나를 선택하여 출력하는 주기인 클럭 선택 주기(K)를 계산한다(320 단계).
클럭선택부(110)는 상기 계산된 클럭 선택 주기(K)에 따라 위상 제어 코드 생성하고, 상기 생성된 다중 위상 클럭들 중 상기 위상 제어 코드에 대응되는 클럭을 선택하여 출력한다(330 단계).
클럭선택부(110)는 상기 목표 주파수 옵셋에 따라 계산된 주기(K)마다 상기 위상 제어 코드를 한 단계씩 증가시킴으로써, 주기적으로 슬레이브 클럭의 위상을 쉬프트(shift)하여 상기 목표 주파수 옵셋(△n)을 생성할 수 있다.
도 7은 클럭선택부(110)의 클럭 선택 방법에 대한 일실시예를 도시한 것으로, 도 7을 참조하여 클럭선택부(110)가 목표 주파수 옵셋에 따라 다중 위상 클럭들을 순차적으로 선택하여 출력하는 방법에 대한 일실시예를 설명하기로 한다.
도 7을 참조하면, 하나의 메시지 교환 구간, 즉 nT에서 (n+1)T까지의 시간 동안 Mn번의 위상 쉬프트가 이루어지는 경우, 유효 주파수(△n) 다음의 수학식 5와 같이 정의될 수 있다.
Figure 112007089825014-pat00005
상기 수학식 5에서, △fr은 슬레이브 클럭의 자유 동작 주파수 옵셋을 의미하며, 이전 메시지 구간에서의 결과 값을 이용하여 다음의 수학식 6과 같이 계산될 수 있다. 또한, 상기 f0는 클럭의 기준 주파수를 의미한다.
Figure 112007089825014-pat00006
또한, 상기 수학식 5를 Mn에 관하여 정리하면 다음의 수학식 7과 같다.
Figure 112007089825014-pat00007
상기 nT에서 (n+1)T까지의 구간 동안 상기 클럭 선택 주기(K)마다 한번씩 총 Mn번 위상을 쉬프트 한다고 가정하면, 상기 클럭 선택 주기(K)은 다음의 수학식 8과 같이 계산될 수 있다.
Figure 112007089825014-pat00008
상기 수학식 8에 의해 계산되는 클럭 선택 주기(K)가 정수가 아닌 경우, 상기 클럭 선택 주기(K)는 상기 수학식 8에 의해 계산되는 값에 가장 가까운 정수를 취할 수 있다.
도 7에 도시된 바와 같이, 클럭선택부(110)는 상기와 같은 방법에 의해 계산된 클럭 선택 주기(K)마다 상기 슬레이브 클럭의 위상을 쉬프트함으로써, 클럭선택 부(110)로부터 출력되는 클럭의 주파수 옵셋이 상기 목표 주파수 옵셋(△n) 값을 가지도록 할 수 있다.
상기한 방법에 의해 클럭선택부(110)로부터 출력되는 클럭 신호는 마스터의 클럭과 동기화된 슬레이브 클럭으로 사용될 수 있다.
한편, 본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
도 1은 본 발명에 따른 클럭 동기화 장치의 구성에 대한 일실시예를 나타나내는 블록도이다.
도 2는 본 발명에 따른 클럭 동기화 방법에 대한 일실시예를 나타나내는 흐름도이다.
도 3은 도 1의 옵셋구성부의 구성에 대한 일실시예를 나타내는 블록도이다.
도 4는 마스터와 슬레이브 사이의 동기 메시지 송수신 방법에 대한 일실시예를 나타내는 도면이다.
도 5 내지 도 7은 목표 주파수 옵셋 계산 방법에 대한 실시예를 설명하기 위한 도면이다.

Claims (13)

  1. 네트워크로 연결된 마스터(master)와 슬레이브(slave)의 클럭을 동기화시키는 장치에 있어서,
    서로 다른 위상을 가지는 복수의 클럭들을 생성하는 클럭생성부;
    목표 주파수 옵셋(offset)에 따라 상기 복수의 클럭들 중 어느 하나를 선택하여 출력하는 클럭선택부;
    상기 선택된 클럭의 시각 정보를 생성하는 시각정보생성부; 및
    상기 마스터와 슬레이브 사이에서 송수신되는 동기 메시지와 상기 시각정보생성부로부터 출력되는 시각 정보를 이용하여, 상기 마스터와 슬레이브의 클럭 사이의 시간 옵셋을 최소화하기 위한 상기 목표 주파수 옵셋을 구하는 옵셋계산부를 포함하는 것을 특징으로 하는 클럭 동기화 장치.
  2. 제1항에 있어서, 상기 클럭생성부는
    지연 고정 루프(Delay Locked Loop)를 이용하여 구성되는 것을 특징으로 하는 클럭 동기화 장치.
  3. 제1항에 있어서, 상기 클럭선택부는
    상기 목표 주파수 옵셋에 따라 상기 서로 다른 위상을 가지는 복수의 클럭들을 순차적으로 출력하는 것을 특징으로 하는 클럭 동기화 장치.
  4. 제1항에 있어서, 상기 클럭선택부는
    상기 목표 주파수 옵셋을 이용하여 클럭 선택 주기를 계산하고, 상기 계산된 클럭 선택 주기마다 상기 복수의 클럭들 중 하나를 출력하는 것을 특징으로 하는 클럭 동기화 장치.
  5. 제4항에 있어서,
    상기 클럭 선택 주기(K)는 다음의 수학식을 이용하여 계산되는 것을 특징으로 하는 클럭 동기화 장치.
    Figure 112007089825014-pat00009
    상기 수학식에서, 상기 N은 상기 서로 다른 위상을 가지는 복수의 클럭들의 개수이고, 상기 △n은 상기 목표 주파수 옵셋이며, 상기 △fr은 상기 슬레이브의 클럭의 자유 동작 주파수 옵셋이다.
  6. 제1항에 있어서, 상기 옵셋계산부는
    상기 동기 메시지와 시각 정보를 이용하여 상기 마스터와 슬레이브 사이의 시간 옵셋을 계산하는 시간옵셋계산부; 및
    상기 계산된 시간 옵셋을 이용하여 상기 목표 주파수 옵셋을 계산하는 주파 수옵셋계산부를 포함하는 것을 특징으로 하는 클럭 동기화 장치.
  7. 제6항에 있어서, 상기 시간옵셋계산부는
    상기 마스터가 제1 동기화 메시지를 송신한 시간(T1), 상기 슬레이브가 상기 제1 동기화 메시지를 수신한 시간(T2), 상기 슬레이브가 제2 동기화 메시지를 송신한 시간(T3), 상기 마스터가 상기 제2 동기화 메시지를 수신한 시간(T4)을 이용하여 상기 마스터와 슬레이브 사이의 시간 옵셋을 계산하는 것을 특징으로 하는 클럭 동기화 장치.
  8. 제7항에 있어서,
    상기 마스터와 슬레이브 사이의 시간 옵셋(O)은 다음의 수학식을 이용하여 계산되는 것을 특징으로 하는 클럭 동기화 장치.
    Figure 112007089825014-pat00010
  9. 제7항에 있어서,
    상기 마스터는 상기 제1 동기화 메시지와 함께 상기 제1 동기화 메시지 송신 시간(T1)에 대한 정보를 상기 슬레이브로 송신하고, 상기 슬레이브는 상기 제2 동기화 메시지와 함께 상기 제2 동기화 메시지 송신 시간(T3)에 대한 정보를 상기 마스터로 송신하는 것을 특징으로 하는 클럭 동기화 장치.
  10. 제6항에 있어서, 상기 주파수옵셋계산부는
    다음의 수학식을 이용하여 상기 목표 주파수 옵셋(△n)을 계산하는 것을 특징으로 하는 클럭 동기화 장치.
    Figure 112007089825014-pat00011
    상기 수학식에서, 상기 △n은 n번째 동기 메시지의 송수신 시점에서의 목표 주파수 옵셋이고, 상기 △n-1은 n-1번째 동기 메시지의 송수신 시점에서의 주파수 옵셋이며, 상기 On은 n번째 동기 메시지의 송수신 시점에서 상기 시간옵셋계산부로부터 출력된 시간 옵셋값이고, 상기 On-1은 n-1번째 동기 메시지의 송수신 시점에서 상기 시간옵셋계산부로부터 출력된 시간 옵셋값이며, 상기 T는 상기 동기 메시지의 송수신 주기이다.
  11. 네트워크로 연결된 마스터와 슬레이브(slave)의 클럭을 동기화시키는 방법에 있어서,
    서로 다른 위상을 가지는 복수의 클럭들을 생성하는 단계;
    상기 마스터와 슬레이브 사이의 동기 메시지 송수신 시간 정보를 이용하여, 상기 마스터와 슬레이브의 클럭 사이의 시간 옵셋을 최소화하기 위한 목표 주파수 옵셋을 구하는 단계;
    상기 구해진 목표 주파수 옵셋을 이용하여 클럭 선택 주기를 계산하는 단계; 및
    상기 클럭 선택 주기 마다 상기 복수의 클럭들 중 하나를 선택하여, 서로 다른 위상을 가지는 2 이상의 클럭들을 순차적으로 출력하는 단계를 포함하는 것을 특징으로 하는 클럭 동기화 방법.
  12. 제11항에 있어서,
    상기 슬레이브가 상기 마스터로부터 제1 동기화 메시지 및 상기 제1 동기화 메시지의 송신 시간(T1)에 대한 정보를 수신하는 단계;
    상기 슬레이브가 제2 동기화 메시지를 상기 마스터로 송신하는 단계; 및
    상기 슬레이브가 상기 마스터로부터 상기 제2 동기화 메시지의 수신 시간(T4)에 대한 정보를 수신하는 단계를 더 포함하는 것을 특징으로 하는 클럭 동기화 방법.
  13. 제12항에 있어서, 상기 목표 주파수 옵셋을 구하는 단계는
    상기 제1 동기화 메시지 송신 시간(T1), 상기 제1 동기화 메시지의 수신 시간(T2), 상기 제2 동기화 메시지 송신 시간(T3) 및 상기 제2 동기화 메시지의 수신 시간(T4)을 이용하여 상기 마스터와 슬레이브의 클럭 사이의 시간 옵셋을 계산하는 단계; 및
    상기 계산된 시간 옵셋을 이용하여 상기 목표 주파수 옵셋을 계산하는 단계 를 포함하는 것을 특징으로 하는 클럭 동기화 방법.
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