KR20070009390A - 타임 스탬프를 이용한 타임 동기 방법 및 장치 - Google Patents

타임 스탬프를 이용한 타임 동기 방법 및 장치 Download PDF

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KR20070009390A
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Abstract

본 발명은 타임 스탬프를 이용한 타임 동기 방법 및 장치에 관한 것으로서, 패킷 스위칭 네트워크에서 슬레이브 노드가 마스터 노드로부터 수신한 타임 스탬프를 근거로 디지털 필터를 통해 델타 타임값과 오프셋 값을 산출하여 필터링하고, 이를 근거로 로컬 클럭 시간을 조절함으로써, 슬레이브 노드의 로컬 클럭이 마스터 노드의 로컬 클럭에 동기되도록 하는 것을 특징으로 하며, 본 발명에 의하면, 패킷 스위칭 네트워크에서 타임 스탬프를 이용해 필터링 방식으로 동기를 맞추게 됨으로써 PLL을 사용하지 않아도 되는 잇점이 있다. 또한, 에러 증가를 막기 위한 값비싼 발진기(Oscillator)를 사용하지 않아도 되는 잇점이 있다. 그리고, 타이밍의 시간변위(Jitter) 및 이탈(Wander)을 줄일 수 있게 된다.
타임 스탬프, 마스터, 슬레이브, 동기 메시지, 자유-동작, 로컬 클럭

Description

타임 스탬프를 이용한 타임 동기 방법 및 장치{Time synchronizing method and apparatus based on time stamp}
도 1은 본 발명의 실시예에 따른 타임 스탬프를 이용한 타임 동기 방법을 설명하기 위한 패킷 스위칭 네트워크의 구성을 개략적으로 나타낸 것이고,
도 2는 본 발명의 실시예에 따른 타임 스탬프를 이용한 타임 동기 방법을 설명하기 위한 동작 흐름도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
110 : 마스터 노드 122 ~ 126 : 슬레이브 노드
본 발명은 타임 스탬프를 이용한 타임 동기 방법 및 장치에 관한 것으로서, 더욱 상세하게는 패킷 스위칭 네트워크에서 슬레이브 노드가 마스터 노드로부터 수신한 타임 스탬프를 근거로 디지털 필터를 통해 델타 타임값과 오프셋 값을 산출하여 필터링하고, 이를 근거로 로컬 클럭 시간을 조절함으로써, 슬레이브 노드의 로 컬 클럭이 마스터 노드의 로컬 클럭에 동기되도록 하는, 타임 스탬프를 이용한 타임 동기 방법 및 장치에 관한 것이다.
일반적으로, 패킷 스위칭 네트워크는 마스터 노드(Master Node)에서 하향 링크(Forwarding Link)를 통해 타임 동기(SYNC) 메시지를 전송하여 모든 슬레이브 노드(Slave Node)들이 참조할 수 있는 시간 기준을 제공한다. 이 동기 메시지는 마스터 노드가 메시지를 언제 전송했는지를 슬레이브 노드로 하여금 정확히 식별하게 하는 타임 스탬프(Time Stamp)를 포함한다. 이러한 타임 스탬프를 이용해 타이밍을 전송하는 제1 방식 및 제2 방식이 있다.
제1 방식의 경우, 하나의 노드는 자신의 마스터 노드를 제외한 자신에게 연결된 슬레이브 노드 등의 모든 노드들에게 타임 스탬프를 보낸다. 이때, 타임 스탬프는 타임 스탬프가 보내진 순간에 읽은 로컬 클럭 값을 포함한다. 이 제1 방식에서 다운 스트림(Down Stream)의 클럭들은 마스터 노드에게 동기할 수 있지만, 각각의 전파 지연(Propagation Delay)에 의해 다를 수 있다.
제2 방식의 경우, 하나의 슬레이브 노드는 자신의 마스터 노드에게 타임 스탬프를 보낸다. 마스터 노드는 타임 스탬프를 수신한 시간을 인식하고, 슬레이브 노드가 타임 스탬프를 보낸 시간, 마스터 노드가 타임 스탬프를 수신한 시간, 및 마스터 노드가 응답 타임 스탬프를 보낸 시간을 포함하는 응답 타임 스탬프를 슬레이브 노드에게 보낸다. 슬레이브 노드는 타임 스탬프에 포함된 이 시간과 3 개의 시간으로부터 그 응답을 수신한 시간을 인식하고, 슬레이브 노드가 마스터 노드에 게 동기할 수 있으며, 이 동기에 의해 전파 지연을 제거할 수 있다.
이러한 제1 및 제2 방식들은 타임 스탬프가 어떻게 사용되어져야 한다는 것을 설명하고 있지 않다. 전형적으로, 하나의 슬레이브 노드는 즉시 위상 조정을 하거나, 로컬 클럭 레이트를 조정하기 위해 타임 스탬프 정보를 이용한다. 많은 경우에, 디지털 제어 오실레이터(DCO:Digital Control Oscillator)는 예컨대, 자유-동작 클럭이 입력 타임 스탬프 값에 근거해 조정되어 클럭 주파수에 동기된다.
또한, 이러한 방식들은 타임 스탬프가 자유-동작 로컬 클럭값에 근거한지 또는 이전 타임 스탬프로 기인한 수정된 값인지 설명하고 있지 않다. 만약, 타임 스탬프가 자유-동작 로컬 클럭값에 근거하면, 슬레이브 노드와 마스터 노드 간에 전송된 모든 클럭들로부터 축적 타임 스탬프 값들을 포함한 부가적인 정보가 요구된다. 만약, 타임 스탬프가 이전 타임 스탬프로 인한 수정된 클럭값들에 근거하면, 타임 스탬프는 본질적으로 축적된 정보가 요구된다. 그러나 나중의 경우는 로컬 클럭 값의 노드 조정과, 슬레이브 노드로부터 타임 스탬프의 수신과 슬레이브로의 응답 송신 간에 그 마스터 노드와 함께 타임 스탬프의 변경(Change)에 근거한지를 고려해야 한다.
슬레이브 노드에서 타임 스탬프가 수신될 때, 즉시 위상 조정이 이루어진 경우에, 귀결되는 타이밍 신호는 각 조정에서 위상 단계를 포함한다. 위상 단계의 크기는 타임 스탬프가 송신된 때의 클럭 정밀도와 주파수에 의존한다.
만약, 클럭 주파수 허용이 ±y(여기서, y는 순수한 비율)이고, 성공적인 타임 스탬프의 시간이 T, 최대 위상단계가 2yT이다. 예컨대, 만약 y=100 ppm 및 T=10 ms이면 최대 위상단계는 2000 ns이다. 이것은 예컨대, 주거용 이더넷(예컨대, 오디오/비디오 브리징 네트워크) 등의 디지털 비디오 및 오디오 전송에서 약간의 어플리케이션들을 위해서는 과도하다는 문제점이 있다. 이 위상 단계는 하나의 슬레이브 노드가 그 마스터 노드에게 동기할 때 발생한다. 이러한 위상 에러는 노드들의 체인에 대하여 타이밍이 전송되는 때에 축적되고, 모든 위상 에러 축적은 2yT보다 다소 클 것이다.
디지털 위상고정루프(DPLLs)의 한 부분인 DCO의 조정에 타임 스탬프가 사용되는 경우에, 위상 에러는 노드들의 체인에 대하여 전송된 타이밍으로 축적될 수 있다. 그 위상 축적은 DPLL 대역폭 제한, 이득 절정, 노이즈 생성에 의해 제어될 수 있다.
디지털 위상고정루프(DPLLs)의 한 부분인 DCO의 조정에 타임 스탬프가 사용되는 경우에, 위상 에러는 노드들의 체인에 대하여 전송된 타이밍으로 축적될 수 있다. 그 위상 축적은 DPLL 대역폭 제한, 절정 이득, 노이즈 생성에 의해 제어될 수 있다.
주어진 고유의 잡음 레벨을 가지는 DCO에 대해, 좁은 대역폭은 더 큰 DPLL 잡음 발생을 일으킬 것이다. 또한, PLL들의 수를 넘긴 후의 위상 에러는 드라마틱하게 증가한다고 알려졌다. 이것이 발생한 후의 PLL의 수는 이득 절정에 의존하고 보다 큰 이득 절정에 대해 더 작다.
그러나, 더 부진한 DPLL과, 더 안정적인 예컨대, 낮은 잡음 발생기에 대한 필요에 기인하여 더 작은 이득 절정을 가지는 DPLL 구조를 사용한다. 따라서, 종래 의 방법은 큰 시간변위(Jitter)와 이탈(Wander) 축적 또는 수용할 시간변위와 이탈 축적에 기인하지만, 아마도 더 낮은 잡음을 위해 더 고가의 오실레이터를 사용해야 하는 문제점이 있다.
상기 문제점을 해결하기 위해 본 발명은, 패킷 스위칭 네트워크에서 슬레이브 노드가 마스터 노드로부터 수신한 타임 스탬프를 근거로 디지털 필터를 통해 델타 타임값과 오프셋 값을 산출하여 필터링하고, 이를 근거로 로컬 클럭 시간을 조절함으로써, 슬레이브 노드의 로컬 클럭이 마스터 노드의 로컬 클럭에 동기되도록 하는, 타임 스탬프를 이용한 타임 동기 방법 및 장치를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 타임 스탬프를 이용한 타임 동기 방법은, 자유-동작 로컬 클럭에 근거한 로컬 타임 스탬프를 상기 마스터 노드로 송신하는 타임스탬프 송신단계; 상기 마스터 노드로부터 응답 타임 스탬프를 수신하는 응답 타임스탬프 수신단계; 상기 응답 타임 스탬프를 근거로 델타 타임값을 산출하는 타임값 산출단계; 상기 자유-동작 로컬 클럭 시간에 디지털 저역통과 필터 동작을 이용하여 상기 델타 타임값을 필터링하는 타임값 필터링단계; 및 필터링된 상기 델타 타임값을 근거로 로컬 클럭 시간을 조절하는 로컬클럭 조절단계;를 포함한다.
이때, 상기 타임스탬프 송신단계에서, 상기 로컬 타임 스탬프에는 상기 로컬 타임 스탬프를 상기 마스터 노드에게 송신한 시간이 포함되어 있는 것이 바람직하다.
또한, 상기 응답 타임스탬프 수신단계에서, 상기 응답 타임 스탬프에는 상기 로컬 타임 스탬프를 상기 마스터 노드에게 송신한 시간과, 상기 마스터 노드가 상기 로컬 타임 스탬프를 수신한 시간, 및 상기 마스터 노드가 상기 응답 타임 스탬프를 송신한 시간이 포함되어 있는 것이 바람직하다.
또한, 상기 타임값 산출단계에서, 상기 델타 타임값은
Figure 112006046166249-PAT00001
에 의해 산출하며, 는 상기 로컬 타임 스탬프를 상기 마스터 노드에게 송신한 시간을 나타내고,
Figure 112006046166249-PAT00003
는 상기 마스터 노드가 상기 로컬 타임 스탬프를 수신한 시간을 나타내며,
Figure 112006046166249-PAT00004
는 상기 마스터가 상기 응답 타임 스탬프를 송신한 시간을 나타내며,
Figure 112006046166249-PAT00005
는 상기 마스터 노드로부터 상기 응답 타임 스탬프를 수신한 시간을 나타낸다.
또한, 상기 로컬클럭 조절단계는 상기 델타 타임값을 이용하여 오프셋 값을 산출하고, 산출한 상기 오프셋 값에 따라 상기 로컬 클럭 시간을 조절하게 된다.
이때, 상기 오프셋 값은
Figure 112006046166249-PAT00006
에 의해 산출하며, ai와 bi는 필터 전송 함수의 필터 계수를 나타내며, yk는 오프셋의 시간 이력을 나타내며, uk는 델타 타임의 시간 이력을 나타낸다.
여기서, 상기 필터 전송 함수는,
Figure 112006046166249-PAT00007
이다.
한편, 본 발명의 다른 목적을 달성하기 위한 타임 동기 장치는, 자유-동작 로컬 클럭에 근거한 로컬 타임 스탬프를 생성하여 송출하고, 수신된 응답 타임 스탬프와 디지털 저역통과 필터를 근거로 델타 타임값을 산출하며, 상기 델타 타임값을 근거로 로컬 클럭 시간을 조절하는 슬레이브 노드; 및 상기 슬레이브 노드로부터 상기 로컬 타임 스탬프를 수신하고, 수신한 상기로컬 타임 스탬프를 근거로 상기 응답 타임 스탬프를 생성한 후 상기 슬레이브 노드로 송신하는 마스터 노드;를 포함한다.
여기서, 상기 슬레이브 노드가 송출한 상기 로컬 타임 스탬프에는 상기 로컬 타임 스탬프를 상기 마스터 노드에게 송신한 시간이 포함되어 있는 것이 바람직하다.
또한, 상기 응답 타임 스탬프에는 상기 로컬 타임 스탬프를 상기 마스터 노드에게 송신한 시간과, 상기 마스터 노드가 상기 로컬 타임 스탬프를 수신한 시간, 및 상기 마스터 노드가 상기 응답 타임 스탬프를 송신한 시간이 포함되어 있는 것이 바람직하다.
여기서, 상기 델타 타임값은
Figure 112006046166249-PAT00008
에 의해 산출하고,
Figure 112006046166249-PAT00009
는 상기 로컬 타임 스탬프를 상기 마스터 노드에게 송신한 시간을 나타내고,
Figure 112006046166249-PAT00010
는 상기 마스터 노드가 상기 로컬 타임 스탬프를 수신한 시간을 나타내며,
Figure 112006046166249-PAT00011
는 상기 마스터가 상기 응답 타임 스탬프를 송신한 시간을 나타내며,
Figure 112006046166249-PAT00012
는 상기 마스터 노드로부터 상기 응답 타임 스탬프를 수신한 시간을 나타낸다.
또한, 상기 슬레이브 노드는 상기 로컬 클럭 시간의 조절 시에, 상기 델타 타임값을 이용하여 오프셋 값을 산출하고, 산출한 상기 오프셋 값에 따라 상기 로컬 클럭 시간을 조절하게 된다.
이때, 상기 오프셋 값은
Figure 112006046166249-PAT00013
에 의해 산출하고, ai와 bi는 필터 전송 함수의 필터 계수를 나타내며, yk는 오프셋의 시간 이력을 나타내며, uk는 델타 타임의 시간 이력을 나타낸다. 여기서, 상기 필터 전송 함수는 상기 필터 계수의 조합에 의한 함수인 것이 바람직하다.
그리고, 상기 슬레이브 노드는 상기 디지털 저역통과 필터를 통해 상기 델타 타임값을 산출하고, 상기 델타 타임값을 상기 디지털 저역통과 필터의 필터 계수와 조합하여 오프셋 값을 산출하는 것이 바람직하다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.
또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
본 발명의 이해를 돕기 위해 동기에 이용하는 타임 스탬프에 대해 설명한다.
본 발명에 따른 하나의 접근에서, 타임 스탬프는 상승 32 비트 이진 카운터의 카운트 상태로 표시되는데, 이것은 마스터 노드 또는 슬레이브 노드의 10.24 ㎒ 자유-동작 로컬 클럭으로 결정된다. 두번째 접근에서, 타임 스탬프는 자유-동작 32 비트 카운터 값을 일반적으로 계산된 오프셋에 더한 것의 합으로 표현된다. 동기 메시지 사이의 일반적인 간격은 수십 ㎳(최대 200㎳)로, 하향 링크 오버헤드를 작게 하면서 슬레이브 노드가 시간 동기를 빠르게 획득하도록 설정한다.
도 1은 본 발명의 실시예에 따른 타임 스탬프를 이용한 타임 동기 방법을 설명하기 위한 패킷 스위칭 네트워크의 구성을 개략적으로 나타낸 것이다.
도 1에서, 패킷 스위칭 네트워크는 마스터 노드(110)와 다수의 슬레이브 노드들(122 ~ 126)을 포함한다.
마스터 노드(110)는 임의의 슬레이브 노드로부터 타임 스탬프를 수신하고, 수신한 타임 스탬프에 대한 응답 타임 스탬프를 포함하는 동기 메시지를 해당 슬레이브 노드로 전송해 준다.
슬레이브 노드(122 ~ 126)는 마스터 노드(110)에게 동기를 맞추기 위해, 자신이 국부 발진을 위해 생성한 로컬 타임 스탬프를 마스터 노드(110)에게 송신하고, 이후 마스터 노드(110)로부터 응답 타임 스탬프를 수신한다. 이어, 슬레이브 노드(122 ~ 126)는 수신한 응답 타임 스탬프를 근거로 델타 타임값을 산출하고, 델타 타임값을 근거로 디지털 저역통과 필터를 통해 로컬 클럭(Local clock) 시간을 조절하게 된다. 즉, 슬레이브 노드(122 ~ 126)는 자유-동작 로컬 클럭에 근거한 타임 스탬프와 이전 타임 스탬프의 수정에 근거한 타임 스탬프를 통해 델타 타임값을 산출하고, 이를 근거로 마스터 노드(110)에게 동기를 맞추게 된다.
본 발명의 실시예에 따른 타임 스탬프를 이용한 타임 동기 방법은 자유-동작 로컬 클럭에 근거한 타임 스탬프 또는 이전 타임 스탬프의 수정에 근거한 타임 스탬프를 이용한다.
먼저, 자유-동작 로컬 클럭에 근거한 타임 스탬프의 경우에, 슬레이브 노드 가 타임 스탬프의 변경에 근거하여 델타 타임값을 산출할 때, 그 값은 디지털 저역통과필터(DLPF)로 입력된다. 디지털 필터는 지정된 대역폭 및 이득 절정으로 두번째 명령하기를 선택할 것이다. 그러나, 어떤 필터 구조는 동등한 대역폭이 요구되지만, 이득 절정을 수용할만하다. 새로운 타임 스탬프 변경에 근거한 새로운 델타 타임값이 산출될 때, 그 새로운 델타 타임값은 디지털 필터로 입력된다. 그 필터의 상태는 이전 델타 타임값에 근거한 현재 상태와 동등하고, 필터 응답은 그 값을 수신한 이후에 발생한다. 하나의 노드는 그의 마스터로부터 현재 축적되고 필터링된 오프셋 값을 수신하고, 그 필터링된 오프셋 값을 축적된 값에 부가하여 다운 스트림 상의 모든 노드에게 보낸다.
한편, 이전 타임 스탬프로 인한 수정에 근거한 타임 스탬프의 경우에, 그 디지털 필터는 자유-동작 클럭 값에 근거한 현재 타임 스탬프를 이전 타임 스탬프에 근거한 수정값에 플러스하여 계산한다.
만약, 마스터 노드가 타임 스탬프를 수신한 슬레이브 노드로 변경된다면, 그 슬레이브 노드로부터 타임 스탬프를 수신하는 것과 그 응답을 송신하는 것 사이에 새로운 델타 타임을 산출하고, 새로운 델타 타임값에 기인한 어떤 에러는 전혀 필터링되지 않은 방식에 비교하여 작을 것이다. 이것은 그 디지털 필터가 즉시 로컬 타임 값으로의 단계 변경을 방지하기 때문이다. 또한, 슬레이브 노드에서, 에러를 작게 하기 위해 필터 타임 상수는 슬레이브 노드로부터 타임 스탬프의 수신과 그 응답의 송신 간의 시간과 비교하여 커야한다.
델타 타임값은 마스터 노드로부터 수신한 응답 타임 스탬프를 근거로 다음 수학식 1과 같이 델타 타임값(uk)을 산출하고, 산출한 델타 타임값을 근거로 로컬 클럭 시간을 조절하게 된다.
Figure 112006046166249-PAT00014
여기서,
Figure 112006046166249-PAT00015
는 슬레이브 노드가 로컬 타임 스탬프를 마스터 노드에게 송신한 시간을 나타내고,
Figure 112006046166249-PAT00016
는 마스터 노드가 슬레이브 노드로부터 로컬 타임 스탬프를 수신한 시간을 나타낸다. 또한,
Figure 112006046166249-PAT00017
는 마스터 노드가 응답 타임 스탬프를 슬레이브 노드에게 송신한 시간을 나타내며,
Figure 112006046166249-PAT00018
는 슬레이브 노드가 마스터 노드로부터 응답 타임 스탬프를 수신한 시간을 나타낸다.
또한, 디지털 저역통과 필터는 도시하지 않았지만, 곱셈부, 지연부, 합산부 등으로 구성할 수 있다. 디지털 저역통과 필터는 현재 입력된 값에 가중치를 주어 곱한 값과 과거의 누적값에 가중치를 주어 곱한 값을 합한다. 디지털 저역통과 필터는 빠른 수렴과 수렴 후 적은 지터 값을 얻기 위하여 각각 두개의 값을 사용하여 초기에 큰 값으로 빠른 수렴 특성을 얻게 하고, 수렴 후에는 작은 값을 사용하여 지터값을 줄일 수 있게 한다.
또한, 디지털 저역통과 필터는 다음 수학식 2와 같이 필터 계수와 델타 타임 값을 이용하여 오프셋 값을 산출한다.
Figure 112006046166249-PAT00019
여기서, ai와 bi는 필터 전송 함수의 필터 계수를 나타내고, yk는 오프셋의 시간 이력(time history)을 나타내며, uk는 델타 타임의 시간 이력을 나타낸다.
또한, 디지털 저역통과 필터에 이용된 필터 전송 함수는 다음 수학식 3과 같이 나타낼 수 있다.
Figure 112006046166249-PAT00020
도 2는 본 발명의 실시예에 따른 타임 스탬프를 이용한 타임 동기 방법을 설명하기 위한 동작 흐름도이다.
슬레이브 노드(222 ~ 226)는 로컬 클럭 시간을 조절하기 위해 타임 스탬프를 이용하게 된다. 따라서, 슬레이브 노드(222 ~ 226)는 자신의 로컬에서 생성한 로컬 타임 스탬프를 마스터 노드(110)로 송신한다(S202).
이때, 로컬 타임 스탬프에는 슬레이브 노드가 로컬 타임 스탬프를 송신한 시간이 포함되어 있다.
마스터 노드(110)는 슬레이브 노드(222 ~ 226)로부터 로컬 타임 스탬프를 수신하고, 그에 대응하는 응답 타임 스탬프를 생성한다. 그리고, 응답 타임 스탬프가 포함된 동기 메시지를 슬레이브 노드(222 ~ 226)로 송신해 준다.
여기서, 마스터 노드(110)가 송신한 응답 타임 스탬프에는 슬레이브 노드가 로컬 타임 스탬프를 마스터 노드에게 송신한 시간과, 마스터 노드가 슬레이브 노드로부터 로컬 타임 스탬프를 수신한 시간, 및 마스터 노드가 응답 타임 스탬프를 슬레이브 노드에게 송신한 시간이 포함되어 있다.
각 슬레이브 노드(222 ~ 226)는 마스터 노드(110)로부터 응답 타임 스탬프가 포함된 동기 메시지를 수신한다(S204). 슬레이브 노드(222 ~ 226)는 응답 타임 스탬프를 타임 스탬프 회로로 입력한다.
타임 스탬프 회로는 수신된 응답 타임 스탬프와 자유-동작 로컬 클럭에 의해 생성된 로컬 타임 스탬프를 이용하여 수학식 1과 같이 델타 타임값(Uk)을 산출하고, 그 값을 디지털 저역통과 필터를 사용하여 필터링한다(S206). 즉, 슬레이브 노드는 응답 타임 스탬프에 포함된 로컬 타임 스탬프를 마스터 노드에게 송신한 시간과, 마스터 노드가 슬레이브 노드로부터 로컬 타임 스탬프를 수신한 시간, 및 마스터 노드가 응답 타임 스탬프를 슬레이브 노드에게 송신한 시간을 이용하여 델타 타임값을 산출하는 것이다.
이어, 디지털 저역통과 필터는 산출한 델타 타임값(Uk)을 근거로 오프셋 값을 산출한다(S208).
S208 단계에서, 디지털 저역통과 필터에 의해 산출된 오프셋 값은 동기 시간을 유지하기 위해 로컬 클럭 시간에 부가된다(S210).
슬레이브 노드가 타임 스탬프의 변환에 근거하여 델타 타임값을 계산할 때, 그 값은 디지털 저역통과필터(DLPF)로 입력된다. 변경된 타임 스탬프에 근거하여 새로운 델타 타임값이 계산되고, 이전 오프셋은 디지털 저역통과 필터로 입력된다. 그러나, 필터의 상태는 이전 델타 타임값에 근거하여 현재 상태와 동등하게 된다.
디지털 저역통과 필터는 현재 수정을 자유-동작 클럭 시간에 더한 현재의 자유-동작 클럭 오프셋 값을 계산한다.
슬레이브 노드(222 ~ 226)는 자유-동작 로컬 클럭에 근거한 타임 스탬프와, 이전 타임 스탬프의 수정에 근거한 타임 스탬프를 통해 마스터 노드와의 타임 동기를 맞추게 된다.
전술한 바와 같이 본 발명에 의하면, 패킷 스위칭 네트워크에서 슬레이브 노드가 마스터 노드로부터 수신한 타임 스탬프를 근거로 디지털 필터를 통해 델타 타임값과 오프셋 값을 산출하여 필터링하고, 이를 근거로 로컬 클럭 시간을 조절함으로써, 슬레이브 노드의 로컬 클럭이 마스터 노드의 로컬 클럭에 동기되도록 하는, 타임 스탬프를 이용한 타임 동기 방법 및 장치를 실현할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.
본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 바와 같이 본 발명에 의하면, 패킷 스위칭 네트워크에서 타임 스탬프를 이용해 필터링 방식으로 동기를 맞추게 됨으로써 PLL을 사용하지 않아도 되는 잇점이 있다. 또한, 에러 증가를 막기 위한 값비싼 발진기(Oscillator)를 사용하지 않아도 되는 잇점이 있다. 그리고, 타이밍의 시간변위와 이탈을 줄일 수 있게 된다.

Claims (15)

  1. 자유-동작 로컬 클럭에 근거한 로컬 타임 스탬프를 상기 마스터 노드로 송신하는 타임스탬프 송신단계;
    상기 마스터 노드로부터 응답 타임 스탬프를 수신하는 응답 타임스탬프 수신단계;
    상기 응답 타임 스탬프를 근거로 델타 타임값을 산출하는 타임값 산출단계;
    상기 자유-동작 로컬 클럭 시간에 디지털 저역통과 필터 동작을 이용하여 상기 델타 타임값을 필터링하는 타임값 필터링단계; 및
    필터링된 상기 델타 타임값을 근거로 로컬 클럭 시간을 조절하는 로컬클럭 조절단계;를 포함하는 것을 특징으로 하는 타임 스탬프를 이용한 타임 동기 방법.
  2. 제 1 항에 있어서,
    상기 타임스탬프 송신단계에서, 상기 로컬 타임 스탬프에는 상기 로컬 타임 스탬프를 상기 마스터 노드에게 송신한 시간이 포함되어 있는 것을 특징으로 하는 타임 스탬프를 이용한 타임 동기 방법.
  3. 제 1 항에 있어서,
    상기 응답 타임스탬프 수신단계에서, 상기 응답 타임 스탬프에는 상기 로컬 타임 스탬프를 상기 마스터 노드에게 송신한 시간과, 상기 마스터 노드가 상기 로 컬 타임 스탬프를 수신한 시간, 및 상기 마스터 노드가 상기 응답 타임 스탬프를 송신한 시간이 포함되어 있는 것을 특징으로 하는 타임 스탬프를 이용한 타임 동기 방법.
  4. 제 1 항에 있어서,
    상기 타임값 산출단계에서, 상기 델타 타임값은
    Figure 112006046166249-PAT00021
    에 의해 산출하고,
    Figure 112006046166249-PAT00022
    는 상기 로컬 타임 스탬프를 상기 마스터 노드에게 송신한 시간을 나타내고,
    Figure 112006046166249-PAT00023
    는 상기 마스터 노드가 상기 로컬 타임 스탬프를 수신한 시간을 나타내며,
    Figure 112006046166249-PAT00024
    는 상기 마스터가 상기 응답 타임 스탬프를 송신한 시간을 나타내며,
    Figure 112006046166249-PAT00025
    는 상기 마스터 노드로부터 상기 응답 타임 스탬프를 수신한 시간을 나타내는 것을 특징으로 하는 타임 스탬프를 이용한 타임 동기 방법.
  5. 제 1 항에 있어서,
    상기 로컬클럭 조절단계는 상기 델타 타임값을 이용하여 오프셋 값을 산출하고, 산출한 상기 오프셋 값에 따라 상기 로컬 클럭 시간을 조절하는 것을 특징으로 하는 타임 스탬프를 이용한 타임 동기 방법.
  6. 제 5 항에 있어서,
    상기 오프셋 값은
    Figure 112006046166249-PAT00026
    에 의해 산출하고, ai와 bi는 필터 전송 함수의 필터 계수를 나타내며, yk는 오프셋의 시간 이력(time history)을 나타내며, uk는 델타 타임의 시간 이력을 나타내는 것을 특징으로 하는 타임 스탬프를 이용한 타임 동기 방법.
  7. 제 6 항에 있어서,
    상기 필터 전송 함수는,
    Figure 112006046166249-PAT00027
    이고, ai와 bi는 필터 계수를 나타내는 것을 특징으로 하는 타임 스탬프를 이용한 타임 동기 방법.
  8. 자유-동작 로컬 클럭에 근거한 로컬 타임 스탬프를 생성하여 송출하고, 수신된 응답 타임 스탬프와 디지털 저역통과 필터를 근거로 델타 타임값을 산출하며, 상기 델타 타임값을 근거로 로컬 클럭 시간을 조절하는 슬레이브 노드; 및
    상기 슬레이브 노드로부터 상기 로컬 타임 스탬프를 수신하고, 수신한 상기로컬 타임 스탬프를 근거로 상기 응답 타임 스탬프를 생성한 후 상기 슬레이브 노드로 송신하는 마스터 노드;를 포함하는 것을 특징으로 하는 타임 동기 장치.
  9. 제 8 항에 있어서,
    상기 슬레이브 노드가 송출한 상기 로컬 타임 스탬프에는 상기 로컬 타임 스탬프를 상기 마스터 노드에게 송신한 시간이 포함되어 있는 것을 특징으로 하는 타임 동기 장치.
  10. 제 8 항에 있어서,
    상기 응답 타임 스탬프에는 상기 로컬 타임 스탬프를 상기 마스터 노드에게 송신한 시간과, 상기 마스터 노드가 상기 로컬 타임 스탬프를 수신한 시간, 및 상기 마스터 노드가 상기 응답 타임 스탬프를 송신한 시간이 포함되어 있는 것을 특징으로 하는 타임 동기 장치.
  11. 제 8 항에 있어서,
    상기 델타 타임값은
    Figure 112006046166249-PAT00028
    에 의해 산출하고,
    Figure 112006046166249-PAT00029
    는 상기 로컬 타임 스탬프를 상기 마스터 노드에게 송신한 시간을 나타내고,
    Figure 112006046166249-PAT00030
    는 상기 마스터 노드가 상기 로컬 타임 스탬프를 수신한 시간을 나타내며,
    Figure 112006046166249-PAT00031
    는 상기 마스터가 상기 응답 타임 스탬프를 송신한 시간을 나타내며,
    Figure 112006046166249-PAT00032
    는 상기 마스터 노드로부터 상기 응답 타임 스탬프를 수신한 시간을 나타내는 것을 특징으로 하는 타임 동기 장치.
  12. 제 8 항에 있어서,
    상기 슬레이브 노드는 상기 로컬 클럭 시간의 조절 시에, 상기 델타 타임값을 이용하여 오프셋 값을 산출하고, 산출한 상기 오프셋 값에 따라 상기 로컬 클럭 시간을 조절하는 것을 특징으로 하는 타임 동기 장치.
  13. 제 12 항에 있어서,
    상기 오프셋 값은
    Figure 112006046166249-PAT00033
    에 의해 산출하고, ai와 bi는 필터 전송 함수의 필터 계수를 나타내며, yk는 오프셋의 시간 이력(time history)을 나타내며, uk는 델타 타임의 시간 이력을 나타내는 것을 특징으로 하는 타임 동기 장치.
  14. 제 13 항에 있어서,
    상기 필터 전송 함수는 상기 필터 계수의 조합에 의한 함수인 것을 특징으로 하는 타임 동기 장치.
  15. 제 8 항에 있어서,
    상기 슬레이브 노드는 상기 디지털 저역통과 필터를 통해 상기 델타 타임값을 산출하고, 상기 델타 타임값을 상기 디지털 저역통과 필터의 필터 계수와 조합하여 오프셋 값을 산출하는 것을 특징으로 하는 타임 동기 장치.
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009069869A1 (en) * 2007-11-29 2009-06-04 Electronics And Telecommunications Research Institute Time synchronization method in wireless sensor network
WO2009075889A2 (en) * 2007-12-12 2009-06-18 Synapsense Corporation Apparatus and method for adapting to failures in gateway devices in mesh networks
KR100987389B1 (ko) * 2008-08-14 2010-10-12 한국전자통신연구원 고정 지연 시간을 갖는 타임 동기화 방법 및 그 방법이 적용된 브릿지
US8331282B2 (en) 2007-12-28 2012-12-11 Synapsense Corporation Apparatus and method for adaptive channel hopping in mesh networks
US8351369B2 (en) 2007-12-12 2013-01-08 Synapsense Corporation Apparatus and method for adaptive data packet scheduling in mesh networks
US8355476B2 (en) 2008-09-23 2013-01-15 Electronics And Telecommunications Research Institute Timestamping method and apparatus for precise network synchronization
KR101232929B1 (ko) * 2009-11-23 2013-02-15 한국전자통신연구원 광대역 고주파수 무선 시스템에서 분산 노드의 시간 동기화 방법 및 장치
US8532003B2 (en) 2008-10-03 2013-09-10 Synapsense Corporation Apparatus and method for managing packet routing through internally-powered network devices in wireless sensor networks
US8538584B2 (en) 2008-12-30 2013-09-17 Synapsense Corporation Apparatus and method for controlling environmental conditions in a data center using wireless mesh networks
US8542995B2 (en) 2009-11-27 2013-09-24 Electronics And Telecommunications Research Institute Optical network terminal, method for time syncronization thereof, optical line terminal, and method for managing network thereof
KR101409936B1 (ko) * 2007-02-05 2014-07-02 톰슨 라이센싱 무선 네트워크의 통신 국(들)을 위한 클록 동기 보조 디바이스 및 연관된 클록 동기 디바이스
US8885548B2 (en) 2007-12-28 2014-11-11 Synapsense Corporation Apparatus and method for admitting new devices in a self-healing, self-organizing mesh network

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090032306A (ko) * 2007-09-27 2009-04-01 한국전자통신연구원 네트워크상의 타임 동기화 시스템 및 방법
US8976799B1 (en) 2007-10-01 2015-03-10 Apple Inc. Converged computer I/O system and bridging mechanism for peer-to-peer communication
KR101389277B1 (ko) * 2007-10-16 2014-04-28 삼성전자주식회사 무선 센서 네트워크에서 브로드캐스팅 제어 방법
US7680154B2 (en) * 2007-12-31 2010-03-16 Intel Corporation Methods and apparatus for synchronizing networked audio devices
AU2009215558B2 (en) * 2008-02-19 2014-03-06 Elbit Systems Of America, Llc MIMO Slotted Aloha (MSA) system
CN101505214A (zh) * 2009-03-10 2009-08-12 华为技术有限公司 时间同步的方法、装置和系统
KR101705592B1 (ko) * 2009-05-18 2017-02-10 삼성전자주식회사 노드 간의 시간 동기화를 수행하는 네트워크 동기화 방법 및 장치
CN105898857B (zh) * 2009-06-23 2021-05-07 北京三星通信技术研究有限公司 一种数据同步方法和系统
US20110016232A1 (en) * 2009-07-15 2011-01-20 Electronics And Telecommunications Research Institute Time stamping apparatus and method for network timing synchronization
CN102035639B (zh) * 2009-09-30 2014-09-17 华为技术有限公司 时间同步方法、装置和系统
KR101110820B1 (ko) * 2010-05-28 2012-02-27 주식회사 하이닉스반도체 슬레이브 장치, 마스터 장치와 슬레이브 장치를 포함하는 시스템 및 동작방법, 칩 패키지
US8327536B2 (en) 2010-06-30 2012-12-11 Apple Inc. Method of manufacturing high-speed connector inserts and cables
JP5241964B2 (ja) 2010-06-30 2013-07-17 アップル インコーポレイテッド 能動的ケーブル用の回路網
US9112310B2 (en) 2010-06-30 2015-08-18 Apple Inc. Spark gap for high-speed cable connectors
KR101163048B1 (ko) * 2010-12-07 2012-07-05 에스케이하이닉스 주식회사 출력 타이밍 제어회로 및 그를 이용하는 반도체 장치
US20120226774A1 (en) 2011-02-23 2012-09-06 Apple Inc. Display snooping
US9756153B2 (en) 2011-06-01 2017-09-05 Finite State Research Llc Method for improving accuracy in computation of one-way transfer time for network time synchronization
EP2544387B1 (en) * 2011-07-04 2016-03-16 Mitsubishi Electric R&D Centre Europe B.V. Methods and devices for performing synchronization and compensating clock drift among communication devices
US8806063B1 (en) * 2011-07-11 2014-08-12 Juniper Networks, Inc. Enhanced pulse assisted time synchronization protocol
KR101893185B1 (ko) * 2012-02-20 2018-08-29 에스케이하이닉스 주식회사 반도체 장치의 데이터 출력 타이밍 제어 회로
WO2013163793A1 (en) * 2012-05-02 2013-11-07 Qualcomm Incorporated Automatic time and frequency synchronization over an asynchronous network
JP5970958B2 (ja) * 2012-05-22 2016-08-17 富士通株式会社 情報処理装置、遅延差測定方法、及び遅延差測定プログラム
US9226252B2 (en) 2013-06-03 2015-12-29 King Fahd University Of Petroleum And Minerals Recursive time synchronization protocol method for wireless sensor networks
JP6192995B2 (ja) * 2013-06-04 2017-09-06 株式会社東芝 通信装置、通信システム、通信方法およびコンピュータプログラム
JP2014238357A (ja) * 2013-06-10 2014-12-18 ソニー株式会社 受信装置、時刻差算出方法、およびプログラム
US20150103817A1 (en) * 2013-10-11 2015-04-16 Qualcomm Incorporated Global time synchronization server for wireless devices
US10212226B2 (en) * 2014-01-16 2019-02-19 Hewlett Packard Enterprise Development Lp Node cluster synchronization
GB2525929B (en) * 2014-05-09 2016-08-10 Imagination Tech Ltd Time stamp replication within a wireless network
KR102064575B1 (ko) * 2015-11-19 2020-02-11 한국전기연구원 디바이스 간의 시각 동기 정밀도를 향상시키는 방법, 장치, 시스템 및 컴퓨터 프로그램
JP6772748B2 (ja) * 2016-10-14 2020-10-21 オムロン株式会社 演算装置および制御システム
JP6649517B2 (ja) * 2017-02-17 2020-02-19 日本電信電話株式会社 センシングシステムおよびタイムスタンプ補正方法
CN107040848A (zh) * 2017-03-07 2017-08-11 建荣半导体（深圳）有限公司 Avdtp协议的同步参数传输方法、装置及设备
US10009862B1 (en) * 2017-09-06 2018-06-26 Texas Instruments Incorporated Bluetooth media device time synchronization
US10613578B2 (en) * 2018-03-22 2020-04-07 Clock Synchronization Clock synchronization
CN109933418B (zh) * 2019-03-25 2022-10-25 联想(北京)有限公司 一种时间戳同步方法、电子设备及异构设备
US11616588B2 (en) * 2020-07-24 2023-03-28 Dish Wireless L.L.C. Method and system for timing synchronization in a cellular network
US11191053B1 (en) 2020-08-06 2021-11-30 Facebook, Inc. Network-based clock for time distribution across a wireless network
US20230179314A1 (en) * 2021-12-02 2023-06-08 Commscope Technologies Llc In-band signaling for ingress ptp packets at a master entity

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01231618A (ja) * 1988-03-11 1989-09-14 Toshiba Corp サンプリング時刻同期方法
CA2302466A1 (en) 1997-07-31 1999-02-11 Stanford Syncom Inc. Means and method for a synchronous network communications system
JP3019817B2 (ja) * 1997-09-30 2000-03-13 日本電気株式会社 時刻同期方式
US6418150B1 (en) * 1998-02-20 2002-07-09 Apple Computer, Inc. Method and apparatus for calibrating an IEEE-1394 cycle master
JP2001111623A (ja) * 1999-10-14 2001-04-20 Nippon Telegr & Teleph Corp <Ntt> 分散時刻同期方法およびこの方法を利用した分散時刻同期システム
EP1198085B1 (en) 2000-10-10 2011-06-08 Sony Deutschland GmbH Cycle synchronization between interconnected sub-networks
JP3493433B2 (ja) * 2001-08-06 2004-02-03 独立行政法人通信総合研究所 コンピュータネットワークの時刻同期方法
US7180915B2 (en) * 2001-12-21 2007-02-20 Nokia Corporation Apparatus, and an associated method, for facilitating synchronization in a wireless mesh network
US7106823B2 (en) 2002-11-15 2006-09-12 Broadcom Corporation System and method for accelerated clock synchronization of remotely distributed electronic devices
CN1327677C (zh) * 2003-11-21 2007-07-18 清华大学 基于ecn且带预测验证的拥塞控制方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101409936B1 (ko) * 2007-02-05 2014-07-02 톰슨 라이센싱 무선 네트워크의 통신 국(들)을 위한 클록 동기 보조 디바이스 및 연관된 클록 동기 디바이스
US8571008B2 (en) 2007-11-29 2013-10-29 Electronics And Telecommunications Research Institute Time synchronization method in wireless sensor network
WO2009069869A1 (en) * 2007-11-29 2009-06-04 Electronics And Telecommunications Research Institute Time synchronization method in wireless sensor network
WO2009075889A2 (en) * 2007-12-12 2009-06-18 Synapsense Corporation Apparatus and method for adapting to failures in gateway devices in mesh networks
WO2009075889A3 (en) * 2007-12-12 2009-09-17 Synapsense Corporation Apparatus and method for adapting to failures in gateway devices in mesh networks
US7995467B2 (en) 2007-12-12 2011-08-09 Synapsense Corporation Apparatus and method for adapting to failures in gateway devices in mesh networks
US8351369B2 (en) 2007-12-12 2013-01-08 Synapsense Corporation Apparatus and method for adaptive data packet scheduling in mesh networks
US8331282B2 (en) 2007-12-28 2012-12-11 Synapsense Corporation Apparatus and method for adaptive channel hopping in mesh networks
US8885548B2 (en) 2007-12-28 2014-11-11 Synapsense Corporation Apparatus and method for admitting new devices in a self-healing, self-organizing mesh network
KR100987389B1 (ko) * 2008-08-14 2010-10-12 한국전자통신연구원 고정 지연 시간을 갖는 타임 동기화 방법 및 그 방법이 적용된 브릿지
US8355476B2 (en) 2008-09-23 2013-01-15 Electronics And Telecommunications Research Institute Timestamping method and apparatus for precise network synchronization
US8532003B2 (en) 2008-10-03 2013-09-10 Synapsense Corporation Apparatus and method for managing packet routing through internally-powered network devices in wireless sensor networks
US8538584B2 (en) 2008-12-30 2013-09-17 Synapsense Corporation Apparatus and method for controlling environmental conditions in a data center using wireless mesh networks
KR101232929B1 (ko) * 2009-11-23 2013-02-15 한국전자통신연구원 광대역 고주파수 무선 시스템에서 분산 노드의 시간 동기화 방법 및 장치
US8542995B2 (en) 2009-11-27 2013-09-24 Electronics And Telecommunications Research Institute Optical network terminal, method for time syncronization thereof, optical line terminal, and method for managing network thereof

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