CN115758481A - 一种可双边沿采样的延时型强puf - Google Patents

一种可双边沿采样的延时型强puf Download PDF

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Abstract

本发明公开了一种可双边沿采样的延时型强PUF，包括N个开关单元、第一仲裁器和第二仲裁器，第一仲裁器用于判断其第一输入端和第二输入端接入的信号在上升沿处延时时长的先后顺序并生成相应信号在其输出端输出，第二仲裁器用于判断其第一输入端和第二输入端接入的信号在下降沿处延时时长的先后顺序并生成相应信号在其输出端输出，每个开关单元均通过8个MOS管构成；优点是通过开关单元的简单结构设计，在具有较强抗机器学习攻击能力的同时，还具有较小的硬件开销，能够实现抗机器学习攻击能力和小硬件开销兼容，并且采用两个仲裁器实现双边沿采样，能够产生较多的激励响应对。

Description

一种可双边沿采样的延时型强PUF
技术领域
本发明涉及延时型强PUF，尤其是涉及一种可双边沿采样的延时型强PUF。
背景技术
物理不可克隆函数（Physical Unclonable Function，PUF）利用半导体制造工艺过程中的随机和固有变化作为熵源，可生成一些具有随机性、唯一性、防篡改等特性的固有数字ID，为低成本和轻量级设备的安全问题提供一种解决方案。
仲裁器PUF（Arbiter PUF，APUF）电路作为最早提出的强PUF电路之一，其结构如图1所示。该仲裁器PUF中，当激励信号Ci为低电平时，选择器中MOS管P1与N1导通，P2与N2关断，选择器输出端Out传输In0信号；反之，当激励信号Ci为高电平时，选择器中MOS管P1与N1关断，P2与N2导通，选择器输出端Out传输In1信号。即当激励信号Ci为低电平时，开关单元的输出端Out0与Out1分别传输In0与In1端信号，而当激励信号Ci为高电平时，开关单元的输出端Out0与Out1分别传输In1与In0端信号。该仲裁器PUF通过各级的激励信号，便可将同一方波信号沿不同的传输路径抵达仲裁器，再利用仲裁器测量两条传输路径上的延时便可提取电路存在的工艺偏差，获取得到激励响应对（Challenge Response Pairs，CRPs），可在资源受限的物联网安全设备中实现设备认证，信息加密传输等。但随着机器学习的发展，科研工作者可以通过机器学习算法对传统强PUF进行建模分析，从而对输出响应进行精准预测。文献《J. Liu, Y. Zhu, C. -H. Chan and R. P. Martins, "A 0.04% BER StrongPUF With Cell-Bias-Based CRPs Filtering and Background Offset Calibration,"in IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 67, no.11, pp. 3853-3865, Nov. 2020.》中提出了基于亚阈值电流阵列的动态放大器PUF单元，该动态放大器PUF单元具有高度非线性的亚阈值特性，可有效的抵御机器学习攻击，但该动态放大器PUF单元在产生1.8×1019组CRPs时核心面积高达22400μm2。文献《A. Venkatesh,A. B. Venkatasubramaniyan, X. Xi and A. Sanyal, "0.3 pJ/Bit Machine LearningResistant Strong PUF Using Subthreshold Voltage Divider Array," in IEEETransactions on Circuits and Systems II: Express Briefs, vol. 67, no. 8, pp.1394-1398, Aug. 2020.》中提出了一种基于亚阈值分压器的强PUF，该强PUF利用工作在阈值电压区域的MOS的非线性电流-电压关系提升所提结构的抗机器学习攻击能力，该强PUF产生1.8×1019组CRPs所需面积也到达2800μm2。文献《H. Zhuang, X. Xi, N. Sun, and M.Orshansky, “A strong subthreshold current array PUF resilient to machinelearning attacks,” IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 67, no. 1,pp. 135–144, Jan. 2020.》中提出了一种基于亚阈值电流阵列的强PUF，该强PUF利用PMOS管阵列工作在亚阈值区域所表现出来的电流非线性关系，使电路具备抗机器学习攻击能力，但该强PUF在产生3.7×1019组CRPs时，所需的面积达到了44400μm2。
上述几种强PUF，虽然在抗机器学习攻击能力方面得到了提升，但往往都需要较大的硬件开销，不能实现抗机器学习攻击能力和小硬件开销的兼容，同时产生的激励响应对数量未得到明显提升。
发明内容
本发明要解决的技术问题是提供一种在具有较强抗机器学习攻击能力的同时，还具有较小的硬件开销，能够实现抗机器学习攻击能力和小硬件开销兼容，并且能够产生较多的激励响应对的可双边沿采样的延时型强PUF。
本发明解决上述技术问题所采用的技术方案为：一种可双边沿采样的延时型强PUF，包括N个开关单元，每个所述的开关单元均具有第一输入端、第二输入端、控制端、第一输出端和第二输出端，每个所述的开关单元的控制端均用于接入激励信号，每个所述的开关单元在其控制端接入的激励信号控制下，能够将其第一输入端和第二输入端接入的方波信号在其内部并行或者交叉传输至其第一输出端和第二输出端输出，第n个开关单元的第一输出端和第n+1个开关单元的第一输入端连接，第n个开关单元的第二输出端和第n+1个开关单元的第二输入端连接，n=1,2，…，N-1，所述的延时型强PUF还包括两个仲裁器，将两个仲裁器分别称为第一仲裁器和第二仲裁器，所述的第一仲裁器和所述的第二仲裁器均具有第一输入端、第二输入端和输出端，第N个开关单元的第一输出端分别与所述的第一仲裁器的第一输入端和所述的第二仲裁器的第一输入端连接，第N个开关单元的第二输出端分别与所述的第一仲裁器的第二输入端和所述的第二仲裁器的第二输入端连接，所述的第一仲裁器用于判断其第一输入端和第二输入端接入的信号在上升沿处延时时长的先后顺序并生成相应信号在其输出端输出，所述的第二个仲裁器用于判断其第一输入端和第二输入端接入的信号在下降沿处延时时长的先后顺序并生成相应信号在其输出端输出；每个所述的开关单元均包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管，所述的第一PMOS管的栅极和所述的第一NMOS管的栅极连接且其连接端为所述的开关单元的第一输入端In0，所述的第一PMOS管的源极、所述的第四PMOS管的源极、所述的第五PMOS管的源极和所述的第八PMOS管的源极均接入电源电压VDD，所述的第一PMOS管的漏极、所述的第一NMOS管的漏极、所述的第二PMOS管的栅极、所述的第二PMOS管的源极、所述的第二NMOS管的栅极和所述的第二NMOS管的源极连接，所述的第二PMOS管的漏极、所述的第二NMOS管的漏极、所述的第三PMOS管的源极和所述的第三NMOS管的源极连接，所述的第三PMOS管的栅极、所述的第三NMOS管的栅极、所述的第七PMOS管的栅极和所述的第七NMOS管的栅极连接且其连接端为所述的开关单元的控制端C i ，所述的第三PMOS管的漏极、所述的第七NMOS管的漏极、所述的第四PMOS管的栅极和所述的第四NMOS管的栅极连接，所述的第三NMOS管的漏极、所述的第七PMOS管的漏极、所述的第八NMOS管的栅极和所述的第八PMOS管的栅极连接，所述的第四PMOS管的漏极和所述的第四NMOS管的漏极连接且其连接端为所述的开关单元的第一输出端Out0，所述的第一NMOS管的源极、所述的第四NMOS管的源极、所述的第五NMOS管的源极和所述的第八NMOS管的源极均接地，所述的第五PMOS管的栅极和所述的第五NMOS管的栅极连接且其连接端为所述的开关单元的第二输入端In1，所述的第五PMOS管的漏极、所述的第五NMOS管的漏极、所述的第六PMOS管的栅极、所述的第六PMOS管的源极、所述的第六NMOS管的栅极和所述的第六NMOS管的源极连接，所述的第六PMOS管的漏极、所述的第六NMOS管的漏极、所述的第七PMOS管的源极和所述的第七NMOS管的源极连接，所述的第八PMOS管的漏极和所述的第八NMOS管的漏极连接且其连接端为所述的开关单元的第二输出端Out1。
所述的第一仲裁器包括第一二输入与非门和第二二输入与非门，所述的第一二输入与非门和所述的第二二输入与非门均具有第一输入端、第二输入端和输出端，所述的第一二输入与非门的第一输入端为所述的第一仲裁器的第一输入端，所述的第一二输入与非门的输出端和所述的第二二输入与非门的第一输入端连接，所述的第二二输入与非门的第二输入端为所述的第一仲裁器的第二输入端，所述的第一二输入与非门的第二输入端与所述的第二二输入与非门的输出端连接且其连接端为所述的第二仲裁器的输出端；所述的第二仲裁器包括第一二输入或非门和第二二输入或非门，所述的第一二输入或非门和所述的第二二输入或非门均具有第一输入端、第二输入端和输出端，所述的第一二输入或非门的第一输入端为所述的第二仲裁器的第一输入端，所述的第一二输入或非门的输出端和所述的第二二输入或非门的第一输入端连接，所述的第二二输入或非门的第二输入端为所述的第二仲裁器的第二输入端，所述的第一二输入或非门的第二输入端与所述的第二二输入或非门的输出端连接且其连接端为所述的第二仲裁器的输出端。
与现有技术相比，本发明的优点在于通过设置第一仲裁器和第二仲裁器，第一仲裁器用于判断其第一输入端和第二输入端接入的信号在上升沿处延时时长的先后顺序并生成相应信号在其输出端输出，第二仲裁器用于判断其第一输入端和第二输入端接入的信号在下降沿处延时时长的先后顺序并生成相应信号在其输出端输出，且每个开关单元均通过第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管这8个MOS管构成，当开关单元的第一输入端In0接入方波信号时，由第一PMOS管和第一NMOS管N1构成的反相器对开关单元的第一输入端In0接入的方波信号进行反相和整形，保证该方波信号达到第二PMOS管与第二NMOS管N2构成的延时单元前，方波信号的上升时间和下降时间均较小，由于第二PMOS管与第二NMOS管的栅极与源极作为延时单元的输入端，当到达该延时单元的输入端的方波信号为低电平时，会使第二PMOS管导通，第二NMOS管N2关断，但又由于PMOS管在传输低电平时，存在阈值损失，致使由第二PMOS管与第二NMOS管N2的漏极构成的该延时单元的输出端无法快速的下拉到低电平（地电平VSS），只能下拉至等于第二PMOS管的阈值电压，然而由于工艺偏差，致使每个开关单元中第二PMOS管的阈值电压各不同，因此每个开关单元中由第二PMOS管与第二NMOS管N2的漏极构成的延时单元的输出端下拉的电平的电压值也各不相同，最终就会导致每个开关单元中方波信号的延时各不相同；同理，当到达该延时单元的输入端的方波信号为高电平时，会致使第二NMOS管N2导通，第二PMOS管关断，由于NMOS管在传输高电平时，存在阈值损失，致使由第二PMOS管与第二NMOS管N2的漏极构成的该延时单元的输出端无法快速的上拉至高电平（电源电压VDD），只能达到电源电压VDD减去第二NMOS管N2的阈值电压；由于制造过程中无法避免的工艺偏差，使NMOS管的阈值电压也各不相同，从而致使每个开关单元中第二NMOS管N2的阈值电压各不同，因此每个开关单元中由第二PMOS管与第二NMOS管N2的漏极构成的延时单元的输出端下拉的电平的电压值也各不相同，最终就会导致每个开关单元中方波信号的延时各不相同；随后由第二PMOS管与第二NMOS管N2的漏极构成的延时单元的输出端输出的方波信号经由第三PMOS管和第三NMOS管N3这两个信号传输管，当控制端接入的激励信号Ci=0，第三PMOS管导通，第三NMOS管N3关闭，方波信号经过第三PMOS管传输到由第四PMOS管与第四NMOS管N4构成的反相器的输入端，由第四PMOS管与第四NMOS管N4构成的反相器对其输入端接入的方波信号再次进行反相，从开关单元的第一输出端Out0输出与其第一输入端In0接入的方波信号同相的方波信号。反之，当控制端接入的激励信号Ci=1，第三PMOS管关闭，第三NMOS管N3导通，方波信号经过第三NMOS管N3传输到由第八PMOS管与第八NMOS管N8构成的反相器的输入端，由第八PMOS管与第八NMOS管N8构成的反相器对其输入端接入的方波信号再次进行反相，从开关单元的第二输出端Out1输出与其第一输入端In0接入的方波信号同相的方波信号。当开关单元的第二输入端In1接入方波信号时，由第五PMOS管和第五NMOS管N5构成的反相器对开关单元的第二输入端In1接入的方波信号进行反相和整形，保证该方波信号达到第六PMOS管与第六NMOS管N6构成的延时单元前，方波信号的上升时间和下降时间均较小。由于第六PMOS管与第二NMOS管的栅极与源极作为延时单元的输入端，当到达该延时单元的输入端的方波信号为低电平时，会使第六PMOS管导通，第六NMOS管N6关断，但又由于PMOS管在传输低电平时，存在阈值损失，致使由第六PMOS管与第六NMOS管N6的漏极构成的该延时单元的输出端无法快速的下拉到低电平（VSS），只能下拉至等于第六PMOS管的阈值电压，然而由于工艺偏差，致使每个开关单元中第六PMOS管的阈值电压各不同，因此每个开关单元中由第六PMOS管与第六NMOS管N6的漏极构成的延时单元的输出端下拉的电平的电压值也各不相同，最终就会导致每个开关单元中方波信号的延时各不相同；同理，当到达该延时单元的输入端的方波信号为高电平时，会致使第六NMOS管N6导通，第六PMOS管关断，由于NMOS管在传输高电平时，存在阈值损失，致使由第六PMOS管与第六NMOS管N6的漏极构成的该延时单元的输出端无法快速的上拉至高电平（电源电压VDD），只能达到电源电压VDD减去第六NMOS管N6的阈值电压。由于制造过程中无法避免的工艺偏差，使NMOS管的阈值电压也各不相同，从而致使每个开关单元中第六NMOS管N6的阈值电压各不同，因此每个开关单元中由第六PMOS管与第六NMOS管N6的漏极构成的延时单元的输出端下拉的电平的电压值也各不相同，最终就会导致每个开关单元中方波信号的延时各不相同；随后由第六PMOS管与第六NMOS管N6的漏极构成的延时单元的输出端输出的方波信号经由第七PMOS管和第七NMOS管N7这两个信号传输管，当控制端接入的激励信号Ci=0，第七PMOS管导通，第七NMOS管N7关闭，方波信号经过第七PMOS管传输到由第八PMOS管与第八NMOS管N8构成的反相器的输入端，由第八PMOS管与第八NMOS管N8构成的反相器对其输入端接入的方波信号再次进行反相，从开关单元的第一输出端Out0输出与其第二输入端In1接入的方波信号同相的方波信号。反之，当控制端接入的激励信号Ci=1，第七PMOS管关闭，第七NMOS管N7导通，方波信号经过第七NMOS管N7传输到由第四PMOS管与第四NMOS管N4构成的反相器的输入端，由第四PMOS管与第四NMOS管N4构成的反相器对其输入端接入的方波信号再次进行反相，从开关单元的第一输出端Out0输出与其第二输入端In1接入的方波信号同相的方波信号；由此本发明通过开关单元的简单结构设计，在具有较强抗机器学习攻击能力的同时，还具有较小的硬件开销，能够实现抗机器学习攻击能力和小硬件开销兼容，并且采用两个仲裁器实现双边沿采样，能够产生较多的激励响应对。
附图说明
图1为传统的仲裁器PUF的结构示意图；
图2为本发明的可双边沿采样的延时型强PUF的结构示意图；
图3为本发明的可双边沿采样的延时型强PUF的开关单元的电路图；
图4为本发明的可双边沿采样的延时型强PUF的第一仲裁器的电路图；
图5为本发明的可双边沿采样的延时型强PUF的第二仲裁器的电路图；
图6为本发明的可双边沿采样的延时型强PUF的开关单元的版图；
图7为本发明的可双边沿采样的延时型强PUF的开关单元与传统的仲裁器PUF的开关单元进行1000次蒙特卡洛仿真波形图；
图8（a）为本发明的可双边沿采样的延时型强PUF的输出响应在上升沿处的灰度图（64×128）；
图8（b）为本发明的可双边沿采样的延时型强PUF的输出响应在下降沿处的灰度图（64×128）；
图8（c）为本发明的可双边沿采样的延时型强PUF的输出响应在上升沿处的平均灰度图；
图8（d）为本发明的可双边沿采样的延时型强PUF的输出响应在下降沿处的平均灰度图；
图9为发明的可双边沿采样的延时型强PUF的片间汉明距离测试图；
图10为发明的可双边沿采样的延时型强PUF的片内汉明距离测试图；
图11为发明的可双边沿采样的延时型强PUF与现有几种强PUF机器学习攻击预测率曲线图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例：如图2所示，一种可双边沿采样的延时型强PUF，包括N个开关单元，每个开关单元均具有第一输入端、第二输入端、控制端、第一输出端和第二输出端，每个开关单元的控制端均用于接入激励信号，每个开关单元在其控制端接入的激励信号控制下，能够将其第一输入端和第二输入端接入的方波信号在其内部并行或者交叉传输至其第一输出端和第二输出端输出，第n个开关单元的第一输出端和第n+1个开关单元的第一输入端连接，第n个开关单元的第二输出端和第n+1个开关单元的第二输入端连接，n=1,2，…，N-1，延时型强PUF还包括两个仲裁器，将两个仲裁器分别称为第一仲裁器和第二仲裁器，第一仲裁器和第二仲裁器均具有第一输入端、第二输入端和输出端，第N个开关单元的第一输出端分别与第一仲裁器的第一输入端和第二仲裁器的第一输入端连接，第N个开关单元的第二输出端分别与第一仲裁器的第二输入端和第二仲裁器的第二输入端连接，第一仲裁器用于判断其第一输入端和第二输入端接入的信号在上升沿处延时时长的先后顺序并生成相应信号在其输出端输出，第二个仲裁器用于判断其第一输入端和第二输入端接入的信号在下降沿处延时时长的先后顺序并生成相应信号在其输出端输出；如图3所示，每个开关单元均包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8，第一PMOS管P1的栅极和第一NMOS管N1的栅极连接且其连接端为开关单元的第一输入端In0，第一PMOS管P1的源极、第四PMOS管P4的源极、第五PMOS管P5的源极和第八PMOS管P8的源极均接入电源电压VDD，第一PMOS管P1的漏极、第一NMOS管N1的漏极、第二PMOS管P2的栅极、第二PMOS管P2的源极、第二NMOS管N2的栅极和第二NMOS管N2的源极连接，第二PMOS管P2的漏极、第二NMOS管N2的漏极、第三PMOS管P3的源极和第三NMOS管N3的源极连接，第三PMOS管P3的栅极、第三NMOS管N3的栅极、第七PMOS管P7的栅极和第七NMOS管N7的栅极连接且其连接端为开关单元的控制端C i ，第三PMOS管P3的漏极、第七NMOS管N7的漏极、第四PMOS管P4的栅极和第四NMOS管N4的栅极连接，第三NMOS管N3的漏极、第七PMOS管P7的漏极、第八NMOS管N8的栅极和第八PMOS管P8的栅极连接，第四PMOS管P4的漏极和第四NMOS管N4的漏极连接且其连接端为开关单元的第一输出端Out0，第一NMOS管N1的源极、第四NMOS管N4的源极、第五NMOS管N5的源极和第八NMOS管N8的源极均接地，第五PMOS管P5的栅极和第五NMOS管N5的栅极连接且其连接端为开关单元的第二输入端In1，第五PMOS管P5的漏极、第五NMOS管N5的漏极、第六PMOS管P6的栅极、第六PMOS管P6的源极、第六NMOS管N6的栅极和第六NMOS管N6的源极连接，第六PMOS管P6的漏极、第六NMOS管N6的漏极、第七PMOS管P7的源极和第七NMOS管N7的源极连接，第八PMOS管P8的漏极和第八NMOS管N8的漏极连接且其连接端为开关单元的第二输出端Out1。
如图4和图5所示，本实施例中，第一仲裁器包括第一二输入与非门NAND1和第二二输入与非门NAND2，第一二输入与非门NAND1和第二二输入与非门NAND2均具有第一输入端、第二输入端和输出端，第一二输入与非门NAND1的第一输入端为第一仲裁器的第一输入端，第一二输入与非门NAND1的输出端和第二二输入与非门NAND2的第一输入端连接，第二二输入与非门NAND2的第二输入端为第一仲裁器的第二输入端，第一二输入与非门NAND1的第二输入端与第二二输入与非门NAND2的输出端连接且其连接端为第二仲裁器的输出端；第二仲裁器包括第一二输入或非门NOR1和第二二输入或非门NOR2，第一二输入或非门NOR1和第二二输入或非门NOR2均具有第一输入端、第二输入端和输出端，第一二输入或非门NOR1的第一输入端为第二仲裁器的第一输入端，第一二输入或非门NOR1的输出端和第二二输入或非门NOR2的第一输入端连接，第二二输入或非门NOR2的第二输入端为第二仲裁器的第二输入端，第一二输入或非门NOR1的第二输入端与第二二输入或非门NOR2的输出端连接且其连接端为第二仲裁器的输出端。
本发明的可双边沿采样的延时型强PUF的每个开关单元中，在其控制端接入的激励信号作用下，其第一输入端和第二输入端接入的方波信号在其内部会并行活着交叉传输至其第一输出端和第二输出端进行输出。当开关单元的第一输入端In0接入方波信号时，由第一PMOS管P1和第一NMOS管N1构成的反相器对开关单元的第一输入端In0接入的方波信号进行反相和整形，保证该方波信号达到第二PMOS管P2与第二NMOS管N2构成的延时单元前，方波信号的上升时间和下降时间均较小。由于第二PMOS管P2与第二NMOS管的栅极与源极作为延时单元的输入端，当到达该延时单元的输入端的方波信号为低电平时，会使第二PMOS管P2导通，第二NMOS管N2关断，但又由于PMOS管在传输低电平时，存在阈值损失，致使由第二PMOS管P2与第二NMOS管N2的漏极构成的该延时单元的输出端无法快速的下拉到低电平（VSS），只能下拉至等于第二PMOS管P2的阈值电压，然而由于工艺偏差，致使每个开关单元中第二PMOS管P2的阈值电压各不同，因此每个开关单元中由第二PMOS管P2与第二NMOS管N2的漏极构成的延时单元的输出端下拉的电平的电压值也各不相同，最终就会导致每个开关单元中方波信号的延时各不相同；同理，当到达该延时单元的输入端的方波信号为高电平时，会致使第二NMOS管N2导通，第二PMOS管P2关断，由于NMOS管在传输高电平时，存在阈值损失，致使由第二PMOS管P2与第二NMOS管N2的漏极构成的该延时单元的输出端无法快速的上拉至高电平（电源电压VDD），只能达到电源电压VDD减去第二NMOS管N2的阈值电压。由于制造过程中无法避免的工艺偏差，使NMOS管的阈值电压也各不相同，从而致使每个开关单元中第二NMOS管N2的阈值电压各不同，因此每个开关单元中由第二PMOS管P2与第二NMOS管N2的漏极构成的延时单元的输出端下拉的电平的电压值也各不相同，最终就会导致每个开关单元中方波信号的延时各不相同；随后由第二PMOS管P2与第二NMOS管N2的漏极构成的延时单元的输出端输出的方波信号经由第三PMOS管P3和第三NMOS管N3这两个信号传输管，当控制端接入的激励信号Ci=0，第三PMOS管P3导通，第三NMOS管N3关闭，方波信号经过第三PMOS管P3传输到由第四PMOS管P4与第四NMOS管N4构成的反相器的输入端，由第四PMOS管P4与第四NMOS管N4构成的反相器对其输入端接入的方波信号再次进行反相，从开关单元的第一输出端Out0输出与其第一输入端In0接入的方波信号同相的方波信号。反之，当控制端接入的激励信号Ci=1，第三PMOS管P3关闭，第三NMOS管N3导通，方波信号经过第三NMOS管N3传输到由第八PMOS管P8与第八NMOS管N8构成的反相器的输入端，由第八PMOS管P8与第八NMOS管N8构成的反相器对其输入端接入的方波信号再次进行反相，从开关单元的第二输出端Out1输出与其第一输入端In0接入的方波信号同相的方波信号。当开关单元的第二输入端In1接入方波信号时，由第五PMOS管P5和第五NMOS管N5构成的反相器对开关单元的第二输入端In1接入的方波信号进行反相和整形，保证该方波信号达到第六PMOS管P6与第六NMOS管N6构成的延时单元前，方波信号的上升时间和下降时间均较小。由于第六PMOS管P6与第二NMOS管的栅极与源极作为延时单元的输入端，当到达该延时单元的输入端的方波信号为低电平时，会使第六PMOS管P6导通，第六NMOS管N6关断，但又由于PMOS管在传输低电平时，存在阈值损失，致使由第六PMOS管P6与第六NMOS管N6的漏极构成的该延时单元的输出端无法快速的下拉到低电平（VSS），只能下拉至等于第六PMOS管P6的阈值电压，然而由于工艺偏差，致使每个开关单元中第六PMOS管P6的阈值电压各不同，因此每个开关单元中由第六PMOS管P6与第六NMOS管N6的漏极构成的延时单元的输出端下拉的电平的电压值也各不相同，最终就会导致每个开关单元中方波信号的延时各不相同；同理，当到达该延时单元的输入端的方波信号为高电平时，会致使第六NMOS管N6导通，第六PMOS管P6关断，由于NMOS管在传输高电平时，存在阈值损失，致使由第六PMOS管P6与第六NMOS管N6的漏极构成的该延时单元的输出端无法快速的上拉至高电平（电源电压VDD），只能达到电源电压VDD减去第六NMOS管N6的阈值电压。由于制造过程中无法避免的工艺偏差，使NMOS管的阈值电压也各不相同，从而致使每个开关单元中第六NMOS管N6的阈值电压各不同，因此每个开关单元中由第六PMOS管P6与第六NMOS管N6的漏极构成的延时单元的输出端下拉的电平的电压值也各不相同，最终就会导致每个开关单元中方波信号的延时各不相同；随后由第六PMOS管P6与第六NMOS管N6的漏极构成的延时单元的输出端输出的方波信号经由第七PMOS管P7和第七NMOS管N7这两个信号传输管，当控制端接入的激励信号Ci=0，第七PMOS管P7导通，第七NMOS管N7关闭，方波信号经过第七PMOS管P7传输到由第八PMOS管P8与第八NMOS管N8构成的反相器的输入端，由第八PMOS管P8与第八NMOS管N8构成的反相器对其输入端接入的方波信号再次进行反相，从开关单元的第一输出端Out0输出与其第二输入端In1接入的方波信号同相的方波信号。反之，当控制端接入的激励信号Ci=1，第七PMOS管P7关闭，第七NMOS管N7导通，方波信号经过第七NMOS管N7传输到由第四PMOS管P4与第四NMOS管N4构成的反相器的输入端，由第四PMOS管P4与第四NMOS管N4构成的反相器对其输入端接入的方波信号再次进行反相，从开关单元的第一输出端Out0输出与其第二输入端In1接入的方波信号同相的方波信号。
本实施例的可双边沿采样的延时型强PUF中，当第N个开关单元的第一输出端和第二输出端输出两路方波信号时，第一仲裁器和第二仲裁器判决第N个开关单元的第一输出端Out0和第二输出端Out1的延时偏差。当两路方波信号进入第一仲裁器时，第一个仲裁器为根据由两个与非门构成的RS触发器，当其第一输入端和第二输入端接入的两路方波信号均为低电平时，其输出端输出高电平，但当其第一输入端和第二输入端接入的两路方波信号中，有一路方波信号先跳变为高电平，便会致使第一仲裁器发生不同的判决，当其上路信号（即其第一输入端接入的方波信号）先跳变为高电平，便会使其输出端输出高电平，当其下路信号（即其第二输入端接入的方波信号）先跳变为高电平时，会使输出端输出低电平，最终，当滞后的一路信号发生跳变时，此时两路输入信号均为高电平，不会使第一仲裁器的输出端的信号发生跳变，最终可以实现对第一仲裁器的输出端信号的保持。综上，即方波信号经由第一仲裁器时，实现判决输入其内的方波信号在上升沿处延时时长的先后。而第N个开关单元的第一输出端和第二输出端输出的两路方波信号输入第二仲裁器时，由于第二仲裁器是由两个或非门构成的RS触发器，当两路方波信号均为高电平时，第二仲裁器的输出端输出低电平，当上路信号（即其第一输入端接入的方波信号）先跳变为低电平时，第二仲裁器的输出端仍输出低电平，但当下路信号（即其第二输入端接入的方波信号）率先跳变为低电平时，第二仲裁器输出端则输出高电平，同理当滞后的一路信号也跳变为低电平后，第二仲裁器的输出端输出的信号仍然会保持不变。即第二个仲裁器可以实现判决两路方波信号在下降沿处延时时长的先后顺序。因此可以提取出PUF电路在上升沿和下降沿处的激励响应对，实现可双边沿采集，PUF电路工作完成。相较于采用一个仲裁器的传统APUF电路而言，激励响应对的数量可以实现倍增。
本发明的可双边沿采样的延时型强PUF的开关单元的版图如图6所示，在开关单元的数量为64个时，本发明的可双边沿采样的延时型强PUF面积仅为289μm2，而CRPs数量达到3.7×1019。由此可知本发明的可双边沿采样的延时型强PUF可以实现较小的面积下产生较多的CRPs。
将同一方波信号输入至如图1所示的传统强PUF的开关单元和本发明的可双边沿采样的延时型强PUF开关单元后，进行1000次蒙特卡洛仿真，本发明的可双边沿采样的延时型强PUF的开关单元与传统的仲裁器PUF的开关单元进行1000次蒙特卡洛仿真波形图如图7所示。分析图7可知，本发明的可双边沿采样的延时型强PUF的开关单元在上升沿和下降沿处拥有更大的延时偏差和更大的上升沿时长和下降沿时长，本发明的可双边沿采样的延时型强PUF输出响应的稳定性得以提升。
通过灰度图可以直观的观测到PUF的随机性，其中黑色像素点表示提取出的响应为逻辑“1”，相反白色像素点则表示提取的响应为逻辑“0”。对本发明的可双边沿采样的延时型强PUF进行多次蒙特卡洛仿真，得到多个蒙特卡洛仿真图，从这些蒙特卡洛仿真图中随机选择一个在上升沿和下降沿处输出8192组响应的灰度图，如图8（a）与图8（b）所示，分析图8（a）可知，本发明的可双边沿采样的延时型强PUF在上升沿处为“1”的概率为50.15%，分析图8（b）可知，本发明的可双边沿采样的延时型强PUF在下降沿处为“1”的概率为50.03%，十分接近于理想值（50%）。平均灰度图便是将各次仿真所得灰度图进行叠加求平均处理。对本发明的可双边沿采样的延时型强PUF进行39次蒙特卡洛仿真，将双边沿各39×8192组响应做平均灰度图，本发明的可双边沿采样的延时型强PUF的输出响应在上升沿处的平均灰度图如图8（c）所示，本发明的可双边沿采样的延时型强PUF的输出响应在下降沿处的平均灰度图如图8（d）所示。分析图8（c）与图8(d)可知，本发明的可双边沿采样的延时型强PUF在上升沿和下降沿处的灰度值均集中在50%左右，没有出现明显的空间伪影，有着优良的随机性。
对本发明的可双边沿采样的延时型强PUF进行39次蒙特卡洛仿真，提取出方波信号上升沿和下降沿的响应，分别测试各边沿以及混合后的片间汉明距离，如图9所示。分析图9可知，显示任意两个PUF上升沿和下降沿的片间汉明距离分别为49.863%和49.793%，且双边沿响应混合后的平均汉明距离为50.166%，均接近理想值50%，表明不仅两个延时型强PUF相互独立，同一个延时型强PUF的上升沿和下降沿提取出来的响应也是相互独立，可作为唯一的CRPs进行设备认证等安全措施。
通过改变本发明的可双边沿采样的延时型强PUF工作温度，使其在-10°C到100°C之间工作。并调节电源电压VDD，使本发明的可双边沿采样的延时型强PUF正常工作1.075V到1.25V之间。测量在标准条件（工作电压为1.2V，环境温度为27°C）与不同工作条件下响应之间的汉明距离，如图10所示。分析图10可知，在对方波信号上升沿进行仿真的曲线中，其片内汉明距离为0.06173，趋近于理想值0，即稳定性约为94%，在对方波信号的下降沿进行仿真的曲线中，其片内的汉明距离为0.06494，即稳定性为93.5%。实验表明本发明的可双边沿采样的延时型强PUF在上升沿和下降沿均有良好的稳定性。
针对PUF电路常见的机器学习攻击方式有逻辑回归（LR）、支持向量机（SVM）和人工神经网络（ANN）等算法，通过对PUF电路的CRPs进行学习训练，最终达到对实际PUF电路建模，以预测出PUF电路产生的密钥。为验证本发明的可双边沿采样的延时型强PUF的抗机器学习能力，分别对本发明的可双边沿采样的延时型强PUF和传统的APUF进行测试，测试100组至5000组CRPs，预测结果如图11所示。图11中， APUF-LR为利用逻辑回归攻击APUF的预测结果图； APUF-SVM为利用支持向量机攻击APUF的预测结果图；APUF-ANN为利用人工神经网络攻击APUF的预测结果图； RE-PUF-LR为利用逻辑回归攻击本发明的可双边沿采样的延时型强PUF，在上升沿处预测结果图； FE -PUF-LR为利用逻辑回归攻击本发明的可双边沿采样的延时型强PUF，在下降沿处预测结果图； RE-PUF-SVM为利用支持向量机攻击本发明的可双边沿采样的延时型强PUF，在上升沿处预测结果图； FE -PUF-SVM为利用支持向量机攻击本发明的可双边沿采样的延时型强PUF，在下降沿处预测结果图； RE-PUF-ANN为利用人工神经网络机攻击本发明的可双边沿采样的延时型强PUF，在上升沿处预测结果图； FE -PUF-ANN为利用人工神经网络攻击本发明的可双边沿采样的延时型强PUF，在下降沿处预测结果图；分析图11可知，传统APUF进行抗机器学习攻击能力测试时，当训练集达到5000组数时，LR、SVM以及ANN的预测率分别为96.95%，95.50%以及97.93%，其APUF容易被机器学习攻击建模。而本发明的可双边沿采样的延时型强PUF的上升沿（Rising Edge，RE）处的CRPs与下降沿（Falling Edge，FE）处的CRPs进行抗机器学习攻击测试，在上升沿处LR、SVM以及ANN的预测率则分别为52.65%，48.75%和50.45%，下降沿处的LR、SVM以及ANN预测率分别为50.40%，50.55%和50.65%。本发明的可双边沿采样的延时型强PUF抗机器学习能力较传统APUF显著提升。

Claims (2)

1.一种可双边沿采样的延时型强PUF，包括N个开关单元，每个所述的开关单元均具有第一输入端、第二输入端、控制端、第一输出端和第二输出端，每个所述的开关单元的控制端均用于接入激励信号，每个所述的开关单元在其控制端接入的激励信号控制下，能够将其第一输入端和第二输入端接入的方波信号在其内部并行或者交叉传输至其第一输出端和第二输出端输出，第n个开关单元的第一输出端和第n+1个开关单元的第一输入端连接，第n个开关单元的第二输出端和第n+1个开关单元的第二输入端连接，n=1,2，…，N-1，其特征在于所述的延时型强PUF还包括两个仲裁器，将两个仲裁器分别称为第一仲裁器和第二仲裁器，所述的第一仲裁器和所述的第二仲裁器均具有第一输入端、第二输入端和输出端，第N个开关单元的第一输出端分别与所述的第一仲裁器的第一输入端和所述的第二仲裁器的第一输入端连接，第N个开关单元的第二输出端分别与所述的第一仲裁器的第二输入端和所述的第二仲裁器的第二输入端连接，所述的第一仲裁器用于判断其第一输入端和第二输入端接入的信号在上升沿处延时时长的先后顺序并生成相应信号在其输出端输出，所述的第二个仲裁器用于判断其第一输入端和第二输入端接入的信号在下降沿处延时时长的先后顺序并生成相应信号在其输出端输出；
每个所述的开关单元均包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管，所述的第一PMOS管的栅极和所述的第一NMOS管的栅极连接且其连接端为所述的开关单元的第一输入端In0，所述的第一PMOS管的源极、所述的第四PMOS管的源极、所述的第五PMOS管的源极和所述的第八PMOS管的源极均接入电源电压VDD，所述的第一PMOS管的漏极、所述的第一NMOS管的漏极、所述的第二PMOS管的栅极、所述的第二PMOS管的源极、所述的第二NMOS管的栅极和所述的第二NMOS管的源极连接，所述的第二PMOS管的漏极、所述的第二NMOS管的漏极、所述的第三PMOS管的源极和所述的第三NMOS管的源极连接，所述的第三PMOS管的栅极、所述的第三NMOS管的栅极、所述的第七PMOS管的栅极和所述的第七NMOS管的栅极连接且其连接端为所述的开关单元的控制端C i ，所述的第三PMOS管的漏极、所述的第七NMOS管的漏极、所述的第四PMOS管的栅极和所述的第四NMOS管的栅极连接，所述的第三NMOS管的漏极、所述的第七PMOS管的漏极、所述的第八NMOS管的栅极和所述的第八PMOS管的栅极连接，所述的第四PMOS管的漏极和所述的第四NMOS管的漏极连接且其连接端为所述的开关单元的第一输出端Out0，所述的第一NMOS管的源极、所述的第四NMOS管的源极、所述的第五NMOS管的源极和所述的第八NMOS管的源极均接地，所述的第五PMOS管的栅极和所述的第五NMOS管的栅极连接且其连接端为所述的开关单元的第二输入端In1，所述的第五PMOS管的漏极、所述的第五NMOS管的漏极、所述的第六PMOS管的栅极、所述的第六PMOS管的源极、所述的第六NMOS管的栅极和所述的第六NMOS管的源极连接，所述的第六PMOS管的漏极、所述的第六NMOS管的漏极、所述的第七PMOS管的源极和所述的第七NMOS管的源极连接，所述的第八PMOS管的漏极和所述的第八NMOS管的漏极连接且其连接端为所述的开关单元的第二输出端Out1。
2.根据权利要求1所述的一种可双边沿采样的延时型强PUF，其特征在于所述的第一仲裁器包括第一二输入与非门和第二二输入与非门，所述的第一二输入与非门和所述的第二二输入与非门均具有第一输入端、第二输入端和输出端，所述的第一二输入与非门的第一输入端为所述的第一仲裁器的第一输入端，所述的第一二输入与非门的输出端和所述的第二二输入与非门的第一输入端连接，所述的第二二输入与非门的第二输入端为所述的第一仲裁器的第二输入端，所述的第一二输入与非门的第二输入端与所述的第二二输入与非门的输出端连接且其连接端为所述的第二仲裁器的输出端；所述的第二仲裁器包括第一二输入或非门和第二二输入或非门，所述的第一二输入或非门和所述的第二二输入或非门均具有第一输入端、第二输入端和输出端，所述的第一二输入或非门的第一输入端为所述的第二仲裁器的第一输入端，所述的第一二输入或非门的输出端和所述的第二二输入或非门的第一输入端连接，所述的第二二输入或非门的第二输入端为所述的第二仲裁器的第二输入端，所述的第一二输入或非门的第二输入端与所述的第二二输入或非门的输出端连接且其连接端为所述的第二仲裁器的输出端。
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