KR100633000B1 - 지연 조정 회로, 집적 회로 장치, 및 지연 조정 방법 - Google Patents

Abstract

지연 신호의 지연 시간을 알맞게 조정할 수 있는 지연 조정 회로, 집적 회로 장치, 지연 조정 방법을 제공하는 것이다.

지연 회로(10)는, 다수의 지연 유닛(DI∼DN)을 포함하고, 입력 신호(IS)가 입력되어 지연 신호를 출력한다. 비교 회로(20)는, 지연 회로(10)에 입력된 테스트용 입력 신호(IS)의 펄스의 펄스폭 시간과, 지연 회로(10)의 탭(PM∼PN)으로부터 출력되는 지연 신호(PM∼PN)의 지연 시간의 비교 결과 데이터를, 비교 결과 레지스터(30)에 기억한다. 조정 회로(40)는 지연 회로(10)에서의 지연 신호의 지연 시간을 조정한다. 비교 결과 레지스터(30)로부터 독출된 비교 결과 데이터에 기초하여, 지연 시간의 조정 데이터(ADT)를 설정한다. 지연 시간이 조정된 후에 테스트용 입력 신호를 재차 입력하여, 비교 결과 레지스터로부터 비교 결과 데이터를 재차 독출하여, 조정 후의 지연 시간을 확인한다.

Description

지연 조정 회로, 집적 회로 장치, 및 지연 조정 방법{DELAY ADJUSTMENT CIRCUIT, INTEGRATED CIRCUIT DEVICE, AND DELAY ADJUSTMENT METHOD}

도 1은 AC 특성의 사양에 관한 설명도,

도 2는 본 실시 형태의 지연 조정 회로의 구성예,

도 3은 본 실시 형태의 동작을 설명하기 위한 타이밍 파형예,

도 4는 지연 회로, 비교 회로의 제1 구성예,

도 5는 지연 회로, 비교 회로의 제2 구성예,

도 6은 제2 구성예의 동작을 설명하기 위한 타이밍 파형예,

도 7은 조정 회로의 상세예,

도 8은 조정 회로의 상세예,

도 9는 지연 조정 회로의 변형예,

도 10은 집적 회로 장치의 구성예,

도 11은 출력용 I/O 셀의 구성예,

도 12는 집적 회로 장치의 각종 신호의 타이밍 파형예,

도 13은 초기 상태 설정 회로의 구성예,

도 14는 초기 상태 설정 회로의 동작을 설명하기 위한 타이밍 파형예,

도 15(A), (B)는 본 실시 형태의 지연 조정 방법의 설명도,

도 16은 본 실시 형태의 지연 조정 방법의 순서를 도시하는 플로 챠트이다.

<도면의 주요부분에 대한 부호의 설명>

DI∼DN : 지연 유닛 IS : 입력 신호

DS, DSM∼DSN : 지연 신호 PI∼PN : 탭

LG1∼LGN-M+1 : 논리 회로 DF1∼DFN-M+1 : 플립플롭 회로

FE1∼FE3 : 퓨즈 소자 10 : 지연 회로

20 : 비교 회로 30 : 비교 결과 레지스터

40 : 조정 회로 42, 44 : 선택 회로

50 : 정전압 발생 회로 70, 80 : I/O 셀

90 : 지연 조정 회로 100 : 초기값 설정 회로

110 : 출력 제어 신호 생성 회로 120 : RAM

130 : 래치 회로 301∼303 : 래치 회로

311∼313 : 플립플롭 회로 321∼323 : 셀렉터

330 : 선택 신호 생성 회로 340 : 래치 클럭 생성 회로

본 발명은, 지연 조정 회로, 집적 회로 장치, 및 지연 조정 방법에 관한 것이다.

집적 회로 장치(IC)에서는, 홀드 타임 등의 신호의 AC 특성을 사양서에 규정 되는 허용 범위로 한정하기 위해서, 지연 회로를 이용하는 경우가 있다. 그런데, 지연 회로에서의 신호의 지연 시간은, 그 지연 회로를 포함하는 IC의 제조 로트나 동작 전압이나 온도 조건 등의 변동에 따라서 편차가 발생한다. 이 때문에, 이와 같은 지연 회로를 이용하여, 신호의 AC 특성을 설정하는 경우에는, IC의 사양서의 AC 특성의 항목에는, 그 편차를 고려한 수치를 기재하지 않을 수 없다는 과제가 있었다.

(특허문헌 1) 일본국 특개평 7-130183호 공보

본 발명은, 이상과 같은 과제를 감안하여 이루어진 것으로, 그 목적으로 하는 것은, 지연 신호의 지연 시간을 알맞게 조정할 수 있는 지연 조정 회로, 이 지연 조정 회로를 포함하는 집적 회로 장치, 및 이 지연 조정 회로를 이용하는 지연 조정 방법을 제공하는 데에 있다.

본 발명은, 다수의 지연 유닛을 포함하고, 입력 신호가 입력되어, 입력 신호의 지연 신호를 출력하는 지연 회로와, 상기 지연 회로에 입력된 테스트용 입력 신호의 펄스의 펄스폭 시간과, 상기 지연 회로의 상기 다수의 지연 유닛간의 다수의 탭 중 제M∼제N(M, N은 N>M이 되는 정수)의 탭으로부터 출력되는 제M∼제N 지연 신호의 제M∼제N 지연 시간의 비교 결과 데이터를, 비교 결과 레지스터에 기억하는 비교 회로와, 상기 지연 회로에서의 지연 신호의 지연 시간을 조정하는 조정 회로를 포함하는 지연 조정 회로에 관계한다.

본 발명에 의하면, 테스트용 입력 신호의 펄스폭 시간과, 지연 회로의 제M∼제N 지연 신호의 제M∼제N 지연 시간이 비교되고, 그 비교 결과가 비교 결과 레지스터에 기억된다. 그리고 조정 회로에 의해, 지연 회로에서의 지연 시간이 조정된다. 따라서 테스터 등이, 비교 결과 레지스터로부터 비교 결과 데이터를 독출하고, 독출된 비교 결과 데이터에 기초하여, 조정 회로에서의 지연 시간의 조정의 정도를 설정하면, 지연 시간이 알맞은 조정을 실현할 수 있다.

또 본 발명에서는, 상기 비교 회로가, 제1∼제(N-M+1) 논리 회로와, 제1∼제(N-M+1) 플립플롭 회로에 의해 구성되는 상기 비교 결과 레지스터를 포함하고, 상기 제1∼제(N-M+1) 논리 회로의 제1 입력에는, 상기 테스트용 입력 신호가 입력되고, 상기 제1∼제(N-M+1) 논리 회로의 제2 입력에는, 상기 제M∼제N 지연 신호가 입력되고, 상기 제1∼제(N-M+1) 논리 회로의 출력이, 상기 제1∼제(N-M+1) 플립플롭 회로의 클럭 단자에 입력되도록 해도 된다.

또 본 발명에서는, 상기 비교 회로가, 제1∼제(N-M+1) 플립플롭 회로에 의해 구성되는 상기 비교 결과 레지스터를 포함하고, 상기 제1∼제(N-M+1) 플립플롭 회로의 데이터 단자에는, 상기 제M∼제N 지연 신호가 입력되고, 상기 제1∼제(N-M+1) 플립플롭 회로의 클럭 단자에는, 상기 테스트용 입력 신호가 입력되도록 해도 된다.

이와 같이 하면, 테스트용 입력 신호의 펄스폭 시간과 제M∼제N 지연 시간의 비교 결과 데이터를, 제1∼제(N-M+1) 플립플롭 회로에 자동적으로 취입하는 것이 가능해진다.

또 본 발명에서는, 상기 조정 회로가, 상기 지연 회로의 다수의 탭 중 제K∼제L(K, L은 L>K가 되는 정수)의 탭으로부터 출력되는 제K∼제L 지연 신호가 입력되고, 상기 제K∼제L 지연 신호 중 어느 하나의 지연 신호를 선택하여 출력하는 지연 시간 조정용의 제1 선택 회로를 포함하고, 상기 제1 선택 회로의 출력이, 상기 지연 회로의 제(L+1) 탭이 그 출력에 접속되는 제(L+1) 지연 유닛에 입력되도록 해도 된다.

이와 같이 하면, 제K∼제L 탭으로부터 출력되는 제K∼제L 지연 신호 중 어느 하나가, 바이패스되어, 제(L+1) 지연 유닛에 의해 입력되게 되고, 이것에 의해 지연 회로에서의 지연 시간의 조정을 실현할 수 있다.

또 본 발명에서는, 상기 조정 회로가, 상기 지연 회로의 다수의 탭 중 제I∼제J(I, J는 J>I가 되는 정수)의 탭으로부터 출력되는 제I∼제J 지연 신호가 입력되고, 상기 제I∼제J 지연 신호 중 어느 하나의 지연 신호를 선택하여 출력하는 지연 시간의 디피컬값 설정용의 제2 선택 회로를 포함하고, 상기 제2 선택 회로의 출력이, 상기 지연 회로의 제(J+1) 탭이 그 출력에 접속되는 제(J+1) 지연 유닛에 입력되도록 해도 된다.

이와 같이 하면, 제I∼제J 탭으로부터 출력되는 제I∼제J 지연 신호 중 어느 하나가, 바이패스되어, 제(J+1) 지연 유닛에 의해 입력되게 되고, 이것에 의해 지연 회로에서의 지연 시간의 조정을 실현할 수 있다.

또 본 발명에서는, 정전압을 발생하는 정잔압 발생 회로를 포함하고, 상기 지연 회로가, 상기 정전압 발생 회로에서 발생된 정전압을 전원 전압으로 하여 동 작하도록 해도 된다.

이와 같이 하면, 지연 회로에서의 지연 시간이 전원 전압의 변동에 의존하지 않게 되고, 지연 시간의 변동 요소를 저감할 수 있다.

또 본 발명에서는, 지연 신호의 지연 시간을 조정하기 위한 조정 데이터를 출력하는 초기 상태 설정 회로를 포함하고, 상기 조정 회로가, 상기 초기 상태 설정 회로로부터의 상기 조정 데이터에 기초하여, 지연 신호의 지연 시간을 조정하도록 해도 된다.

이와 같이 하면, 초기 상태로서 설정되는 조정 데이터에 기초하여, 지연 회로에서의 지연 시간을 조정할 수 있게 된다.

또 본 발명에서는, 상기 초기 상태 설정 회로가, 퓨즈 소자 또는 비휘발성 메모리 소자의 설정 상태를 상기 조정 데이터로서 취입하여 기억하는 래치 회로와, 상기 퓨즈 소자 또는 비휘발성 메모리 소자의 설정 상태를 상기 래치 회로에 취입하기 위한 래치 클럭을 생성하는 래치 클럭 생성 회로를 포함하고, 상기 래치 클럭 생성 회로가, 상기 지연 회로에 입력 신호가 입력되기 전에 앞서서, 상기 래치 클럭을 생성하여 상기 래치 회로에 출력하고, 상기 래치 회로가, 생성된 상기 래치 클럭에 기초하여, 상기 지연 회로에 입력 신호가 입력되기 전에 앞서서, 상기 퓨즈 소자 또는 비휘발성 메모리 소자의 설정 상태를 취입하도록 해도 된다.

이와 같이 하면, 지연 회로에 입력 신호가 입력되기 전에만, 퓨즈 소자 또는 비휘발성 메모리의 설정 상태를 래치 회로에 취입하는 것이 가능하게 되기 때문에, 저소비 전력화를 도모할 수 있다.

또 본 발명은, 입력 신호가 입력되는 제1 I/O 셀과, 출력 신호가 출력되는 제2 I/O 셀과, 상기 제1 I/O 셀을 통해서 입력 신호가 입력되고, 지연 시간이 조정된 지연 신호를 출력하는 상기 중 어느 하나의 지연 조정 회로와, 상기 제2 I/O 셀을 통해서 출력되는 출력 신호의 출력 제어 신호를, 상기 지연 조정 회로로부터의 지연 신호에 기초하여 생성하는 출력 제어 신호 생성 회로를 포함하는 집적 회로 장치에 관계한다.

본 발명에 의하면, 지연 조정 회로에 의해 그 지연 시간이 알맞게 조정된 지연 신호에 기초하여, 제2 I/O 셀을 통해서 출력되는 출력 신호의 출력 제어 신호가 생성되게 된다. 이것에 의해, 제2 I/O 셀을 통해서 출력되는 출력 신호의 AC 특성의 사양 등에 대한 엄격한 요구를 만족하는 가능해진다.

또 본 발명에서는, 상기 출력 제어 신호 생성 회로가, 상기 지연 신호에 기초하여, 상기 제2 I/O 셀의 출력 이네이블(output enable) 신호를 생성하도록 해도 된다.

또 본 발명은, 상기 중 어느 하나의 지연 조정 회로를 이용한 지연 시간의 조정 방법에 있어서, 소정의 펄스폭 시간의 펄스를 갖는 상기 테스트용 입력 신호를 상기 지연 회로에 입력하고, 상기 테스트용 입력 신호의 상기 펄스폭 시간과 상기 제M∼제N 지연 시간의 비교 결과 데이터를, 상기 비교 결과 레지스터로부터 독출하여, 독출된 상기 비교 결과 데이터에 기초하여, 지연 신호의 지연 시간을 조정하기 위한 조정 데이터를 설정하는 지연 조정 방법에 관계한다.

본 발명에 의하면, 테스트용 입력 신호의 펄스폭 시간과 제M∼제N 지연 시간 의 비교 결과 데이터에 기초하여, 조정 데이터가 설정되고, 이 조정 데이터에 기초하여 조정 회로가 지연 시간을 조정하게 된다. 이것에 의해 지연 시간의 알맞은 조정을 실현할 수 있다.

또 본 발명에서는, 상기 조정 데이터를 설정하여 상기 지연 시간이 조정된 후에, 소정의 펄스폭 시간의 펄스를 갖는 테스트용 입력 신호를 상기 지연 회로에 재차 입력하고, 재차 입력된 상기 테스트용 입력 신호의 상기 펄스폭 시간과 상기 제M∼제N 지연 시간의 비교 결과 데이터를, 상기 비교 결과 레지스터로부터 독출하여, 조정 후의 지연 시간을 확인하도록 해도 된다.

이와 같이 하면, 지연 조정이 적절히 행해졌는지의 여부를 확실하고 용이하게 확인할 수 있게 된다.

이하, 본 발명의 적합한 실시 형태에 대해서 도면을 이용하여 상세하게 설명한다. 또한, 이하에 설명하는 실시 형태는, 특허 청구의 범위에 기재된 본 발명의 내용을 부당하게 한정하는 것이 아니다. 또 이하에 설명되는 구성의 모두가 본 발명의 필수 구성 요건이라고는 한정하지 않는다.

1. AC 특성의 조정

집적 회로 장치(IC)에서는, 그 사양서에, 신호의 AC 특성을 규정하는 항목이 있다. 예를 들면 도 1에서, XRD(「X」는 부(負)논리를 의미한다)는 리드 신호이고, DATA는, XRD를 액티브(도 1에서는 L레벨)하게 함으로써 독출되는 데이터이다. 즉 집적 회로 장치(액정 드라이버 등)의 외부 장치(CPU 등)는, 집적 회로 장치로부터 DATA를 독출하는 경우에는, 도 1과 같이 리드 신호(XRD)를 액티브하게 한다. 그렇게 하면 집적 회로 장치는, XRD가 액티브하게 된 후에, DATA를 I/O 셀로부터 출력한다. 그리고 외부 장치는, XRD의 예를 들면 상승 에지에 동기하여 DATA를 래치한다. 이 경우, DATA의 홀드 타임(THL)이 너무 짧으면, 외부 장치가 DATA의 래치에 실패해 버린다. 이 때문에, 이 홀드 타임(THL)의 항목이 신호의 AC 특성으로서 사양서에 기재된다.

집적 회로 장치를 사용하는 유저가 사양으로서 요구하는 홀드 타임(THL)의 티피컬값, 최소값, 최대값이, 각각, 예를 들면 60ns, 40ns, 80ns(ns는 나노세컨드를 의미한다)인 것으로 한다. 그리고 이 사양을 만족하기 위해서, 다수의 지연 유닛(지연 소자)을 갖는 지연 회로를 설치하고, 이 지연 회로에 의해 생성된 지연 신호를 이용하여 티피컬값이 60ns인 홀드 타임(THL)을 설정한 것으로 한다. 이 경우에, 지연 회로에서의 신호의 지연 시간은, IC의 제조 로트나 전원 전압이나 온도 조건에 의해서 변동한다. IC의 제조 로트, 전원 전압, 온도 조건에 의한 변동 계수를, 각각, 예를 들면 0.72∼1.32, 0.85∼1.15, 0.95∼1.07로 하면, 합계의 변동 계수는 0.6∼1.6이 된다. 따라서 티피컬값이 60ns인 경우에는, 홀드 타임(THL)은 36ns∼96ns의 범위에서 편차가 발생해 버리고, 40ns∼80ns라는 상기 사양을 만족할 수 없다. 그래서, 이와 같은 사양을 만족하기 위해서, 지연 시간을 알맞게 조정할 수 있는 지연 조정 회로가 필요해진다.

2. 지연 조정 회로의 구성

도 2에 본 실시 형태의 지연 조정 회로(지연 측정 회로, 지연 자기 진단 회로)의 구성예를 도시한다. 본 실시 형태의 지연 조정 회로는, 지연 회로(10)와, 비교 회로(20)와, 조정 회로(40)를 포함한다. 또한 본 실시 형태의 지연 조정 회로는 도 2의 구성에 한정되지 않고, 이들의 회로 블록의 일부를 생략하거나, 각 회로 블록의 접속 형태를 변경하거나, 각 회로 블록의 구성, 기능을 변경해도 된다. 예를 들면 본 실시 형태에서는 도 2의 조정 회로(40)를 생략한 지연 측정 회로의 구성으로 할 수도 있다. 혹은 지연 회로(10)와 비교 회로(20)를 도 2와는 다른 접속 형태로 접속하는 구성으로 할 수도 있다.

지연 회로(10)는, 다수의 지연 유닛(DI∼DJ, DK∼DL, DM∼DN)을 포함한다. 여기에서, I, J, K, L, M, N은, J>I, L>K, N>M을 만족하는 정수이다. 지연 회로(10)의 각 지연 유닛은 예를 들면 인버터 회로(버퍼 회로) 등의 지연 소자에 의해 구성된다. 그리고 지연 회로(10)는, 입력 신호(IS)가 입력되고, IS를 지연 유닛(DI∼DN)에서 지연시킨 지연 신호(DS)를 출력한다. 또 지연 회로(10)의 다수의 지연 유닛간의 제M∼제N 탭(PM∼PN)으로부터는 제M∼제N 지연 신호(DSM∼DSN)가 출력된다. 또한 도 2에서는 지연 회로(10)가 1개의 지연 패스(직렬로 접속되는 지연 유닛으로 형성되는 패스)밖에 갖고 있지 않지만, 다수의 지연 패스를 갖도록 해도 된다. 그리고 이들의 다수의 지연 패스의 다수의 탭(PM∼PN)으로부터 지연 신호(DSM∼DSN)을 출력하도록 해도 된다.

도 3의 A1에 도시하는 바와 같이 입력 신호(IS)로서 소정의 펄스폭 시간(TP)(예를 들면 50ns)의 펄스를 갖는 테스트용 입력 신호가 입력된다. 그렇게 하면, A2에 도시하는 바와 같이, 지연 회로(10)의 탭(PM∼PN)으로부터는, 입력 신호(IS)로부터 제M∼제N 지연 시간(TDM∼TDN)만큼 지연된 지연 신호(DSM∼DSN)가 출력 된다. 즉 지연 신호(DSM∼DSN)는, 입력 신호(IS)의 하강 에지(광의로는 제1 에지)로부터 지연 시간(TDM∼TDN)만큼 지연된 하이 레벨(광의로는 제1 레벨)로부터 로우 레벨(광의로는 제2 레벨)로 변화한다. 또다시 입력 신호(IS)의 상승 에지(광의로는 제2 에지)로부터 지연 시간(TDM∼TDN)만큼 지연되어 로우 레벨로부터 하이 레벨로 변화한다. 또한 도 3에서는, 테스트용의 입력 신호(IS)나 지연 신호(DSM∼DSN)는 로우 레벨의 펄스 신호로 되어 있지만, 하이 레벨의 펄스 신호로 해도 된다.

비교 회로(20)는 비교 결과 레지스터(30)를 포함한다. 그리고 비교 회로(20)는, 테스트용 입력 신호(IS)의 펄스폭 시간(TP)과 지연 회로(10)에서의 지연 신호의 지연 시간의 비교 결과 데이터(지연 측정 데이터, 지연 테이블값)를, 비교 결과 레지스터(30)에 기억한다. 구체적으로는, 펄스폭 시간(TP)과, 지연 회로(10)의 탭(PM∼PN)에 출력되는 지연 신호(DSM∼DSN)의 지연 시간(TDM∼TDN)의 비교 결과 데이터를, 비교 결과 레지스터(30)에 기억한다. 도 3을 예로 들면, 비교 회로(20)에서의 비교 처리에 의해, 지연 신호(DSM∼DSM+2)의 지연 시간(TDM∼TDM+2)은, 펄스폭 시간(TP)보다도 짧다고 판단된다. 한편, 지연 신호(DSM+3∼DSN)의 지연 시간(TDM+3∼TDN)은 펄스폭 시간(TP)보다도 길다고 판단된다. 따라서, 비교 결과 레지스터(30)에 기억되는 비교 결과 데이터는, 지연 신호(DSM+2 또는 DSM+3)의 지연 시간(TDM+2 또는 TDM+3)이, 펄스폭 시간(TP)과 거의 일치하는 것을 나타내는 데이터가 된다.

조정 회로(40)는, 예를 들면 조정 데이터(ADT) 등에 기초하여, 지연 회로(10)에서의 지연 신호의 지연 시간을 조정한다. 예를 들면, 비교 결과 레지스터 (30)에 기억되는 비교 결과 데이터에 기초하여, 지연 회로(10)에서의 지연 신호의 지연 시간이 짧다고 판단된 경우에는, 조정 회로(40)에 의해, 지연 시간을 길게 하는 조정이 행해진다. 한편, 비교 결과 레지스터(30)에 기억되는 비교 결과 데이터에 기초하여, 지연 회로(10)에서의 지연 신호의 지연 시간이 길다고 판단된 경우에는, 조정 회로(40)에 의해, 지연 시간을 짧게 하는 조정이 행해진다.

보다 구체적으로는 지연 조정 회로를 포함하는 집적 회로 장치를 테스트할 때에, 테스터가, 비교 결과 레지스터(30)의 비교 결과 데이터를 독출하고, 지연 시간이 짧은지 긴지를 판단한다. 그리고 지연 시간이 짧은 경우에는, 지연 시간을 길게 하는 조정 데이터(ADT)를 테스터가 설정한다. 그리고 조정 회로(40)가, 이 설정된 조정 데이터(ADT)에 기초하여 지연 시간을 길게 하는 조정 처리를 행한다. 한편, 지연 시간이 긴 경우에는, 지연 시간을 짧게 하는 조정 데이터(ADT)를 테스터가 설정한다. 그리고 조정 회로(40)가, 이 설정된 조정 데이터(ADT)에 기초하여 지연 시간을 짧게 하는 조정 처리를 행한다. 이 경우의 조정 데이터(ADT)는, 후술하는 퓨즈 소자나 비휘발성 메모리 소자(EEPROM 등의 재기록 가능한 비휘발성 메모리 소자)를 이용하여 설정할 수 있다. 즉, 알루미늄이나 폴리실리콘으로 형성되는 퓨즈 소자를 커트하거나, 비휘발성 메모리 소자로부터 데이터를 독출함으로써, 조정 데이터(ADT)를 설정할 수 있다.

지연 신호의 지연 조정 수법으로서는, 테스터에 의해 입력 신호를 집적 회로 장치에 입력하고, 그 입력 신호의 지연 신호인 출력 신호의 지연 시간을 테스터에 의해 측정하여, 그 측정 결과에 기초하여 지연 시간을 조정하는 수법이 있다. 그 러나, 테스트시에 출력용 I/O 셀의 출력 단자에 부가되는 기생 용량(테스터의 IC 기판의 배선 용량 등)은 대단히 크고, 이 큰 기생 용량을 충방전하는 것과 같은 구동 능력을, 출력용 I/O 셀을 구성하는 CMOS 트랜지스터는 구비하고 있지 않다. 따라서 출력용 I/O 셀로부터의 출력 신호의 파형이 둔해져 버려서, 출력 신호의 정확한 지연 시간을 테스터가 측정할 수 없다는 과제가 있다.

한편, 테스터의 구동 능력은 충분히 높고, 입력용 I/O 셀을 구성하는 CMOS 트랜지스터의 게이트 용량은, 이 구동 능력에 비해서 충분히 낮다. 따라서 입력용 I/O 셀에서는, 그 입력 단자에 부가되는 기생 용량은, 출력용 I/O 셀의 경우와는 달리, 신호 지연 등에 그 정도 악영향을 주지 않는다.

본 실시 형태에서는, 이 점에 착안하여, 도 2와 같은 구성의 지연 조정 회로를 채용하고 있다. 즉 도 3의 A1에 도시하는 바와 같은 테스트용 입력 신호(IS)를 테스터에 의해 입력한 경우에, 테스터의 구동 능력은 충분히 높기 때문에 입력 신호(IS)의 파형은 거의 둔해지지 않는다. 따라서, 정확한 펄스폭 시간(TP)을 갖는 테스트용 입력 신호(IS)를, 테스터에 의해 입력할 수 있다. 그리고 이 입력 신호(IS)의 정확한 펄스폭 시간(TP)과, 지연 신호(DSM∼DSN)의 지연 시간(TDM∼TDN)을, 도 2의 비교 회로(20)에서 비교함으로써, 지연 회로(10)에서의 지연 시간을 정확하게 측정할 수 있다. 그리고 이 측정 결과(비교 결과 데이터)에 기초하여 설정된 조정 데이터(ADT)에 의해, 조정 회로(40)가 지연 회로(10)의 지연 시간을 조정하면, 정확한 펄스폭 시간(TP)과 거의 동등한 지연 시간으로 지연하는 신호를 얻을 수 있다. 그리고 얻어진 지연 신호에 기초하여, 도 1의 홀드 타임(THL) 등의 AC 특성을 조정하면, AC 특성의 사양에 관한 유저의 엄격한 요구에도 응하는 것이 가능해진다.

3. 지연 회로, 비교 회로의 구성예

도 4에 지연 회로(10), 비교 회로(20)의 제1 구성예를 도시한다.

지연 회로(10)가 포함하는 각 지연 유닛(DI∼DN)은, 예를 들면 직렬 접속된 2단의 인버터 회로에 의해 구성된다. 또한 인버터 회로 이외의 지연 소자를 이용하여 각 지연 유닛(DI∼DN)을 구성해도 된다.

비교 회로(20)는, 제1∼제(N-M+1) 논리 회로(LG1∼LGN-M+1)를 포함한다. 도 4에서는 각 논리 회로(LG1∼LGN-M+1)는 NOR 회로에 의해 구성된다. 또한 각 논리 회로(LG1∼LGN-M+1)를 예를 들면 NAND 회로 등의 다른 구성의 회로로 구성해도 된다. 또 비교 회로(20)가 포함하는 비교 결과 레지스터(30)는, 제1∼제(N-M+1) 플립플롭 회로(DF1∼DFN-M+1)에 의해 구성된다.

논리 회로(LG1∼LGN-M+1)의 제1 입력에는, 펄스폭 시간(TP)의 테스트용 입력 신호(IS)(IS를 버퍼링한 신호나 반전한 신호도 포함한다)가 입력된다. 논리 회로(LG1∼LGN-M+1)의 제2 입력에는, 지연 회로(10)의 탭(PM∼PN)으로부터의 지연 신호(DSM∼DSN)(DSM∼DSN을 버퍼링한 신호나 반전한 신호도 포함한다)가 입력된다.

그리고 논리 회로(LG1∼LGN-M+1)의 출력(LG1∼LGN-M+1의 출력을 버퍼링한 신호나 반전한 신호도 포함한다)이, 클럭(CK1∼CKN-M+1)으로서, 플립플롭 회로(DF1∼DFN-M+1)의 클럭 단자에 입력된다. 그리고 플립플롭 회로(DF1∼DFN-M+1)의 출력 단자로부터는, 비교 결과 데이터(RD1∼RDN-M+1)가 출력된다.

또한 플립플롭 회로(DF1∼DFN-M+1)의 데이터 단자에는 VDD(광의로는 제1 전원 전압)가 접속되고, 리셋 단자에는 리셋 신호(RES)가 접속된다. 이 리셋 신호(RES)가 액티브하게 됨으로써, 플립플롭 회로(DF1∼DFN-M+1)에는 초기시에 있어서 「0」의 데이터(초기값 데이터)를 유지한다.

논리 회로(LG1∼LGN-M+1)는, 입력 신호(IS)와 지연 신호(DSM∼DSN)를 비교하여, 이들의 신호가 모두 로우 레벨(제2 레벨)이 된 기간에서, CK1∼CKN-M+1이 액티브(하이 레벨)하게 된다. 그리고 플립플롭 회로(DF1∼DFN-M+1)의 데이터 단자에는, 하이 레벨의 VDD가 접속되어 있기 때문에, CK1∼CKN-M+1이 액티브하게 되면, 그 상승 에지(제2 에지)에서 플립플롭 회로에「1」의 데이터가 기입되어 유지된다.

예를 들면 도 3에서는 A3, A4, A5에 도시하는 바와 같이 클럭(CK1, CK2, CK3)이 액티브하게 된다. 그렇게 하면 클럭(CK1, CK2, CK3)의 상승 에지로, 플립플롭 회로(DF1∼DF3)에「1」의 데이터가 기입되어 유지된다. 한편, 도 3에서는 클럭(CK4∼CKN-M+1)은 액티브하게 되지 않는다. 따라서 이들의 클럭(CK4∼CKN-M+1)이 입력되는 플립플롭 회로(DF4∼DFN-M+1)는, 리셋 신호(RES)에 의해 설정된 「0」의 데이터를 유지한 상태가 된다.

이상과 같이 함으로써, 플립플롭 회로(DF1∼DF3)로부터 출력되는 비교 결과 데이터(RD1∼RD3)는「1」이 되고, 플립플롭 회로(DF4∼DFN-M+1)로부터 출력되는 비교 결과 데이터(RD4∼RDN-M+1)는「0」이 된다. 따라서 테스터는, 이 비교 결과 데이터(RD1∼RDN-M+1)를 독출함으로써, 지연 시간(TDM+2 또는 TDM+3)이 펄스폭 시간(TP)에 일치한다는 측정 결과를 얻을 수 있다. 그리고 이 측정 결과에 기초하여 조정 데이터(ADT)를 설정함으로써, 지연 회로(10)가 출력하는 지연 신호(DS)의 지연 시간을 정확한 시간으로 설정할 수 있다. 즉 지연 신호(DS)의 지연 시간을, 예를 들면 지연 펄스폭(TP)에 일치시키는 것 등이 가능해진다.

도 5에 지연 회로(10), 비교 회로(20)의 제2 구성예를 도시한다. 도 4의 제1 구성예와 다른 점은, 도 5에서는 비교 회로(20)가 논리 회로(LG1∼LGN-M+1)를 포함하지 않은 점이다. 또한 본 실시 형태의 지연 회로, 비교 회로는 도 4, 도 5의 구성에 한정되는 것이 아니라, 도 4, 도 5의 회로의 일부를 생략하거나, 다른 회로 요소를 추가하거나, 회로간의 접속 형태를 다르게 해도 된다.

비교 회로(20)가 포함하는 비교 결과 레지스터(30)는, 제1∼제(N-M+1) 플립플롭 회로(DF1∼DFN-M+1)에 의해 구성된다.

그리고 플립플롭 회로(DF1∼DFN-M+1)의 데이터 단자에는, 지연 회로(10)의 탭(PM∼PN)으로부터의 지연 신호(DSM∼DSN)(DSM∼DSN를 버퍼링한 신호나 반전한 신호도 포함한다)가 입력된다. 또 플립플롭 회로(DF1∼DFN-M+1)의 클럭 단자에는, 테스트용 입력 신호(IS)(IS를 버퍼링한 신호나 반전한 신호도 포함한다)가 입력된다. 그리고 플립플롭 회로(DF1∼DFN-M+1)의 출력 단자로부터는 비교 결과 데이터(RD1∼RDN-M+1)가 출력된다.

도 6에, 도 5의 제2 구성예의 동작을 설명하기 위한 타이밍 파형도를 도시한다.

우선 초기시에, 리셋 신호(RES)가 액티브하게 됨으로써, 플립플롭 회로(DF1∼DFN-M+1)에「0」의 데이터가 유지된다.

다음에, 도 6의 E1에 도시하는 테스트용 입력 신호(IS)의 상승 에지(광의로는 제2 에지)로, 플립플롭 회로(DF1∼DFN-M+1)는, 지연 신호(DSM∼DSN)에 대응한 데이터를 유지한다. 예를 들면 도 6에서는 E2∼E4에 나타내는 바와 같이, 지연 신호(DSM∼DSM+2)가 데이터 단자에 입력되는 플립플롭 회로(DF1∼DF3)에서는「1」의 데이터가 유지된다. 한편, 도 6의 E5∼E7에 나타내는 바와 같이, 지연 신호(DSM+3∼DSN)가 데이터 단자에 입력되는 플립플롭 회로(DF4∼DFN-M+1)에서는「0」의 데이터가 유지된다.

이상과 같이 함으로써, 플립플롭 회로(DF1∼DF3)로부터 출력되는 비교 결과 데이터(RD1∼RD3)는「1」이 되고, 플립플롭 회로(DF4∼DFN-M+1)로부터 출력되는 비교 결과 데이터(RD4∼RDN-M+1)는「0」이 된다. 따라서 테스터는, 이 비교 결과 데이터(RD1∼RDN-M+1)를 독출함으로써, 지연 시간(TDM+2 또는 TDM+3)이 펄스폭 시간(TP)에 일치한다는 측정 결과를 얻을 수 있다.

4. 조정 회로의 상세

다음에 도 7, 도 8을 이용하여 조정 회로(40)의 상세예에 대해서 설명한다. 또한 본 실시 형태의 조정 회로(40)는 도 7, 도 8의 구성에 한정되는 것이 아니라, 그 회로의 일부를 생략하거나, 다른 회로 요소를 추가하거나, 회로간의 접속 형태를 다르게 해도 된다.

도 7에 도시하는 바와 같이 조정 회로(40)는 지연 시간 조정용의 제1 선택 회로(42)를 포함할 수 있다. 이 선택 회로(42)는, 집적 회로 장치(IC)의 제조 로트의 프로세스 변동 등에 기인하는 지연 시간의 편차를 조정하기 위한 회로이다. 이 선택 회로(42)에는, 지연 회로(10)의 제K∼제L 탭(PK∼PL)으로부터 출력되는 제K∼제L 지연 신호(DSK∼DSL)가 입력된다. 그리고 선택 회로(42)는, 예를 들면 지연 시간 조정용의 조정 데이터(ADT)에 기초하여, 지연 신호(DSK∼DSL) 중 어느 하나의 지연 신호를 선택하여 SQ1로서 출력한다.

지연 유닛(DL)의 이웃의 지연 유닛(DL+1)에는, 지연 유닛(DL)이 출력하는 지연 신호(DSL)는 입력되어 있지 않다. 그 대신에 지연 유닛(DL+1)에는, 선택 회로(42)의 출력(SQ1)이 입력된다. 또 지연 유닛(DL+1)의 출력은 제(L+1) 탭(PL+1)에 접속되고, 탭(PL+1)은 지연 유닛(DL+2)의 입력에 접속된다.

도 7과 같은 구성으로 하면, 선택 회로(42)의 선택 처리에 의해, 임의의 지연 유닛을 바이패스할 수 있고, 이것에 의해 지연 회로(10)의 지연 시간을 조정할 수 있다.

예를 들면 디폴트 상태에서는, 선택 회로(42)는, 탭(PK∼PL) 중의 한가운데의 탭인 티피컬값에 대응하는 탭으로부터의 지연 신호를 선택하고 있다. 그리고 비교 결과 레지스터(30)의 비교 결과 데이터에 의해 측정된 지연 시간이, 제조 로트의 프로세스 변동에 의한 편차에 의해, 티피컬값보다도 길다고 판단된 경우에는, 지연 회로(10)의 지연시간을 짧게 할 필요가 있다. 이 때문에 테스터는, 지연 시간을 짧게 하는 데이터에 ADT를 설정한다. 그리고 예를 들면 지연시간을 최소로 하는 데이터에 ADT가 설정된 경우에는, 선택 회로(42)는, 탭(PK)으로부터의 지연 신호(DSK)를 선택한다. 그렇게 하면 지연 유닛(DK+1∼DL)의 모두가 바이패스되기 때문에, 지연 회로(10)의 지연 시간이 최소가 되는 조정이 행해진다. 이것에 의해 제조 로트의 프로세스 변동에 의한 지연 시간의 편차를 흡수할 수 있다.

한편, 비교 결과 데이터에 의해 측정된 지연 시간이, 제조 로트의 프로세스 변동에 의한 편차에 의해, 티피컬값보다도 짧다고 판단된 경우에는, 지연 시간을 길게 할 필요가 있다. 이 때문에, 테스터는, 지연 시간을 길게 하는 데이터에 ADT를 설정한다. 그리고 예를 들면 지연 시간을 최대로 하는 데이터에 ADT가 설정되어 있었던 경우에는, 선택 회로(42)는, 탭(PL)으로부터의 지연 신호(DSL)를 선택한다. 그렇게 하면, 지연 유닛(DK+1∼DL)은 바이패스되지 않게 되기 때문에, 지연 회로(10)의 지연 시간이 최대가 되는 조정이 행해진다. 이것에 의해 제조 로트의 프로세스 변동에 의한 지연 시간의 편차를 흡수할 수 있다.

또한 도 2나 도 7에서는, 지연 시간 측정용의 탭(PM∼PN)과 지연 시간 조정용의 탭(PK∼PL)이 별도로 되어 있지만, 이들의 탭(PM∼PN과 PK∼PL)을 공통화하여, 동일 탭이 되도록 해도 된다. 즉 본 실시 형태에서는, N>M>L>K이어도 되고, N=L, M=K이어도 된다.

도 8에 도시하는 바와 같이 조정 회로(40)는 지연 시간의 티피컬값 설정용의 제2 선택 회로(44)를 포함할 수 있다. 이 선택 회로(44)는, 집적 회로 장치의 기종마다 결정되는 지연 시간의 티피컬값을 조정하기 위한 회로이다. 이 선택 회로(44)에는, 지연 회로(10)의 제I∼제J 탭(PI∼PJ)으로부터 출력되는 제I∼제J 지연 신호(DSI∼DSJ)가 입력된다. 그리고 선택 회로(44)는, 지연 신호(DSI∼DSJ) 중 어느 하나의 지연 신호를 선택하여 SQ2로서 출력한다.

지연 유닛(DJ)의 이웃의 지연 유닛(DJ+1)에는, 지연 유닛(DJ)이 출력하는 지 연 신호(DSJ)는 입력되어 있지 않다. 그 대신에 지연 유닛(DJ+1)에는, 선택 회로(44)의 출력(SQ2)이 입력된다. 또 지연 유닛(DJ+1)의 출력은 제(J+1) 탭(PJ+1)에 접속되고, 탭(PJ+1)은 지연 유닛(DJ+2)의 입력에 접속된다.

도 8과 같은 구성으로 하면 지연 회로(10)의 티피컬값의 지연 시간을 조정할 수 있다. 즉 지연 회로의 지연 시간의 티피컬값은 회로 시뮬레이션에 의해 구할 수 있다. 그러나, 회로 시뮬레이션에서의 배선의 기생 용량과, 실제 기기의 집적 회로 장치의 배선의 기생 용량과는 일반적으로 다르다. 따라서, 기존의 회로 라이브러리를 이용한 회로 시뮬레이션에 의해, 지연 시간의 티피컬값을 설정하였다고 해도, 실제로 제조된 집적 회로 장치에 포함되는 지연 회로의 지연 시간은, 설정된 티피컬값에 일치하지 않는 경우가 많다. 이와 같은 경우에, 도 8의 선택 회로(44)를 이용하여 지연 시간의 티피컬값을 각 기종마다 설정하면, 도 7의 선택 회로(42)에 의한 지연 시간의 조정 범위의 중심 부근이 티피컬값이 되는 것과 같은 설정이 가능해진다. 이것에 의해, 도 7의 선택 회로(42)에 의한 조정 범위의 폭을 최대한으로 할 수 있고, 보다 적절한 지연 시간의 조정을 실현할 수 있다.

예를 들면, 회로 시뮬레이션 종료 후에 제조된 테스트 샘플에서의 지연 시간의 티피컬값이, 허용 범위 내의 최대값인 것으로 한다. 이 경우에는, 선택 회로(44)가, 지연 유닛(DI)으로부터의 지연 신호(DSI)를 선택하도록 한다. 그렇게 하면 지연 유닛(DI+1∼DJ)의 모두가 바이패스되기 때문에, 지연 회로(10)의 지연 시간이 최소가 된다. 이것에 의해, 지연 시간의 조정 범위의 중심이 티피컬값이 되는 설정을 실현할 수 있다.

한편, 테스트 샘플에서의 지연 시간의 티피컬값이, 허용 범위 내의 최소값인 것으로 한다. 이 경우에는, 선택 회로(44)가, 지연 유닛(DJ)으로부터의 지연 신호(DSJ)를 선택하도록 한다. 그렇게 하면 지연 유닛(DI+1∼DJ)이 바이패스되지 않게 되기 때문에, 지연 회로(10)의 지연 시간이 최대가 된다. 이것에 의해, 지연 시간의 조정 범위의 중심이 티피컬값이 되는 설정을 실현할 수 있다.

또한 도 7의 선택 회로(42)(셀렉터)는, 조정 데이터(ADT)에 기초하여 지연 신호(DSK∼DSL) 중 어느 하나를 선택시키는 논리 회로에 의해 구성할 수 있다. 한편, 도 8의 선택 회로(44)에서는, 선택되는 지연 신호가 집적 회로 장치의 기종마다 고정된다. 따라서 이 선택 회로(44)는, 반드시 논리 회로를 포함할 필요는 없고, 마스크 패턴에 의해 결정되는 배선 패턴(고정 배선 패턴)에 의해 구성할 수 있다. 단 도 8의 선택 회로(44)에서도, 선택 처리를 위한 논리 회로를 포함시키고, 조정 데이터에 기초하여 지연 신호를 선택할 수 있도록 해도 된다. 이 경우에는, 예를 들면 집적 회로 장치의 전원 투입시에, 비휘발성 메모리 소자로부터, 기종마다 고정된 조정 데이터를 읽어 들이고, 이 조정 데이터에 기초하여 선택 회로(44)가 지연 신호를 선택하도록 하면 된다.

5. 변형예

도 9에 지연 조정 회로의 변형예를 도시한다. 도 9의 구성이 도 2와 다른 것은, 도 9에서는 정전압 발생 회로(50)가 설치되어 있는 점이다.

정전압 발생 회로(50)는 전원 전압(VDD, VSS)에 기초하여 정전압(VR)을 발생하여 출력한다. 보다 구체적으로는 예를 들면 VDD의 레귤레이션을 행함으로써 정 전압(VR)을 발생한다. 그리고 발생된 정전압(VR)은 지연 회로(10), 비교 회로(20), 조정 회로(40)에 공급되고, 이들의 회로는 정전압(VR)을 전원 전압으로서 동작한다.

이와 같이 하면, 지연 회로(10)는, VDD의 전압 레벨이 변동해도, 항상 일정의 정전압(VR)에 기초하여 동작할 수 있게 된다. 따라서, 지연 회로(10)의 지연 유닛(DI∼DN)에서의 지연 시간이 VDD의 전압 변동에 의존하지 않게 되고, 전원 전압에 의한 변동 계수(0.085∼1.15)를 무시할 수 있게 된다. 따라서, 예를 들면 도 9의 구성의 지연 조정 회로에서 조정된 지연 신호에 기초하여, 도 1의 홀드 타임(THL) 등의 AC 특성을 조정하면, AC 특성의 사양에 관한 유저의 더욱 엄격한 요구에도 응하는 것이 가능해진다.

또한 도 9에서는, 지연 회로(10), 비교 회로(20), 조정 회로(40)의 모두에 대해서, 전원 전압으로서 정전압(VR)을 공급하고 있다. 그러나 본 실시 형태에서는, 적어도 지연 회로(10)에만 정전압(VR)이 공급되면 된다. 그리고 예를 들면 지연 회로(10)에만 정전압(VR)을 공급하는 경우에는, 지연 회로(10)와 비교 회로(20)의 사이나, 지연 회로(10)와 조정 회로(40)의 사이에, VR, VDD 사이의 전압 레벨 변환을 행하는 레벨 시프터 등을 설치하면 된다.

6. 집적 회로 장치

도 10에 본 실시 형태의 집적 회로 장치(60)의 구성예를 도시한다. 또한 본 실시 형태의 집적 회로 장치(60)는 도 10의 구성에 한정되는 것이 아니라, 도 10의 회로 블록의 일부를 생략하거나, 다른 회로 블록을 추가하거나, 회로 블록간의 접 속 형태를 다르게 해도 된다.

집적 회로 장치(60)는, 리드 신호(XRD)(광의로는 입력 신호(IS))가 입력되는 제1 I/O 셀(70)을 포함한다. 이 I/O 셀(70)은 입력용의 I/O 셀이다. 또 집적 회로 장치(60)는, 데이터 신호 DATA(광의로는 출력 신호)가 출력되는 제2 I/O 셀(80)(8비트분의 셀)을 포함한다. 이 I/O 셀(80)은 출력용 또는 입출력 겸용의 I/O 셀이다.

집적 회로 장치(60)는, 도 2, 도 9 등에서 설명한 지연 조정 회로(90)를 포함한다. 이 지연 조정 회로(90)에는, I/O 셀(70)을 통해서 리드 신호(XRD)(IS)가 입력되고, 지연 시간이 조정된 지연 신호(DS)를 출력한다.

집적 회로 장치(60)는 초기값 설정 회로(100)(퓨즈 회로)를 포함한다. 이 초기값 설정 회로(100)는, 지연 회로(10)에서의 지연 신호의 지연 시간을 조정하기 위한 조정 데이터(ADT)를 출력하는 회로이다. 이 초기값 설정 회로(100)는, 퓨즈 소자(혹은 비휘발성 메모리 소자)나, 퓨즈 소자(비휘발성 메모리 소자)의 설정 상태를 취입하여 기억하는 래치 회로나, 이 래치 회로에 공급되는 래치 클럭을 생성하는 래치 클럭 생성 회로 등을 포함할 수 있다. 그리고 지연 조정 회로(90)는, 이 초기값 설정 회로(100)로부터의 조정 데이터(ADT)에 기초하여, 지연 신호(DS)의 지연 시간을 조정한다. 보다 구체적으로는, 도 2의 비교 결과 레지스터(30)의 비교 결과 데이터를 읽어 들인 테스터는, 지연 시간의 측정 결과에 기초하여 초기값 설정 회로(100)의 퓨즈 소자의 커트 처리(혹은 비휘발성 메모리 소자로의 데이터의 기입 처리)를 행한다. 그리고 초기값 설정 회로(100)는, 커트 처리 후의 퓨즈 소 자의 설정 상태(비휘발성 메모리 소자로의 기입 데이터)에 의해 결정되는 조정 데이터(ADT)를, 지연 조정 회로(90)에 출력한다. 이것에 의해, 지연 조정 회로(90)의 지연 신호(DS)의 지연 시간을, 측정 결과에 따른 알맞은 시간으로 설정할 수 있다.

집적 회로 장치(60)는 출력 제어 신호 생성 회로(110)를 포함한다. 이 출력 제어 신호 생성 회로(110)는, I/O 셀(80)을 통해서 출력되는 DATA의 출력 제어 신호(OE, LT)를, 지연 조정 회로(90)로부터의 지연 신호(DS)에 기초하여 생성한다. 여기에서 OE는, I/O 셀(80)의 아웃풋 인에이블 신호이고, LT는, 래치 회로(130)의 래치 클럭이다.

집적 회로 장치(60)는 RAM(120)(광의로는 메모리)과 래치 회로(130)를 포함한다. RAM(120)으로부터 독출된 예를 들면 8비트의 RDATA는, 래치 클럭(LT)에 기초하여 래치 회로(130)에 래치된다. 그리고 래치 회로(130)의 출력인 예를 들면 8비트의 DATA가 I/O 셀(80)을 통해서 외부로 출력된다.

도 11에 I/O 셀(80)의 구체예를 도시한다. 아웃풋 인에이블 신호(OE)가 로우 레벨이 되면, NAND1, NOR1의 출력은, 각각, 하이 레벨, 로우 레벨로 고정된다. 따라서 트랜지스터(PTR, NTR)는 모두 오프가 되고, I/O 셀(80)의 패드(82)에 접속되는 노드(N1)는 하이 임피던스 상태가 된다.

한편, 아웃풋 인에이블 신호(OE)가 하이 레벨이 되면, NAND1, NOR1은 도통 상태가 된다. 따라서 DATA가 하이 레벨이 되면, 트랜지스터(PTR)가 온이 되고, 패드(82)에 접속되는 노드(N1)는 하이 레벨이 된다. 한편, DATA가 로우 레벨이 되 면, 트랜지스터(NTR)가 온이 되고, 노드(N1)는 로우 레벨이 된다.

도 12에 신호(XRD, DS, LT, OE, DATA)의 타이밍 파형예를 도시한다. 도 12의 B1에 나타내는 바와 같이 지연 신호(DS)는, 리드 신호(XRD)를 지연 시간(TD)만큼 지연시킨 신호이다. 이 지연 시간(TD)은, 조정 데이터(ADT)에 기초하여 지연 조정 회로(90)에 의해 조정된다.

래치 클럭(LT)은, 출력 제어 신호 생성 회로(110)가 리드 신호(XRD)나 지연 신호(DS) 등에 기초하여 생성한다. 예를 들면 리드 신호(XRD)와 지연 신호(DS)의 논리곱을 구함으로써, 래치 클럭(LT)을 생성할 수 있다. 래치 회로(130)는, 도 12의 B2, B3에 나타내는 바와 같이, 래치 클럭(LT)의 상승 에지로, RAM(120)으로부터 RDATA를 래치하여 DATA를 출력한다.

아웃풋 인에이블 신호(OE)도, 출력 제어 신호 생성 회로(110)가 리드 신호(XRD)나 지연 신호(DS) 등에 기초하여 생성한다. 예를 들면 리드 신호(XRD)가 액티브(로우 레벨)하게 되면, 도 12의 B4에 나타내는 바와 같이 아웃풋 인에이블 신호(OE)도 액티브(하이 레벨)하게 된다. 한편, 지연 신호(DS)가 비액티브(하이 레벨)하게 되면, B5에 나타내는 바와 같이 아웃풋 인에이블 신호(OE)도 비액티브(로우 레벨)하게 된다.

이상과 같이, 출력 제어 신호 생성 회로(110)가 래치 클럭(LT)이나 아웃풋 인에이블 신호(OE)를 생성함으로써, 도 12의 B6에 나타내는 홀드 타임(THL)을 적절히 설정할 수 있다. 그리고 도 12로부터 명확하게 알 수 있는 바와 같이, 이 홀드 타임(THL)의 길이는, 지연 신호(DS)의 지연 시간(TD)에 의해 결정된다. 그리고 본 실시 형태의 수법에 의하면, 지연 조정 회로(90)가, 프로세스 변동에 거의 의존하지 않는 정확한 길이의 지연 시간(TD)으로 지연하는 신호(DS)를 출력할 수 있다. 이것에 의해, 홀드 타임(THL)의 길이도, 프로세스 변동에 거의 의존하지 않게 된다. 이 결과, 홀드 타임(THL)의 AC 특성의 수단에 관한 유저의 엄격한 요구에도 응하는 것이 가능해진다.

7. 초기 상태 설정 회로

도 13에, 도 10의 초기 상태 설정 회로(100)(퓨즈 회로)의 구성예를 도시한다. 또한 본 실시 형태의 초기 상태 설정 회로는 도 13의 구성에 한정되는 것이 아니라, 도 13의 회로의 일부를 생략하거나, 다른 회로 요소를 추가하거나, 회로간의 접속 형태를 다르게 해도 된다. 예를 들면 테스트 회로(테스트용 신호를 유지하는 플립플롭 회로, 셀렉터) 등을 생략하는 구성으로 해도 된다. 또 퓨즈 소자의 비트수는 3비트에 한정되지 않고, 2비트나 4비트 이상이어도 된다. 또 퓨즈 소자 대신에 비휘발성 메모리 소자(EEPROM 등의 데이터의 재기록이 가능한 비휘발성 메모리 소자)를 이용해도 된다.

초기 상태 설정 회로(100)는, 퓨즈 소자(FE1, FE2, FE3)(혹은 비휘발성 메모리 소자)와, 래치 회로(301, 302, 303)와, 테스트용 신호를 유지하는 플립플롭 회로(311, 312, 313)와, 셀렉터(321, 322, 323)와, 선택 신호 생성 회로(330)와, 래치 클럭 생성 회로(340)를 포함한다. 또한 이들의 일부를 생략하는 구성으로 해도 된다.

퓨즈 소자(FE1, FE2, FE3)의 일단에는 VDD(제1 전원 전압)가 접속된다. 따 라서 퓨즈 소자(FE1∼FE3)가 비절단 상태인 경우에는, 퓨즈 소자(FE1∼FE3)의 타단의 전압 레벨은 거의 VDD가 된다. 또 퓨즈 소자(FE1, FE2, FE3)의 타단에는 래치 회로(301, 302, 303)가 접속된다.

래치 회로(301∼303)는, 퓨즈 소자(FE1∼FE3)(혹은 비휘발성 메모리 소자)의 설정 상태(절단 상태·비절단 상태)를 조정 데이터(ADT1∼ADT3)로서 취입하여 기억한다. 구체적으로는, 래치 회로(301∼303)는, 퓨즈 소자(FE1∼FE3)의 타단의 전압 레벨에 대응한 데이터(논리 레벨)를 취입하여, 래치 데이터(LD1∼LD3)를 출력한다. 예를 들면 퓨즈 소자(FE1)가 비절단 상태인 경우에는, 퓨즈 소자(FE1)의 타단의 전압 레벨은 거의 VDD가 된다. 따라서, 래치 회로(301)는「1」의 데이터를 유지하고, 래치 데이터(LD1)로서「0」을 출력한다. 한편, 퓨즈 소자(FE1)가 절단 상태인 경우에는, 퓨즈 소자(FE1)의 타단은 오픈 상태가 된다. 따라서 래치 회로(301)는, 래치 클럭(LCLK)이 액티브하게 됨으로써 설정된 「0」의 데이터를 유지하고, 래치 데이터(LD1)로서「1」을 출력한다. 래치 회로(302, 303)에 대해서도 동일하다.

그런데 퓨즈 소자(FE1∼FE3)는, 일단 절단시키면 복원시킬 수 없다. 그래서 도 13의 초기 상태 설정 회로(100)에서는, 테스트용 신호(TI1∼TI3)를 이용하여, 퓨즈 소자(FE1∼FE3)를 절단시킨 상태와 등가인 상태를 만들어 낼 수 있게 되어 있다. 이와 같이 함으로써, 퓨즈 소자(FE1∼FE3)의 설정 상태에 의해 만들어 내어진 상태가 허용 범위 내인지의 여부를 사전에 확인할 수 있다. 이 때문에, 플립플롭 회로(311∼313)는, 테스트 모드 설정 신호(XTMODE)의 하강 에지로, 테스트용 신호(TI1∼TI3)를 유지하고, 유지한 TI1∼TI3를 테스트용 래치 데이터(TLD1∼TLD3)로서 출력한다. 그리고 테스트 모드시에는 셀렉터(321∼323)가, 선택 신호(SEL)에 기초하여 테스트용 래치 데이터(TLD1∼TLD3)를 선택하여, 조정 데이터(ADT1∼ADT3)로서 출력한다.

선택 신호 생성 회로(330)는, 선택 신호(SEL)을 생성하여 셀렉터(321∼323)에 출력한다. 구체적으로는 선택 신호 생성 회로(330)는 RS 플립플롭을 포함한다. 그리고 이 RS 플립플롭은, 테스트 모드 설정 신호(XTMODE)의 반전 신호를 세트 신호로 하고, 래치 클럭(LCLK)을 리셋 신호로 하여, 선택 신호(SEL)를 생성한다. 구체적으로는 테스트 모드 설정 신호(XTMODE)로서 로우 레벨의 펄스가 입력되면, 선택 신호(SEL)가 하이 레벨이 되고, 셀렉터(321∼323)는, 테스트용 래치 데이터(TLD1∼TLD3)의 쪽을 선택한다. 한편, 래치 클럭(LCLK)으로서 하이 레벨의 펄스가 입력되면, 선택 신호(SEL)가 로우 레벨이 되고, 셀렉터(321∼323)는, 퓨즈 소자(FE1∼FE3)에 의해 설정된 래치 데이터(LD1∼LD3)의 쪽을 선택한다.

래치 클럭 생성 회로(340)는, 퓨즈 소자(FE1∼FE3)(혹은 비휘발성 메모리 소자)의 설정 상태를 래치 회로(301∼303)에 취입하기 위한 래치 클럭(LCLK)을 생성한다. 예를 들면 도 14의 신호 타이밍 파형예에서, C1에 도시하는 바와 같이 신호(RCOM)로서 하이 레벨의 펄스가 입력되면, C2에 도시하는 바와 같이, 그 펄스의 하강 에지를 기준으로, 인버터 회로의 3단분의 지연 시간의 펄스폭을 갖는 래치 클럭(LCLK)이 생성된다. 그렇게 하면, 생성된 래치 클럭(LCLK)의 펄스에 의해, 래치 회로(301∼303)는, 퓨즈 소자(FE1∼FE3)의 설정 상태를 취입하여, FE1∼FE3의 설정 상태에 따른 래치 데이터(LD1∼LD3)를 출력한다. 또 래치 클럭(LCLK)의 펄스에 의 해 선택 신호(SEL)가 로우 레벨로 리셋되기 때문에, 셀렉터(321∼323)는, 래치 회로(301∼303)로부터의 래치 데이터(LD1∼LD3)를 선택하여, 조정 데이터(ADT1∼ADT3)로서 출력한다. 이와 같이 하여, 퓨즈 소자(FE1∼FE3)의 설정 상태에 따른 조정 데이터(ADT1∼ADT3)가 초기 상태 설정 회로(100)로부터 출력되게 된다.

그런데, 정전기 등의 외래 노이즈가 발생한 경우에, 래치 회로(301∼303)의 유지 내용(FE1∼FE3의 설정 상태)이 변화해 버리는 경우가 있다. 이 때문에, 퓨즈 소자(FE1∼FE3)의 설정 상태를 래치 회로(301∼303)에 취입하는 처리는, 주기적으로 행하는 것이 바람직하다. 보다 구체적으로는, 집적 회로 장치가 액정 드라이버인 경우에는, 프레임 신호나 표시 온 신호 등을 래치 클럭 생성 회로(340)에 입력한다. 그리고 래치 클럭(LCLK)의 펄스를 주기적으로 생성하여, 퓨즈 소자(FE1∼FE3)의 설정 상태를 래치 회로(301∼303)에 주기적으로 취입하도록 한다(주기적으로 리프레시하도록 한다).

그러나, 이와 같은 주기적인 취입 처리(주기적인 리프래시)를 행하면, 비절단 상태의 퓨즈 소자에 접속되는 래치 회로 등에서, 관통 전류가 흘러 버려서, 전력의 절약에 방해가 된다. 한편, 초기 상태 설정 회로(100)가 출력하는 조정 데이터(ADT1∼ADT3)는, 도 7의 리드 신호(XRD)(입력 신호(IS))가 액티브하게 되기 전에 설정되어 있으면 충분하다.

그래서 본 실시 형태에서는, 래치 클럭 생성 회로(340)가, 지연 회로(10)에 리드 신호(XRD)(입력 신호(IS))가 입력되기 전에 앞서서, 래치 클럭을 생성하여 래치 회로(301∼303)에 출력하도록 한다. 그리고 래치 회로(301∼303)가, 이 래치 클럭에 기초하여, 지연 회로(10)에 리드 신호(XRD)(입력 신호(IS))가 입력되기 전에 앞서서, 퓨즈 소자(혹은 비휘발성 메모리 소자)의 설정 상태를 취입하도록 한다. 구체적으로는, 리드 신호(XRD)가 액티브(로우 레벨)하게 되기 전에 앞서서, 도 14의 C1에 도시하는 바와 같은 신호(RCOM)(리드 관련의 동작이 있었을 때에 액티브하게 되는 신호)를 래치 클럭 생성 회로(340)에 입력한다. 그리고 리드 신호(XRD)가 액티브(로우 레벨)하게 되기 전에 앞서서, 래치 클럭 생성 회로(340)가 래치 클럭(LCLK)을 생성하여 래치 회로(301∼303)에 출력하고, 래치 회로(301∼303)가 퓨즈 소자(FE1∼FE3)의 설정 상태를 조정 데이터로서 취입한다.

이와 같이 하면, 리드 신호(XRD)의 입력이 있는 경우에만, 래치 회로(301∼303)로의 퓨즈 소자(FE1∼FE3)의 설정 상태의 취입 처리(리프레시 처리)가 행해지게 된다. 따라서, 주기적인 신호에 의해 취입 처리를 행하는 경우에 비해서, 장치의 전력의 절약을 도모할 수 있다는 이점이 있다.

8. 지연 조정 방법

다음에 본 실시 형태의 지연 조정 방법에 대해서 상세하게 설명한다. 도 15(A)는, 도 2의 지연 유닛을 모식적으로 도시한 것이다.

예를 들면 도 15(A)의 F1에 나타내는 티피컬값 설정용의 지연 유닛은, 도 2의 지연 유닛(DI∼DJ)에 상당한다. 또 F2에 나타내는 고정값용의 지연 유닛은, 지연 유닛(DJ와 DK)의 사이에 있는 지연 유닛에 상당한다. 또 F3에 나타내는 지연 시간 조정용의 지연 유닛은, 지연 유닛(DK∼DL)에 상당한다. 또 F4에 나타내는 지연 시간 측정용의 지연 유닛은, 지연 유닛(DM∼DN)에 상당한다.

본 실시 형태에서는, F4에 나타내는 지연 시간 측정용의 지연 유닛(DM∼DN)을 이용하여, 지연 회로(10)에서의 지연 시간을 측정한다. 그리고 측정된 지연 시간(비교 결과 데이터)에 기초하여, 조정 데이터를 설정한다. 그리고 F3에 나타내는 지연 시간 조정용의 지연 유닛(DK∼DL)을 이용하여, 지연 회로(10)에서의 지연 시간을 조정한다. 또 집적 회로 장치의 기종마다 다른 지연 시간의 티피컬값은, F1에 나타내는 티피컬값 설정용의 지연 유닛(DI∼DJ)을 이용하여 설정한다.

도 15(B)는, 지연 시간 측정용의 지연 유닛(DM∼DN)으로 측정된 데이터와, 퓨즈 소자(FE4∼FE1)의 설정 상태의 관계를 도시하는 도면이다. 도 15(B)에서 「0」은, 퓨즈 소자(FE4∼FE1)를 비절단 상태인 채로 하는 것을 의미하고,「1」은 퓨즈 소자(FE4∼FE1)를 절단 상태로 하는 것을 의미한다. 또한 도 15(B)는, 도 13과는 달리 퓨즈 소자가 4비트인 경우의 예이다.

예를 들면 F4에 나타내는 지연 시간 측정용의 지연 유닛(DM∼DN)으로 측정된 데이터가「0」이고, 지연 시간이 티피컬값인 경우에는, 모든 퓨즈 소자(FE1∼FE4)를 비절단 상태인 채로 한다. 또 측정 데이터가「-8」이고, 지연 시간이 짧은 경우에는, 퓨즈 소자(FE4)만을 절단 상태로 한다. 한편, 측정 데이터가「7」이고, 지연 시간이 긴 경우에는, 퓨즈 소자(FE3, FE2, FE1)를 절단 상태로 한다. 그리고 이와 같이 하여 설정된 퓨즈 소자(FE1∼FE4)에 기초하여, 도 13의 초기값 설정 회로(100)가 조정 데이터를 출력한다. 그리고 이 조정 데이터에 기초하여, 조정 회로(40)가, 지연 시간 조정용의 지연 유닛(DK∼DL)을 이용한 조정 처리를 행함으로써, 프로세스 변동 등에 거의 의존하지 않는 지연 시간을 얻을 수 있다.

도 16은 본 실시 형태의 지연 조정 방법의 순서를 나타내는 플로 챠트이다.

우선 집적 회로 장치를 테스트 모드로 설정한다(단계 S1). 그리고 XRD의 단자(지연 회로)에, 소정의 펄스폭 시간(예를 들면 50ns)의 테스트용 입력 신호를 입력한다(단계 S2). 그리고 테스트 모드를 해제한다(단계 S3).

다음에, 비교 결과 레지스터로부터 비교 결과 데이터(지연 테이블값, 지연 측정 데이터)를 독출한다(단계 S4). 그리고 독출한 비교 결과 데이터에 기초하여, 퓨즈 소자를 커트하여(또는 EEPROM에 데이터를 기입하여), 지연 시간의 조정 데이터를 설정한다(단계 S5).

다음에 테스트 모드로 설정하여(단계 S6), XRD의 단자(지연 회로)에, 소정의 펄스폭 시간(예를 들면 50ns)의 테스트용 입력 신호를 재차 입력한다(단계 S7). 그리고 테스트 모드를 해제한다(단계 S8).

다음에, 비교 결과 레지스터로부터 비교 결과 데이터를 독출하여, 지연 시간이 설정 시간의 허용 범위 내(+/-1ns)에 들어가 있는지의 여부를 확인한다(단계 S9).

예를 들면, 소망하는 퓨즈 소자가 틀림없이 절단되어 있는 것을 확인하는 수법으로서, 도 16의 단계 S5에서 조정 데이터를 설정한 후에, 테스터가, 도 10의 출력용 I/O 셀(80)로부터의 출력 신호의 지연값을 측정하여 확인하는 수법을 생각할 수 있다.

그러나, 전술한 바와 같이, 테스트시에 출력용 I/O 셀(80)의 출력 단자에 부가되는 기생 용량은 대단히 큰 한편으로, 출력용 I/O 셀(80)의 구동 능력은 낮다. 따라서, 출력 I/O 셀(80)로부터의 출력 신호의 파형이 둔해져 버려서, 정확한 지연 시간을 측정할 수 없다는 문제가 있다.

그래서 본 실시 형태에서는, 도 16의 단계 S5에서 조정 데이터를 설정한 후에, 단계 S7에 나타내는 바와 같이, 소정의 펄스폭 시간의 테스트용 입력 신호를 재차 입력한다. 그리고 단계 S9에 나타내는 바와 같이, 비교 결과 데이터를 독출하고, 지연 시간이 설정 시간의 허용 범위 내에 들어가 있는지의 여부를 확인한다.

이와 같이 하면, 소망하는 퓨즈 소자가 틀림없이 절단되어 있는지의 여부를, 비교 결과 데이터를 독출하는 것 만으로 확실하게 확인할 수 있다. 따라서, 지연 시간의 조정 후에 테스터로 지연 시간을 측정하는 수법에 비해서, 테스트의 시간을 생략할 수 있는 동시에 테스트의 신뢰성을 향상할 수 있다.

또한, 본 발명은 상술한 실시 형태에 한정되는 것이 아니라, 본 발명의 요지의 범위 내에서 다양한 변형 실시가 가능하다.

예를 들면, 명세서 또는 도면 중의 기재에서 광의나 동의인 용어로서 인용된 용어는, 명세서 또는 도면 중의 다른 기재에서도 광의나 동의인 용어로 치환할 수 있다.

또 지연 조정 회로, 지연 회로, 비교 회로, 비교 결과 레지스터, 집적 회로 장치 등의 구성은, 도 2 내지 도 10 등에서 상세하게 설명한 구성에 한정되지 않고, 다양한 변형 실시가 가능하다.

본 발명에 의하면, 테스터 등이, 비교 결과 레지스터로부터 비교 결과 데이 터를 독출하고, 독출된 비교 결과 데이터에 기초하여, 조정 회로에서의 지연 시간의 조정의 정도를 설정하면, 지연 시간이 알맞은 조정을 실현할 수 있다.

Claims (12)

1. 삭제
2. 다수의 지연 유닛을 포함하고, 입력 신호가 입력되어, 입력 신호의 지연 신호를 출력하는 지연 회로와,

   상기 지연 회로에 입력된 테스트용 입력 신호의 펄스의 펄스폭 시간과, 상기 지연 회로의 상기 다수의 지연 유닛간의 다수의 탭 중 제M∼제N(M, N은 N>M이 되는 정수) 탭으로부터 출력되는 제M∼제N 지연 신호의 제M∼제N 지연 시간의 비교 결과 데이터를, 비교 결과 레지스터에 기억하는 비교 회로와,

   상기 지연 회로에서의 지연 신호의 지연 시간을 조정하는 조정 회로를 포함하고,

   상기 비교 회로가, 제1∼제(N-M+1) 논리 회로와, 제1∼제(N-M+1) 플립플롭 회로에 의해 구성되는 상기 비교 결과 레지스터를 포함하고,

   상기 제1∼제(N-M+1) 논리 회로의 제1 입력에는, 상기 테스트용 입력 신호가 입력되고, 상기 제1∼제(N-M+1) 논리 회로의 제2 입력에는, 상기 제M∼제N 지연 신호가 입력되고, 상기 제1∼제(N-M+1) 논리 회로의 출력이, 상기 제1∼제(N-M+1) 플립플롭 회로의 클럭 단자에 입력되는 것을 특징으로 하는 지연 조정 회로.
3. 다수의 지연 유닛을 포함하고, 입력 신호가 입력되어, 입력 신호의 지연 신호를 출력하는 지연 회로와,

   상기 지연 회로에 입력된 테스트용 입력 신호의 펄스의 펄스폭 시간과, 상기 지연 회로의 상기 다수의 지연 유닛간의 다수의 탭 중 제M∼제N(M, N은 N>M이 되는 정수) 탭으로부터 출력되는 제M∼제N 지연 신호의 제M∼제N 지연 시간의 비교 결과 데이터를, 비교 결과 레지스터에 기억하는 비교 회로와,

   상기 지연 회로에서의 지연 신호의 지연 시간을 조정하는 조정 회로를 포함하고,

   상기 비교 회로가, 제1∼제(N-M+1) 플립플롭 회로에 의해 구성되는 상기 비교 결과 레지스터를 포함하고,

   상기 제1∼제(N-M+1) 플립플롭 회로의 데이터 단자에는, 상기 제M∼제N 지연 신호가 입력되고, 상기 제1∼제(N-M+1) 플립플롭 회로의 클럭 단자에는, 상기 테스트용 입력 신호가 입력되는 것을 특징으로 하는 지연 조정 회로.
4. 다수의 지연 유닛을 포함하고, 입력 신호가 입력되어, 입력 신호의 지연 신호를 출력하는 지연 회로와,

   상기 지연 회로에 입력된 테스트용 입력 신호의 펄스의 펄스폭 시간과, 상기 지연 회로의 상기 다수의 지연 유닛간의 다수의 탭 중 제M∼제N(M, N은 N>M이 되는 정수) 탭으로부터 출력되는 제M∼제N 지연 신호의 제M∼제N 지연 시간의 비교 결과 데이터를, 비교 결과 레지스터에 기억하는 비교 회로와,

   상기 지연 회로에서의 지연 신호의 지연 시간을 조정하는 조정 회로를 포함하고,

   상기 조정 회로가,

   상기 지연 회로의 다수의 탭 중 제K∼제L(K, L은 L>K가 되는 정수) 탭으로부터 출력되는 제K∼제L 지연 신호가 입력되고, 상기 제K∼제L 지연 신호 중 어느 하나의 지연 신호를 선택하여 출력하는 지연 시간 조정용의 제1 선택 회로를 포함하고,

   상기 제1 선택 회로의 출력이, 상기 지연 회로의 제(L+1) 탭이 그 출력에 접속되는 제(L+1) 지연 유닛에 입력되는 것을 특징으로 하는 지연 조정 회로.
5. 다수의 지연 유닛을 포함하고, 입력 신호가 입력되어, 입력 신호의 지연 신호를 출력하는 지연 회로와,

   상기 지연 회로에 입력된 테스트용 입력 신호의 펄스의 펄스폭 시간과, 상기 지연 회로의 상기 다수의 지연 유닛간의 다수의 탭 중 제M∼제N(M, N은 N>M이 되는 정수) 탭으로부터 출력되는 제M∼제N 지연 신호의 제M∼제N 지연 시간의 비교 결과 데이터를, 비교 결과 레지스터에 기억하는 비교 회로와,

   상기 지연 회로에서의 지연 신호의 지연 시간을 조정하는 조정 회로를 포함하고,

   상기 조정 회로가,

   상기 지연 회로의 다수의 탭 중 제I∼제J(I, J는 J>I가 되는 정수) 탭으로부터 출력되는 제I∼제J 지연 신호가 입력되고, 상기 제I∼제J 지연 신호 중 어느 하나의 지연 신호를 선택하여 출력하는 지연 시간의 티피컬값 설정용의 제2 선택 회로를 포함하고,

   상기 제2 선택 회로의 출력이, 상기 지연 회로의 제(J+1) 탭이 그 출력에 접속되는 제(J+1) 지연 유닛에 입력되는 것을 특징으로 하는 지연 조정 회로.
6. 다수의 지연 유닛을 포함하고, 입력 신호가 입력되어, 입력 신호의 지연 신호를 출력하는 지연 회로와,

   상기 지연 회로에 입력된 테스트용 입력 신호의 펄스의 펄스폭 시간과, 상기 지연 회로의 상기 다수의 지연 유닛간의 다수의 탭 중 제M∼제N(M, N은 N>M이 되는 정수) 탭으로부터 출력되는 제M∼제N 지연 신호의 제M∼제N 지연 시간의 비교 결과 데이터를, 비교 결과 레지스터에 기억하는 비교 회로와,

   상기 지연 회로에서의 지연 신호의 지연 시간을 조정하는 조정 회로와,

   정전압을 발생하는 정전압 발생 회로를 포함하고,

   상기 지연 회로가,

   상기 정전압 발생 회로에서 발생된 정전압을 전원 전압으로 하여 동작하는 것을 특징으로 하는 지연 조정 회로.
7. 다수의 지연 유닛을 포함하고, 입력 신호가 입력되어, 입력 신호의 지연 신호를 출력하는 지연 회로와,

   상기 지연 회로에 입력된 테스트용 입력 신호의 펄스의 펄스폭 시간과, 상기 지연 회로의 상기 다수의 지연 유닛간의 다수의 탭 중 제M∼제N(M, N은 N>M이 되는 정수) 탭으로부터 출력되는 제M∼제N 지연 신호의 제M∼제N 지연 시간의 비교 결과 데이터를, 비교 결과 레지스터에 기억하는 비교 회로와,

   상기 지연 회로에서의 지연 신호의 지연 시간을 조정하는 조정 회로와,

   지연 신호의 지연 시간을 조정하기 위한 조정 데이터를 출력하는 초기 상태 설정 회로를 포함하고,

   상기 조정 회로가,

   상기 초기 상태 설정 회로로부터의 상기 조정 데이터에 의거하여, 지연 신호의 지연 시간을 조정하는 것을 특징으로 하는 지연 조정 회로.
8. 제7항에 있어서,

   상기 초기 상태 설정 회로가,

   퓨즈 소자 또는 비휘발성 메모리 소자의 설정 상태를 상기 조정 데이터로서 취입하여 기억하는 래치 회로와,

   상기 퓨즈 소자 또는 비휘발성 메모리 소자의 설정 상태를 상기 래치 회로에 취입하기 위한 래치 클럭을 생성하는 래치 클럭 생성 회로를 포함하고,

   상기 래치 클럭 생성 회로가,

   상기 지연 회로에 입력 신호가 입력되기 전에 앞서서, 상기 래치 클럭을 생성하여 상기 래치 회로에 출력하고,

   상기 래치 회로가,

   생성된 상기 래치 클럭에 의거하여, 상기 지연 회로에 입력 신호가 입력되기 전에 앞서서, 상기 퓨즈 소자 또는 비휘발성 메모리 소자의 설정 상태를 취입하는 것을 특징으로 하는 지연 조정 회로.
9. 입력 신호가 입력되는 제1 I/O 셀과,

   출력 신호가 출력되는 제2 I/O 셀과,

   상기 제1 I/O 셀을 통해서 입력 신호가 입력되고, 지연 시간이 조정된 지연 신호를 출력하는 제2항 내지 제8항 중 어느 한 항의 지연 조정 회로와,

   상기 제2 I/O 셀을 통해서 출력되는 출력 신호의 출력 제어 신호를, 상기 지연 조정 회로로부터의 지연 신호에 의거하여 생성하는 출력 제어 신호 생성 회로를 포함하는 것을 특징으로 하는 집적 회로 장치.
10. 제9항에 있어서,

    상기 출력 제어 신호 생성 회로가,

    상기 지연 신호에 의거하여, 상기 제2 I/O 셀의 출력 이네이블(output enable) 신호를 생성하는 것을 특징으로 하는 집적 회로 장치.
11. 지연 조정 회로를 이용한 지연 시간의 조정 방법으로서,

    상기 지연 조정 회로는,

    다수의 지연 유닛을 포함하고, 입력 신호가 입력되어, 입력 신호의 지연 신호를 출력하는 지연 회로와,

    상기 지연 회로에 입력된 테스트용 입력 신호의 펄스의 펄스폭 시간과, 상기 지연 회로의 상기 다수의 지연 유닛간의 다수의 탭 중 제M∼제N(M, N은 N>M이 되는 정수) 탭으로부터 출력되는 제M∼제N 지연 신호의 제M∼제N 지연 시간의 비교 결과 데이터를, 비교 결과 레지스터에 기억하는 비교 회로와,

    상기 지연 회로에서의 지연 신호의 지연 시간을 조정하는 조정 회로를 포함하고,

    소정의 펄스폭 시간의 펄스를 갖는 상기 테스트용 입력 신호를 상기 지연 회로에 입력하고,

    상기 테스트용 입력 신호의 상기 펄스폭 시간과 상기 제M∼제N 지연 시간의 비교 결과 데이터를, 상기 비교 결과 레지스터로부터 독출하여,

    독출된 상기 비교 결과 데이터에 의거하여, 지연 신호의 지연 시간을 조정하기 위한 조정 데이터를 설정하는 것을 특징으로 하는 지연 조정 방법.
12. 제11항에 있어서,

    상기 조정 데이터를 설정하여 상기 지연 시간이 조정된 후에, 소정의 펄스폭 시간의 펄스를 갖는 테스트용 입력 신호를 상기 지연 회로에 재차 입력하고,

    재차 입력된 상기 테스트용 입력 신호의 상기 펄스폭 시간과 상기 제M∼제N 지연 시간의 비교 결과 데이터를, 상기 비교 결과 레지스터로부터 독출하여, 조정 후의 지연 시간을 확인하는 것을 특징으로 하는 지연 조정 방법.

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