TW538596B - Digitally controlled analog delay locked loop (DLL) - Google Patents

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TW538596B
TW538596B TW090132150A TW90132150A TW538596B TW 538596 B TW538596 B TW 538596B TW 090132150 A TW090132150 A TW 090132150A TW 90132150 A TW90132150 A TW 90132150A TW 538596 B TW538596 B TW 538596B
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delay
circuit
input
control
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TW090132150A
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English (en)
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Timothy E Fiscus
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Cypress Semiconductor Company
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Description

538596 A7 _____Β7 _ 五、發明說明（（） 本發明的領域 本發明係大致有關於一種用於延遲鎖定迴路（DLLs)的 方法以及/或是架構，並且更明確地說，有關於一種用於一 ί固數位控制的類比延遲鎖定迴路(DLL)的方法以及/或是架 構。 本發明的背景 某些應用可能需要資料從一個上升時脈邊緣開始，短 於0.35ns(25OMHz)爲有效的。時脈至資料有效(tco)的時間 以及資料輸出保持的時間(tdoh)係決定資料有效窗。同時， 資料的任務週期可能必須採用時脈的任務週期，使得資料 有效窗不被縮減。一個追蹤該時脈抖動以及任務週期的零 $运遲緩衝器可以被用來符合該些要求。 習知的追蹤該時脈抖動以及任務週期之零延遲緩衝器 可以包含一個延遲鎖定迴路(DLL)。該DLL可以產生輸入 曰寺脈之一個相位調整過的版本，使得該DLL時脈之一個所 要的邊緣（例如，上升或是下降邊緣）在該輸入時脈之一個 對應的邊緣之前的一段時間tco就出現。該相位調整過的 曰寺脈可以被用來提供時脈使資料從晶片輸出，使得該資料 至輸入時脈的時間理想上是零。 該DLL是一種調整通過一個延遲線的傳播之閉迴路系 結Ϊ，使得該延遲等於該時脈週期減去該時脈至輸出的延遲 。一個相位偵測器與濾波器係調整該延遲線，直到一個回 捜時脈相對於該輸入時脈被延遲360度(亦即，相位對齊) 爲止。因爲該補償延遲可以被設定等於該時間tco，因此該 3 本紙張&度適用中國國家標準（CNS)A4規格（210 x 297公釐） (請先閱讀背面之注意事項再填寫本頁) _裝 tr--------- 538596 A7 ________B7__ 五、發明說明（7 ) 延遲線可以具有一個延遲等於該時脈週期減去該時間tco。 該DLL在每一個週期都和該相位偵測器與濾波器做一 ί固調整’其係對應於在該延遲線中之相位調整。該調整係 決:定DLL的解析度。精細的調整係對應於小的相位調整( 高的解析度），而粗略的調整係對應於大的相位調整（低的 角军析度）。爲了低抖動，該DLL必須具有快速的鎖定時間 以及精細的解析度。快速的鎖定時間需要在該延遲線中之 半且略的調整，而精細的解析度需要在該延遲線中之精細的 調整。 習知的DLLs不是使用數位延遲線、就是使用類比延 遲線。數位延遲線可以在犧牲解析度之下提供快速的鎖定 曰寺間。類比延遲線可以提供良好的解析度，但是可能需要 鎖定獲得的協助，例如可能會引發問題的改變充電泵之電 流。 參考圖1，一種電路10的方塊圖係被顯示爲描繪一種 类頁比DLL。該電路10係包含一個相位偵測器12、一個類 t匕延遲線Η、一個補償延遲電路16、一個充電栗18以及 一*個類比環路濾波器20。該相位偵測器12係被做成不具 有不工作區。該類比延遲線14可以提供最小的抖動。該電 话各10係積分相位誤差到擴:波器20中之一個電容器之上。 因爲該相位誤差係被積分到一個電容器之上並且該相位偵 湏[J器並沒有不工作區，因此該電路10可以提供低的時脈抖 雲ί或是精細的解析度。 爲了降低該信號DLL_CL0CK的抖動，該DLL 10的 4 本紙張&度刺中國國家標準（CNS)A4規格（210x297公爱）一 -----------裝--------訂---------^9 (請先閱讀背面之注意事項再填寫本頁) 538596 A7 _B7 ____ 五、發明說明（）） 頻寬可能被縮減。當該環路濾波器20的電容被做成大的以 及/或是來自該充電泵18的電流被做成小的，則該頻寬係 被縮減。在縮減的頻寬之下，該相位偵測器的每一上/下週 期只有調整該信號DLL_CLOCK的相位一個小量，或是當 該參考時脈REF_CLOCK與該回授信號FBK具有零度的相 位誤差時，則完全不調整。對於粗略的調整，該DLL的頻 寬可以藉由減小該電容器尺寸以及/或是增加該充電泵電流 而被做成較寬的。對於大頻寬而言，該相位偵測器的每一 上/下週期係調整該信號DLL_CLOCK的相位一個比該精細 的調整(小頻寬)更大的量。 該類比DLL 10可以提供良好的解析度。然而，使用 改變該充電泵電流之鎖定獲得的協助或是環路濾波器都可 會皀使得針對穩定度的設計變爲複雜。同時，該類比DLL 10 係受限於鎖定可以有多快被獲得。此外，不同的鎖定方法 可能是難以製作的；例如一種二進位搜尋。 參考圖2，一種電路30的方塊圖係被顯示爲描繪一個 數位DLL。該電路30係包含一個相位偵測器32、一個粗 略的數位延遲線34、一個精細的數位延遲線36、一個補償 延遲38以及一個數位環路濾波器40。該數位DLL 30可以 產生一個較小的（尺寸）、較快的鎖定、以及較容易遷移的 DLL。該數位DLL 30使用該粗略的延遲線34來接近鎖定 ，並且使用該精細的延遲線36來獲得與維持鎖定。該充電 栗以及濾波器(亦即，圖1的元件18與20)係被該數位環路 》慮波器40所取代。該數位環路濾波器40係包含一個上/下 5 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 一~" -------------------訂--------- (請先閱讀背面之注意事項再填寫本頁) 538596 ΚΙ _______Β7 五、發明說明（今） 言十數器，其係在每Μ個上/下週期僅有加/減1而已，其中 Μ係藉由濾波器尺寸所決定。 比起該類比DLL 10，數位DLL 30可能是較不複雜並 且具有較快的鎖定時間。該數位DLL 30可能比其它技術 更:容易遷移。該數位DLL 30可能小於該類比DLL 10，因 爲其沒有大的環路濾波器。然而，因爲該精細的延遲線是 一^種數位元件，因此解析度係受限於某個量。同時，因爲 丰目位誤差並未被積分，因此輸出可能具有其中該數位DLL 30並未回應，直到一個相位誤差到達一個特定的大小才回 Μ之不工作區。當特定大小之相位誤差發生時，該DLL 30 才藉由該精細的調整來加以調整。 本:發明之槪要 本發明係有關於一種包括一個類比延遲線以及一個控 芾U電路的裝置。該類比延遲線可以被組態設定來回應於一 f固輸入信號、一個第一控制信號以及一個第二控制信號以 產生一個輸出信號。該輸出信號的相位可以⑴回應於該第 ——控制信號而爲相關於該輸入信號粗略可調整的，並且⑴) 巨[應於該第二控制信號而爲精細且連續可調整的。該控制 電:路可以被組態設定以回應於該輸入信號與輸出信號來產 生該第一與第二控制信號。 本發明的目的、特點以及優點係包含提供一種數位控 街[J的類比延遲鎖定迴路，其可以⑴提供精細的解析度、（11) 具有快速的鎖定獲得、（iii)提供一個廣的鎖定範圍、（iv)除 去對於不同的速度類型而選用的熔線或是金屬之需求' (v) I___6___ 本紙張尺^度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------------訂---------^9. (請先閱讀背面之注意事項再填寫本頁) A7 538596 _ B7 _ 五、發明說明（/ ) 提供具有與較快的速度類型相同的解析度之較慢的速度類 型、以及/或是(Vi)被使用在需要一個包含記憶體晶片的零 延遲緩衝器之應用中，其中該等記憶體晶片需要小的時脈 至輸出的延遲。 圖^之簡要說明 本發明的這些以及其它目的、特點以及優點將從以下 的^詳細說明與所附的申請專利範圍與圖式而變爲明白，其 中： 圖1是一種類比延遲鎖定迴路電路的方塊圖； 圖2是一種數位延遲鎖定迴路電路的方塊圖； 圖3是本發明之一較佳實施例的最上層圖； 圖4是本發明之一較佳實施例的方塊圖； 圖5是圖4之精細的相位偵測器之詳細方塊圖； 圖6是圖4之粗略的相位偵測器之詳細方塊圖； 圖7是圖4之控制邏輯的詳細方塊圖； 圖8是圖4之類比延遲線的詳細方塊圖； 圖9是圖8之延遲元件的詳細方塊圖； 圖10是圖8之暫存器元件的方塊圖； 圖11是描繪本發明的一個舉例的動作路徑之方塊圖； 圖12是描繪本發明的另一實施例之方塊圖； 圖13是描繪本發明的一個舉例的動作之時序圖； 圖14是描繪本發明的一個舉例的重置動作之時序圖； 圖15是描繪本發明之一個舉例的粗略的調整動作之時 序圖；並且 __ 7 木紙張尺度適國國家標準（CNS)A4規格（210 x 297公釐1 _ " (請先閱讀背面之>i意事項再填寫本頁) --------訂---------^9! A7 538596 _B7_ 五、發明說明（I ) 圖16是描繪根據本發明的一種雙時脈調整之時序圖。 主要部份代表符號之簡要說明 10電路 12相位偵測器 14類比延遲線 16補償延遲電路 18充電泵 20類比環路濾波器 30電路 32相位偵測器 34粗略的數位延遲線 36精細的數位延遲線 38補償延遲 40數位環路濾波器 100電路 102輸入 104輸出 110、112、114、116、118、120、122 電路 116’驅動器方塊 124、126、128、130、136、140、144、146、148、 1 52、158、160、164、166 輸入 132、134、138、142、150、154、156、162 輸出 159節點 170、172 電路 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------*t--------tT--------- (請先閱讀背面之注意事項再填寫本頁) A7 538596 — ___—-—------.— 玉^、發明說明（丨） 180、184、192、196、200、202 儲存兀件 182 、 190 、 194 、 208 、 210 、 212 、 214 、 216 鬧 (請先閱讀背面之注意事項再填寫本頁) 204、206電晶體 220放大器 222偏壓產生器電路 224a〜224η延遲元件 226a〜226η電路 228節點 230放大器 232延遲單元 238、240、242、244、246、248、250、252 電晶體 260儲存元件 262 、 264 、 266 、 268 、 270 閘 280電路 較Η圭實施例之詳細說明 | 參考圖3，根據本發明之一較佳實施例的一個電路1〇〇 之最上層圖係被顯示。該電路1〇〇可以被施行爲一種數位 控制的類比延遲鎖定迴路(DLL)。該電路100可以具有一 個1可以接收一個參考時脈(例如，REF一CLK)的輸入102以 及一個可以呈送一個信號（例如，CLK_〇UT)的輸出1〇4。 胃亥電路100可以被組態設定以產生該信號CLK_OUT具胃 —^個邊緣(例如，上升或是下降)爲領先該信號REF_CLK之 罢寸應的邊緣一段預設的時間期間（例如，tco)。該信號 CLK—OU丁可以追蹤該信號的抖動以壬胃週期 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） "~ A7 538596 ________B7 五、發明說明（Y ) 該電路100可以係包括電路110、電路112、電路114 、電路116、電路118、電路12〇以及電路122。該電路 1 10可以被施行爲一個精細的(解析度)相位偵測器電路。該 電路Π2可以被施行爲一個粗略的（解析度)相位偵測器電 路。該電路114可以被施行爲一個類比延遲線。該電路 1 14可以被組態設定以提供一個可以被粗略與精細地調整 之延遲。該電路116可以被施行爲一個補償延遲電路。在 一個例子中，該電路116可以被施行來補償一個記憶體電 路之時脈至輪出的延遲時間(tco)。該電路118可以被施行 爲一個控制電路。在一個例子中，該電路118可以使用數 位邏輯來加以施行。該電路120可以被施行爲一個充電泵 電路。該電路122可以被施行爲一個類比濾波器電路。 該信號REF_CLK可以被呈送給該電路110的輸入124 、該電路112的輸入126以及該電路114的輸入128。該 電路110可以具有一個可以接收一個信號（例如，FBK)的 輸入130、一個可以呈送一個控制信號(例如，UPF)的輸出 132，該控制信號可以被呈送給該電路120之第一輸入、以 及一個可以呈送一個第二控制信號（例如DNF)的輸出134 ，該第二控制信號可以被呈送給該電路120的第二輸入。 該信號FBK可以是一個回應於該信號CLK_0UT而產生的 回授信號。該等信號UPF與DNF可以是充電泵控制信號( 例如，分別是增壓以及降壓）°在一個例子中’該等信號 UPF與DNF可以被用來在該信號CLK_0UT上進行精細的 10 木紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱) -----------*^^裝--------訂---------^9. (請先閱讀背面之注意事項再填寫本頁) 538596 A7 B7 五、發明說明（ 丰目位調整。 (請先閱讀背面之注意事項再填寫本頁) 該信號FBK可以被呈送給該電路112的輸入136。該 電路112可以被組態設定來產生一些可以被用來控制該電 路118的控制信號。在一個例子中，該電路112可以具有 一個可以呈送一控制信號（例如，UPC)至該電路118的輸 人H0之輸出138以及一個可以呈送一控制信號（例如’ DNC)至該電路118的輸入144之輸出142。該信號UPC以 及DNC可以被用來進行粗略的相位調整。例如，該信號 UFC可以被用來增加藉由該電路1〇〇所提供之延遲的範圍 。該信號DNC可以被用來減小藉由該電路1〇〇所提供之延 遲的範圍。信號UPC以及DNC之進一步的說明可見於以 下關於圖13之說明。或者是，其它類型以及數量的控制信 号虎也可以藉由該電路112來產生，以符合一個特定的實施 之設計標準。 該電路114可以具有一個可以接收一信號（例如， VCTRL)的輸入146、一個可以接收一信號（例如， DLY_RANGE)的輸入148、以及一個可以呈送該信號 CLK一OUT的輸出150 〇該電路114可以被組態設定來回應 於該信號DLY_RANGE而選擇一個範圍的延遲。該電路 1 14可以被進一步組態設定來產生一個延遲’該延遲在回 應於該信號VCTRL所選之特定的範圍內可以被精細且連 糸賣地加以變化。該電路114可以被組態設定來產生該信號 CLK—OUT成爲該信號REF—CLK之一個相位調整過的版本 ，其中該相位調整係回應於該信號VCTRL以及 11 木紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 538596 ___B7___ _ 五、發明說明（〆） DLY_RANGE來力口以決定。 該電路116可以具有一個可以接收該信號CLK_OUT 的輸入152以及一個可以呈送該信號FBK的輸出154。該 電路116可以被組態設定來回應於該信號CLK_OUT以產 生該信號FBK。在一個例子中，該電路116可以被組態設 定來補償一個記憶體元件之時脈至輸出的延遲(tco)。然而 ，其它延遲也可以因此加以補償，以符合一個特定的應用 之設計標準。 該電路118可以具有一個可以呈送該信號 DLY_RANGE的輸出156以及一個可以接收該信號 CLK—OUT的輸入158°該信號DLY-RANGE可以係包括 一或多個信號。在一個例子中，該信號DLY_RANGE可以 是一個多位元的信號，其中每個位元可以被使用作爲一個 獨立的控制信號。在一個例子中，該信號DLY_RANGE可 以被呈送爲一*個並列或是一個串列（多工的）信號。或者是 ，該信號DLY_RANGE可以包括一個時脈信號以及一或多 ί固控制信號。在一個例子中，該電路118可以被組態設定 來回應於該等信號UPC、DNC以及CLK_OUT以產生該信 號DLY_RANGE。或者是，該電路118可以被組態設定以 ί吏用該信號REF_CLK或是信號FBK以取代CLK_OUT。 該電路120可以具有一個可以呈送一信號至該電路 122的輸入的輸出。在一個例子中，該電路120可以被組 設定來回應於該信號UPF以及DNF以產生一個電流信 號。該電路120可以包括一些可以使用該信號UPF以及 12 _____ 木紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） ------------^^裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) A7 538596 ____B7___ 五、發明說明（i丨） DNF來控制的電流源。 該電路122可以包括一些濾波器元件。在一個例子中 ，該電路122可以包括一個電阻器、一個第一電容器以及 一個第二電容器。一個節點159可以藉由連接該電路122 白勺輸入與輸出至該電阻器的第一端子以及該第一電容器的 第一端子而被形成。該電阻器的第二端子可以連接至該第 二電容器的第一端子。該第一電容器以及第二電容器的第 二1端子可以連接至一個電源接地。該信號VCTRL可以在 節點159處被呈現。該信號VCTRL可以回應於該信號 UPF以及DNF而被產生。 參考圖4，該電路100之一個更詳細的方塊圖係被顯 示：。該電路110可以具有一個可以接收來自該控制電路 1 18的輸出162之一個信號(例如，EN)的致能輸入160。一 ί固信號（例如，CNT)以及一個信號（例如，SFTR)可以分別 被呈現在該電路112之輸出138與142處。在一個例子中 ，該信號CNT可以被施行爲一個計數信號。該信號SFTR 可以被施行爲一個移位控制信號。 該電路114可以具有一個可以接收一控制信號（例如， BYPASS)的輸入164以及一個可以接收一控制信號（例如， RESET)的輸入166。該信號BYPASS可以被用來旁通該延 遲線114。當該信號BYPASS處在一個被發出的狀態中時 ，該信號REF_CLK可以在沒有延遲之下被傳遞到該輸出 150。該信號RESET可以是一個控制信號。該延遲線114 百J以被組態設定以回應於該信號RESET來進入一個預設或 13 本紙張尺度適用中國國家標毕（CNS)A4規格（210 X 297公釐） -------------------^--------- (請先閱讀背面之注意事項再填寫本頁) A7 538596 _ _____B7____ 五、發明說明（ ®初始化的狀態。例如，該電路114可以被組態設定以回 於該信號RESET來⑴設定一些暫存器(例如，3個)至一 f固邏輯局的狀態、或是“1”，並且（ii)重置任何其餘的暫存 器至一個邏輯低，或是“0”。當該電路114被初始化 (RESET)時，一般是選擇一個預設的最小量之延遲（即如相 _爾於圖11更詳細所論述者）。 該電路114可以包括電路170以及電路172。該電路 170可以被施行爲一個延遲鏈。該電路172可以被施行爲 ——個移位暫存器。該電路170可以接收信號REF_CLK、信 号虎VCTRL、以及一或多個來自該電路172的控制信號(例 如I，SEL0至SELn)。該電路172可以接收該信號BYPASS 、信號RESET、以及一或多個來自該電路118的控制信號 。在一個例子中，該電路172可以接收來自該電路118的 ——個信號（例如，REGCLK)以及該信號SFTR。該信號 REGCLK可以被施行爲一個時脈信號。該電路170可以被 糸且態設定來回應於該信號REF_CLK、信號VCTRL、以及 信號SEL0至SELn，以產生該信號CLK_〇UT。該電路 1 72可以被組態設定來回應於該信號BYPASS、RESET、 REGCLK以及SFTR以產生該信號SEL0至SELn。該電路 1 18可以被組態設定來回應於該信號CNT、SFSTR、以及 CLK_OUT以產生該信號REGCLK以及EN。 在一個鎖定序列之粗略的延遲調整部分之期間，該控 芾[J電壓VCTRL可以被設定在一個最大値，該信號SFTR可 以是被發出的，並且該延遲線Π4將會在每一週期大致加 14 __________ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------^^裝--------訂---------^9. (請先閱讀背面之注意事項再填寫本頁) A7 538596 _ B7 ___ 五、發明說明（「:/ ) 上一個預設的延遲量（例如’回應於該信號REGCLK) ’直 到該粗略的相位偵測器112解除發出该信號SFTR爲止。 當該延遲過衝所要的量時，該信號SFTR 一般係被解除發 出。當該信號SFTR被解除發出時，該控制電路118 一般 將會控制該延遲線114以移除一個由該信號CNT所決定之 延遲量。該信號REGCLK可以被禁能，並且該信號EN被 發出。 在該粗略的延遲調整之後，該鎖定序列之一個精細的 延遲調整部分可以被進行。延遲元件的數量可以保持不變 ，並且通過每個元件的延遲可以回應於該丨目號VCTRL來 力口以變化。通過每個元件的延遲可以在該粗略的調整之期 間，被設定至一個預設的最大値◦本身爲該控制電壓 VCTRL的函數之每個元件的延遲範圍可以被預設，以確保 | 該精細的調整可以使得該延遲線慢下來而進入鎖定。 該粗略與精細的調整可以藉由使用一鏈的延遲元件而 被施行，該鏈的延遲元件係被組態設定以在該控制電壓 VCTRL是在一個高的範圍値時，產生一個大於一預設的最 大的動作期間之總延遲。該移位暫存器172可以在該粗略 的調整期間被用來遞增經過該等延遲元件。每個週期可以 出現一個向右移位，並且該延遲鏈的輸出可以從下一個延 遲元件被取出。所有在致能輸入上具有邏輯低的或是“零” 旳延遲元件都可以被省電，使得僅有最少數量之必要的延 遲元件被使用。將延遲元件的數量減至最少可以降低功率 消耗。 I_^---- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------^^裝--------訂---------^9. (請先閱讀背面之注意事項再填寫本頁) A7 538596 一 _B7 ____ 五、發明說明（w) 參考圖5，圖4的相位偵測器11〇的詳細方塊圖係被 暴頁示。該相位檢測器110可以包括一個儲存元件180、一 f固閘182以及一個儲存元件184。在一個例子中，該儲存 元:件180與184可以被施行爲閂鎖、暫存器、或是正反器 。在一個例子中，該閘182可以被施行爲兩個輸入的AND 聞。該信號REF_CLK可以被呈送給該暫存器180的時脈 輸ί入。該閂鎖180的D-輸入可以連接至一個電源電壓(例 女口，VCC)。該閂鎖180的Q-輸出可以呈送該信號UPF。 —個例子中，該信號UPF可以被使用作爲一個增壓信號 來控制一個充電泵電路。該信號UPF可以被呈送給該閘 1 82的第一輸入。該信號FBK可以被呈送給該閂鎖184的 曰寺脈輸入。該閂鎖184的D-輸入可以連接至該電源電壓 VCC ◦該閂鎖184可以具有一個Q-輸出，該Q-輸出可以呈 送該信號DNF。在一個例子中，該信號DNF可以被使用 ί乍爲一個降壓信號以控制一個充電泵電路。該信號DNF可 以被呈送給該閘182的第二輸入。該閘182的輸出可以呈 送一個信號至該閂鎖180與閂鎖184的重置輸入。 參考圖6，圖4的電路112之更詳細的方塊圖係被顯 $該電路112可以包括一個閘190、一個儲存元件192、一 f固閘194以及一個儲存元件196。在一個例子中，該等閘 1 90與194可以被施行爲兩個輸入的NOR閘。然而，其它 的閘類型也可以照著被施行以符合一個特定的應用之設計 擦準。在一個例子中，儲存元件192與196可以被施行爲 Μ鎖。然而，其它的儲存元件也可以照著被施行以符合一 16 本紙張尺^度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) A7 538596 _____Β7__ 五、發明說明（Λ) f固特定的應用之設計標準。例如，儲存元件192與196可 以被施行爲暫存器或是正反器。 該信號REF—CLK的補數（例如，rEF—CLKB)可以被呈 送給閘190與194的第一輸入◦閘190的輸出可以被呈送 糸合儲存元件192的輸入。該信號FBK的補數（例如， FBKB)可以被呈送給儲存元件192與196的時脈輸入。該 信者存元件192可以具有一個可以連接至該閘190的第二輸 入之畅出(例如，QB)、以及可以呈送g亥信號CNT至一^個闊 194的第二輸入之輸出(例如，Q)。該閘194的輸出可以呈 送一個信號至該儲存元件196的輸入。該儲存元件196可 以被組態設定來在一個QB-輸出處呈送該信號SFTR。 儲存元件192與194可以被組態設定以預設的値來開 始（初始化）。例如，該儲存元件192可以具有一個1的初 始化的値以及該儲存元件196可以具有一個0的初始化的 値。在開始之後，該信號SFTR可以被呈現在一個邏輯高 的狀態下。該信號CNT將會大致維持在一個邏輯高的狀態 下，直到該信號FBK具有一個對應於該信號REF__CLKB 之邏輯低的狀態之上升邊緣(該信號FBKB的下降邊緣)爲 止。當該信號FBK具有一個對應於該信號REF_CLKB之 遲輯低的狀態之上升邊緣時，該信號CNT 一般將會從該邏 賴*高的狀態轉變至一個邏輯低的狀為。該丨曰號SFTR將會 大致維持在一個邏輯高的狀態下，直到該信號FBK以一個 邏輯高的狀態閂鎖該信號REF—CLKB爲止。當該信號 SFTR保持爲高的時候，該延遲線114可以被組態設定以 17 ^^張尺度適用中國國家標準（CNS)A4規格（210 X 297公f -----------·裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 538596 A7 __ —_B7__ 五、發明說明（丨-） 籍由反覆地增加一個預設的延遲量(例如，一次一個延遲單 元）來增加該信號FBK的延遲，直到該信號FBK的上升邊 緣出現在該信號REF_CLK的上升邊緣(該信號REF_CLKB 白勺下降邊緣)之後爲止。 參考圖7，圖4的一個數位控制電路118之更詳細的 方塊圖係被顯示。該電路118可以包括一個儲存元件200 、一個儲存元件202、一個電晶體204、一個電晶體206、 一^個閘208、一個閘210、一個閘2丨2、一個閘214以及一 ί固鬧216。例如，儲存元件200與202可以使用暫存器、 Ρ习鎖或是正反器而被施行。在一個例子中，該電晶體204 可以被施行爲一或多個PMOS電晶體。在一個例子中，該 電晶體206可以被施行爲一或多個NMOS電晶體。然而， 其它類型以及極性的電晶體可以照著被施行以符合一個特 定的應用之設計標準。在一個例子中，閘208、210、214 以及216可以被施行爲反相器。閘212在一個例子中可以 务皮施行爲兩個輸入的NAND閘。然而，其它類型的閘可以 戸環著被施行以符合一個特定的應用之設計標準。 該信號SFTR可以被呈送給閂鎖200與202的重置輸 人。該閂鎖200的輸入可以連接至該電源電壓VCC。該閂 ί負200的輸出可以連接至該閂鎖202的輸入以及該電晶體 204的第一源極/汲極。該問鎖202的Q-輸出可以連接至一 f固第一源極/汲極暫存器206。閂鎖200以及202的時脈輸 人可以接收一個信號(例如，REGCLKb) ◦該信號CNT可以 老皮呈送給該電晶體204的閘極以及電晶體206的閘極。該 18 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------^^裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 538596 A7 B7 五、發明說明（、Ί ) 電晶體2〇4的第二源極/汲極可以連接至該電晶體206的第 二源極/汲極以及該閘208的輸入◦該閘208的輸出可以呈 送一個信號(例如，ENB)至閘210的輸入以及閘212的第 一輸入◦該閘210的輸出可以呈送該信號EN。該信號 CLK_OUT可以被呈送給該閘212的第二輸入。該閘212 白勺輸出可以被呈送給閘214的輸入。該信號REGCLK可以 被呈現在閘214的輸出。該信號REGCLK可以被呈送給閘 2 16的輸入。該_216的輸出可以呈送該信號1^〇0：1^^。 參考圖8，圖4的電路114之更詳細的方塊圖係被顯 示：◦該電路170可以包括一個放大器220、一個偏壓產生 器電路222以及一些延遲元件224a至224η。該電路172 可以包括一些暫存器元件226a至226η。該放大器220可 以接收該信號VCTRL、一個信號（例如，PD)、一個信號( 例J如，PDM)、一個信號(例如，NBIAS)、以及一個信號(例 女口，WBIAS)。該信號NBIAS可以被施行爲一個偏壓信號 ◦該信號NBIAS可以藉由該充電泵電路120而被產生。在 一個例子中，該電路120可以包括一個可以被組態設定來 產生該信號NBIAS的電流參考電路。該信號WBIAS可以 是一個用於在該延遲鏈中之PFETs的PFET反偏壓（或是n 型井)電壓。該電路220可以被組態設定來回應於該信號 VCTRL、NBIAS、WBIAS、PD以及PDM以產生—個偏壓 電:壓(例如，VPBIAS)。該信號PD可以被施行爲一個省電 的信號。該信號PDM可以是該信號PD的補數。電路220 與222可以被組態設定來回應於該信號PD以及/或是信號 19 木紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------·裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) A7 538596 ____B7__ 五、發明說明（/ ) PDM，以進入一個省電或是低電流的模式。 (請先閱讀背面之注意事項再填寫本頁)
該電路222可以接收該等信號VPBIAS、VCTRL、PD 以及PDM。該電路222可以被施行爲一個井偏壓的產生器 電路。電路222可以被組態設定來回應於該信號VCTRL 以及PBIAS以產生該偏壓電壓WBIAS。該電壓WBIAS可 以被呈現在該延遲元件224a至224η中之每個PFETs的基 丰反連接處。 該電路224a至224η可以具有一個可以接收該信號 VPBIAS的第一輸入、可以接收該信號WBIAS的第二輸入 、一個可以接收該信號VCTRL的第三輸入that、一個可以 接收該信號REF_CLK的第四輸入、以及一個可以接收該 信號REF_CLK的補數(例如，REF_CLKB)的第五輸入◦每 f固電路224a至224η都可以具有一個輸出，該等輸出可以 被連接在一起以形成一個節點228。該信號CLK_OUT可 以被呈現在該節點228處。該電路224a可以具有一個可以 連接至該電源電壓VCC的第一控制輸入（例如，PREV)、 以及一個可以接收該信號SELO的第二控制輸入（例如， CTJRR)。該電路224b的第一控制輸入（例如，PREV)可以 連接至該電路224a的第二控制輸入(CURR)。該電路224b 白勺第二控制輸入(例如，CURR)可以接收來自一個對應的暫 存器元件(例如，226b)之信號SEL1。其餘的延遲元件224c 至224η都可以類似地接接。 該信號REGCLK可以被呈送給該電路226a至226η的 第一輸入。該信號SFTR可以被呈送給該電路226a至226η 20 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 53物6 A7 -------B7__ 五、發明說明Μ )
白勺第二輸入。該信號BYPASS可以被呈送給該電路226a 至226η的第三輸入。該信號RESET可以被呈送給該電路 226a至226η的第四輸入。該電路226a至226η可以用一 種I串列的方式連接◦例如，前一個電路（例如，226a)的輸 出可以被呈送給一個目前的電路(例如，226b)的輸入，並 且下一個電路的輸出（例如，226c)可以被呈送給目前的電 足各（例如，226b)之一個輸入（例如，NEXT)。該信號SELO 至SELn可以被呈現在該電路226a至226η之個別的輸出 0 參考圖9，圖8的一個延遲元件224之詳細方塊圖係 令皮顯示。該延遲元件224可以包括第一與第二放大器230 I每第一以及第二延遲單元232。該延遲元件224可以包含 ®個延遲單元232因而對於每一個別的延遲單元232之效 會旨要求可以較不嚴格(放鬆的）。然而，該延遲元件224可 以用一個放大器230以及一個延遲單元232來加以施行。 霞实放大器230可以係包括一個有限的擺幅差分至完全擺幅 之1放大器以及控制邂輯。在一*個例子中，每個放大器2 3 0 以被施行爲一個差動CMOS放大器。該第一放大器230 以具有一個可以呈送該延遲元件224的輸出信號（例如， OUTCLK)之輸出。 在一個例子中，該電路232可以是該延遲鏈170之最 低層級的延遲元件。該電路232可以被施行爲一個帶有並 聘音的二極體負載以及一電壓控制的負載之PFET差動放大 导§。該電路232可以包括電晶體238、電晶體240、電晶體 21 -· ____________________________________ 柄氏張&度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------^^裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) A7 538596 ____B7 __ 五、發明說明（/、） 242、電晶體244、電晶體246、電晶體248以及電晶體 250。該電晶體238至242可以被施行爲一或多個PMOS 電：晶體。該電晶體244至250可以被施行爲一或多個 NMOS電晶體。然而，其它類型以及極性的電晶體可以照 著1被施行以符合一個特定的應用之設計標準。 該電晶體238可以具有一個連接至該電源電壓VCC的 卞原極、一個被組態設定以接收該偏壓電壓VPBIAS的閘極 、以及一個連接至該電晶體240的源極以及該電晶體242 白勺源極之汲極。一個信號(例如，INP)可以被呈送給一個閘 丰亟的該電晶體240。一個信號(例如，INM)可以被呈送給該 電:晶體242旳閘極。該信號INP以及INM可以是一個互補 對的信號或是一個差動信號。該電晶體240的汲極可以連 接至該電晶體244的汲極以及該電晶體246的汲極與閘極 。該電晶體242的汲極可以連接至該電晶體248的汲極與 P邊極以及該電晶體250的汲極。在一個例子中，每個電晶 骨豊244至250的源極可以經由一個電晶體252而被耦接至 電源接地（例如，VSS)。一個信號（例如，PREV)可以被呈 送給該電晶體252的閘極。該信號PREV可以被用來切換 言亥延遲單元232的通斷。該信號PREV可以被施行以禁能 曼运遲單元232，以降低直流的消散。 該第二放大器230可以被組態設定來當作一丨固“仿真” 放大器。如在此所使用者，該名詞“仿真”係大致指稱使用 ——種元件以設定以及/或是決定一個電路的動作條件，而不 β提供實際旳輸出給該電路。該第二放大器230可以藉由 22 Ρ氏張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 538596 A7 _ B7_ 五、發明說明（d ) ^車接一個致能輸入至該電源接地v S S而被禁能。g亥弟一'放 六:器230可以被用來匹配該負載以及該第一放大器230的 絹r合。該第一放大器230的致能輸入可以連接至一個控制 邏輯電路。該控制邏輯電路可以被組態設定以在來自一個 丰目關的暫存器226之致能信號是一個邏輯低或是“〇”並且前 一個延遲元件具有一個邏輯高或是“1”的致能信號時，致能 言亥放大器。然而，其它的致能狀態與邏輯也可以被施行以 符1合一個特定的應用之設計標準。 參考圖10，圖8的一個暫存器元件226之更詳細的方 去鬼圖係被顯示。每個延遲元件224大致具有一個對應的暫 存器元件226。每個暫存器元件226可以接收一個來自前 一級的暫存器元件(例如，PREV)的信號、一個來自下一暫 存器元件（例如，NEXT)的信號、該信號SFTR、信號 REGCLK、以及一些控制信號（例如，Rl、R2以及該 f言號REGCLK至該輸出暫存器的傳輸延遲大致被組態設定 爲一個最小的傳輸延遲，因爲在下一個時脈出現之前，該 路徑大致上是一條改變該延遲線的重要路徑。該延遲鏈 170可以在該鏈的前端包括一個放大器，其可以被組態設 定以接收一個單端時脈信號（例如，REF_CLK)並且產生一 個I差動信號(例如，INP以及INM)。 該電路226可以包括一個儲存元件260、閘262、閘 264、閘266、閘268、以及閘27〇 ◦在一個例子中，該儲 存元件260可以被施行爲一個正反器、暫存器或是閂鎖電 足各。在一個例J子中，該儲存元件260可以被施行爲一個具 23 木紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 酿~ -----------·£--------II--------- (請先閱讀背面之注意事項再填寫本頁) A7 538596 ______ B7 _ 五、發明說明（>V ) 有^設定輸入以及重置輸入之D-類型的正反器。閘262至 266可以被施行爲兩個輸入的NAND閘。閘268可以被施 行爲一個反相器。閘270可以被施行爲兩個輸入的NOR閘 。然而，其它類型的閘以及其它數目的輸入都可以照著被 方拒行，以符合一個特定的應用之設計標準。 該時脈信號REGCLK可以被呈送給該儲存元件260的 日寺脈輸入。來自前一個暫存器元件（例如，PREV)的一個信 号虎可以被呈送給該閘262的第一輸入。該信號SFTR可以 被呈送給閘262的第二輸入以及閘268的輸入。該閘262 白勺輸出可以連接至閘264的第一輸入◦該閘264的輸出可 以連接至儲存元件260的輸入(例如，該D-輸入）。來自下 ——個暫存器元件(例如，NEXT)的一個信號可以被呈送給閘 266的第一輸入。該閘268的輸出可以連接至閘266的第 二:輸入。該閘266的輸出可以連接至閘264的第二輸入。 ——個控制信號（例如，R1)可以被呈送給閘270的第一輸入 。一個控制信號(例如，R2)可以被呈送給閘270的第二輸 人。該閘270的輸出可以連接至儲存元件260的重置輸入 。一個控制信號(例如，S)可以被呈送給儲存元件260的設 定輸入。在一個例子中，該信號BYPASS可以被使用作爲 言亥信號R1，該信號RESET可以被使用作爲該信號S，而 霞亥電源接地VSS可以被使用作爲該信號R2。 參考圖11，該電路114的方塊圖係被顯示描，繪該電路 1 00在一個重置之後的舉例動作。在開機與重置的期間， 言ti兩個暫存器兀件226a與226b可以被設定至一個I邏輯尚 24 木紙張&渡適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注音？事項再填寫本頁) 訂---------^9, A7 538596 ___ B7 ___ 五、發明說明（Λ) 或是“Γ，而其餘的暫存器元件（例如，226c至226η)可以 被設定至一個邏輯低或是“〇”。在重置情況的期間’該信號 REF_CLK可以流經該兩個延遲單元224a與224b以提供一 {固最小的延遲。例如，重置可以發生⑴在開機之後、⑴)在 該時脈已經停止並且再度開始之後、或是(出)在該電路1〇〇 被禁能並且以及再度致能之後。該重置可以藉由一個呈現 一種轉變，在一個例子中是從一個邏輯低的狀態至一個邏 輯高的狀態之外部信號來加以觸發。 該延遲線可以被設計來支援一個預設的操作範圍。在 一個例子中，一個較佳的範圍可以是75MHZ(13.3ns)至 4O0MHZ(2.5nS)。然而，其它的範圍也可以被施行，以符合 一個特定的應用之設計標準。粗略的延遲調整可以被用來 支援該動作範圍，而精細的延遲調整可以被用來達到精細 的解析度。粗略的延遲可以藉由增加延遲級而被達成，而 释Ϊ細的延遲可以藉由改變該等延遲級的控制電壓VCTRL ϊίΰ被達成。 當該控制電壓VCTRL是在最高的電壓位準時，通過 每個延遲單元（級）的延遲係大致決定有多少單元被做成。 當該DLL係以該粗略的相位偵測器鎖定時，該延遲線可以 被設定至最小的傳輸延遲。在過衝之後，該延遲線可以被 糸且態設定來依據時脈頻率以及補償延遲後退（移除）兩個或 是三個延遲單元。接著，該控制電壓可以被降低，直到 DLL 100達到鎖定爲止。 在一個例子中，被實施的延遲元件的數目可以使用一 25 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------装--------訂--------- (請先閱讀背面之注意事項再填寫本頁) A7 538596 B7____ 五、發明說明（外） f固所要的最小鎖定頻率（例如’ 83MHZ(12nS))以及將被補偷 白勺延遲(例如，2ns)而被計算出（決定）。例如，在該控制電 壓VCTRL在一個最大的位準下，通過每個延遲兀件224 白勺延遲可以被選爲是〇.4ns。對於每個延遲兀件224培擇 0.4ns的延遲可以產生一個具有25個延遲兀件224((12-2)/0.4ns)的延遲鏈17〇。因爲每個延遲元件可以具有〇.4ns 白勺傳輸延遲，因此在一個最大的控制電壓之下，每個延遲 甲元232大致具有〇.2ns的傳輸延遲。在精細的鎖疋動作 之期間，將該控制電壓從最大降低至最小値’係大致使得 言亥延遲元件224慢下來該延遲元件224的傳輸延遲再加上 某個邊界。該邊界可以負責用於在鎖定之後時脈的追蹤以 及用於過程的改變。由於該控制電壓的延遲範圍可以被組 態設定爲該傳輸延遲的兩倍◦然而’其它範圍也可以照著 衣皮施行’以符合一'個特疋的應用之§十標準。爲了放鬆$寸 方令每個延遲單元232之要求，該延遲鏈170可以用三個被 致能的延遲元件224(6個延遲單元232)來開始。被致能的 遲元件224之數目係大致設定在該延遲鏈170中之最小 白勺延遲。例如，每個延遲單元232在一個例子中，可以具 有一個200ps至333ps(0.2+2*0.4ns/6)的延遲範圍。每個延 遲單元可以被組態設定以具有一個2*(在該控制電壓在最 大値之下的一個延遲元件之傳輸延遲)/[(控制電壓範圍）*(6 f固延遲元件）]的增益。當在該最大的控制電壓之下的一個 延遲元件224之傳輸延遲是0.4ns並且該控制電壓範圍是 〇.8V至1.3V時，每個延遲單元232的增益大致是 26 (請先閱讀背面之注意事項再填寫本頁) _裝--------訂--------- 本紙張又度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 538596 ____B7___ 五、發明說明（、Λ ) (2*0.4ns)/(0.5V*6) = (267ps/V)。 參考圖12，一個電路280的方塊圖係被顯示。該電路 280可以被施行以產生一對互補的時脈信號。該電路i〇〇 可以使用該信號REF_CLK以產生一些控制信號。該信號 REF_CLK的補數(例如，REF_CLKB)可以通過一個第二延 遲線114，該第二延遲線114可以藉由與該電路1〇〇相同 的控制線(例如，該信號SEL0至SELn)來加以控制。該互 浦的時脈信號REF_CLK以及REF_CLKB可以傳輸通過該 個I別的延遲線以及時脈樹至個別的FIFOs。連接至該電路 1〇〇之時脈樹的輸出可以被呈送給一個“仿真”FIFO以及驅 重力器方塊116’ ◦除了對於該FIFO、驅動器以及封裝的寄生 /負載以外，該電路1〇〇可以使用實際的時脈至輸出的延遲 (tco)以調整信號CLK_0UT以及CLK_0UTB的相位◦該“ 仿真”驅動器可以是實際的驅動器之削減後的版本，但是大 致:也使用VCCQ/VSSQ來匹配由於電源所造成的延遲。 參考圖13，一個時序圖282係被顯示以描繪本發明的 一個舉例之重置動作。該重置大致使得該電路100起始一 ί固鎖定序列，該序列開始一個使用該粗略的相位偵測器 1 12之粗略的相位調整部分。該精細的相位偵測器110在 言亥鎖定序列的粗略的調整部分期間是大致被禁能。在該電 控制信號VCTRL被設定至最高的控制電壓位準之下， 言亥粗略的相位偵測器係大致控制該移位暫存器Π2每一週 期向右移位，直到該延遲線114的延遲過衝一個所要的量 爲止。每一週期，帶有一個放大器230之一個額外的延遲 27 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ，裝—— 訂---------%, A7 538596 ___B7 _ 五、發明說明（‘） 元:件224可以在該延遲鏈170之中被致能。該粗略的相位 偵測器每一週期係大致輸出一個向下的信號，只有直到該 信號FBK的相位過衝該信號REF_CLK的相位才爲止。當 該信號FBK的相位過衝該信號REF_CLK的相位時，該粗 略的相位偵測器係大致輸出一個向上的信號並且致能該精 糸田的相位偵測器。 該延遲線114係大致起始在一個最小的延遲之下’並 且係被增加以使得該信號FBK被鎖定至該信號REF_CLK 白勺下一個邊緣。藉由以一個最小的延遲起始並且增加直到 有過衝爲止，該電路100可以避免到達該延遲線114的開 端◦該延遲線114 一般係被做的足夠長(例如，足夠數量的 延遲元件)以支撐最低之所要的頻率。在該粗略的相位偵測 器偵測過衝之後，該移位暫存器係大致向左移位兩個或是 三個元件以校正該過衝，並且該精細的相位偵測器可以被 致;能以控制該電壓控制節點(例如，該信號VCTRL)來減緩 言亥延遲線114以獲得鎖定。 參考圖14，一個時序圖284係被顯示來描繪一個舉例 之:粗略的鎖定動作。該時序圖284大致顯示該電路100之 各種的信號從一個重置的狀況直到該DLL開始向右移位爲 止。該電路可以被禁能，直到在一個開機重置信號(例如， PUB)脈衝之後爲止。該輸入時脈之下一個下降邊緣係大致 言襄該電路100從該重置的狀況釋放出來。至該粗略的相位 ί貞測器112的時脈(例如，REF_CLK)大致係開始，並且該 ί言號REF_CLK可以開始沿著該延遲線114傳輸。該信號 28 度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 538596 A7 —-------B7^_ 五、發明說明（/Ί ) CLK—OUT大致係通過該時脈樹(若存在的話)以及該補償延 遲電路116，並且變爲該信號FBK。該信號UP1以及UP2 大致係指示環繞該迴路的傳輸延遲分別是否小於一個週期 或是兩個週期。該信號UP1以及UP2可以被施行爲單一信 ‘（例如’ CNT) ’ g亥丨g號可以經由一'個邏輯狀態來指不週 期的數目（例如，一個邏輯低係代表一個週期，而邏輯高係 代表兩個週期）。 該傳輸延遲的決定可以被用來決定在該過衝之後，向 左移位該類比延遲線114 一個或是兩個位置。該信號 CORENM可以是一個粗略的致能信號，並且可以起始向右 移位的動作。當環繞該迴路的傳輸延遲(例如，該延遲線以 及補償延遲）大於該時脈週期時，該信號UP1 —般將會在 該信號PFDCLKM的第一上升邊緣上轉變至一個高的狀態 。當環繞該迴路的延遲大於兩個時脈週期時，該信號UP2 大：致係在該信號PFDCLKM的第二上升邊緣上轉變至一個 高的狀態。當該信號UP1處於高的狀態時，該延遲線114 在切換到精細的延遲模式之前，大致係後退兩個位置。當 言亥信號UP2處於高的狀態時’該延遲線114可以被組態設 定以移回三個延遲位置。當該信號UP1與UP2被做成該信 号虎CNT時，延遲線Π4在一個例子中可以被組態設定以回 應於具有邏輯低的狀態之信號CNT而後退兩個位置’並且 回應於一個邏輯高的狀態而後退三個位置。 參考圖15，一個時序圖300係被顯示描繪一個舉例之 米且略的鎖定動作°旨亥粗略的鎖定動作大致開始在重^後 29 木紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注咅？事項再填寫本頁) ·11111111 %, 538596 B7 五、發明說明（）/ ) ，並且持續直到精細的鎖定動作開始爲止。在該電路100 上1之粗略的鎖定動作的期間，該信號regclk的下降邊緣 一般將會向右移位該暫存器。該暫存器可以具有一個進位 f立元，其可以在第一次移位之後轉變至高的狀態。一個信 号虎（例如，CURR5)可以代表一個暫存器位元’其可以在下 一個向右移位時轉變至高的狀態。在該延遲線過衝之後， 言亥暫存器大致將會向左移位。該信號REGCLK可以使得一 個I信號(例如，CURR6)轉變至低的狀態。 參考圖16，一個時序圖320係被顯示來描繪本發明之 一舉例的動作。該時序圖可以描繪當環繞該迴路的時脈週 期延遲大於兩個週期時之舉例的動作。當環繞該迴路的時 脈週期延遲大於兩個週期時，該信號UP2大致係轉變至邏 ®高的狀態。 本發明可以結合最佳的類比DLL以及最佳的數位DLL 成爲一體。本發明可以提供類比DLL的解析度或是抖動以 及數位DLL之快速的鎖定時間。本發明可以提供一個廣的 _ 負定範圍。 改變DLL的中心頻率之習知的方法係硬體接線(金屬 選擇)或是熔線更多的級。本發明可以除去因爲DLL的限 芾f]，而對於不同的速度類型之熔線或是金屬選擇之需求。 本^發明可以容許較慢速度類型能夠具有較快速度類型的解 杉〒度。本發明可以被使用在需要零延遲緩衝器的應用中， 其係包含（但是不限於）需要該時脈至輸出資料的時間爲小 的記憶體晶片。 30 本紙張尺度適用中國國家標孕（CNS)A4規格（210 X 297公着) ''" -----------裝--------t--------- (請先閱讀背面之注意事項再填寫本頁) A7 538596 五、t明說明（1 ) 該電路100可以具有一個禁能的模式。當該電路100 被禁能時，該延遲鎖定迴路（DLL)係大致被旁通。當該 DLL被旁通時，該DLL可以被多工出來。該DLL也可以 於一個重置模式。當該電路1〇〇被再次致能時’該dll ί系大致被初始化至一個再次決定出的起始點，以確保適當 的動作。 該電路100可以具有一種省電模式。在該省電模式中 ，該電路100大致上並不消耗任何的直流電流。該信號 REF_CLK可以被閘控，使得該相位檢測器110與112、充 電:泵120以及延遲線114大致上並不消耗任何的直流電源 。該補償延遲電路Π6也因爲該補償延遲電路116係大致 在該時脈樹的末端而可以被閘控。該省電模式可以被用來 在零電流之下運作該部分。 該電路1 〇〇可以具有一種待機模式。當該信號 REF_CLK被停止以進入待機模式時，該電路1〇〇可能需要 一^些週期來再次獲得鎖定。在一個例子中，該電路100在 Η亥信號REF—CLK被再度起始之後，可能花費1024個週期 5择再次獲得鎖定。 本發明各種的fe 5虎大致係“導通”(例如，一^個數位高、 或是1)或是“關斷”(例如，一個數位低、或是〇)。然而，言亥 等信號的導通（例如，被發出)以及關斷(例如，被解除發出) 白勺狀態之特定的極性可以照著被調整（例如，加以反轉）， 以符合一個特定的施行之設計標準。 儘管本發明已經參考其較佳的實施例而特定地顯示與 (請先閱讀背面之注意事項再填寫本頁) 一裝--------訂-------- 31 538596 A7 B7 五、發明說明（V ) 說:明，但是熟習此項技術者將體認到的是，各種在形成與 糸田節上的改變都可以被完成，而不脫離本發明的精神與範 疇。 32 木紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------·裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁)

Claims (1)

  1. 叫S96 A8
    _請專利範圍 ί!®二極體負載的差動放大器。 10.根據申請專利範圍第1項之裝置，其中該控制電路 你包括： 一個相位偵測器電路，其係被組態設定以回應於該輔1 人信號以及一個回授信號來產生該第一與第二控制信號； 以及 一個延遲電路，其係被組態設定以回應於該輸出丨目5虎 k及一個預設的延遲來產生該回授信號。 11·根據申請專利範圍第10項之裝置，其中該相位偵 項『」器電路係包括： 一個第一^相位偵測器電路，其係被組態設定以回應方二 輸入信號以及該回授信號來產生該第一控制信號’其中 言 矣第一控制信號係被組態設定以離散的量來調整該相位； h及 一個第二相位偵測器電路，其係被組態設定以回應於 輸入信號以及該回授信號來產生該第二控制信號，其中 言癸第二控制信號係被組態設定以在一個預設的範圍中連續 他調整該相位。 12.根據申請專利範圍第11項之裝置，其中該第一相 ί立偵測器電路係包括一個數位控制電路，該數位控制電路 係被組態設定以回應於在該輸入信號以及該回授信號之間 白勺一個相位差來控制該類比延遲線。 13·根據申請專利範圍第11項之裝置，其中該第二相 ί立偵測器電路係包括一個充電泵以及環路濾波器，其係被 2 本紙張;^彦適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項存填寫本頁) 装 、\έ 538596 as B8 C8 D8 六、申請專利範圍 18. 根據申請專利範圍第15項之方法，其中該第二控 芾α信號係包括一個類比控制信號。 19. 根據申請專利範圍第18項之方法，其中該步驟A 係包括子步驟有： 回應於該類比控制信號來控制由該些延遲元件之每個 延遲元件所產生之延遲量。 20. 根據申請專利範圍第15項之方法，其更包括步驟 有： 回應於該輸出信號來控制藉由一個記憶體元件之資料 白勺呈現。 4 (請先閲讀背面之注意事項再塡寫本頁) 裝 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
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