JP2000201105A - 並列光送信器及び並列光受信器 - Google Patents

Abstract

(57)【要約】 【課題】 並列光送信器及び並列光受信器において、複
数のデータを並列に光伝送する際に生じるスキューを補
償し、データの識別誤りを防止する。 【解決手段】 並列光送信器１は、ｎ個のデータ用レー
ザダイオード３０と、各データ用レーザダイオード３０
に駆動電流を供給して当該レーザダイオード３０を発光
させるｎ個のデータ用発光素子駆動回路３１と、各デー
タ信号を任意の時間だけ保持して出力するｎ個の可変遅
延回路３２と、可変遅延回路３２の出力データとクロッ
ク信号との位相を比較し、その比較結果に応じた時間だ
けデータ信号を遅延させる遅延時間制御信号を当該可変
遅延回路３２にフィードバックするｎ個の位相比較回路
３３と、可変遅延回路３２の出力データをクロック信号
に同期してデータ用発光素子駆動回路３１に出力するｎ
個のＤフリップフロップ（Ｄ−ＦＦ）３４とを備えてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のデータを光
ファイバを介して並列に伝送する光並列伝送方式で使用
される並列光送信器及び並列光受信器に関するものであ
る。

【０００２】

【従来の技術】近年、扱う情報量の増大に伴い、複数の
データを並列に光伝送する光並列伝送方式への期待が高
まっている。図１１に、この光並列伝送方式による光送
受信装置の一例を示す。同図において、光送受信装置
は、ＬＳＩ８０ａ及びパラレルリンク８０ｂを有する光
送信器８０と、この光送信器８０と複数本の光ファイバ
Ｆにより接続される、パラレルリンク９０ａ及びＬＳＩ
９０ｂを有する光受信器９０とで構成されている。この
ような光送受信装置において、光送信器８０のＬＳＩ８
０ａから出力された複数（ｎ個）のデータ信号及び所定
のクロック信号はパラレルリンク８０ｂで光信号に変換
されて各光ファイバＦ内を伝送し、当該光信号は光受信
器９０のパラレルリンク９０ａで電気信号に変換されて
ＬＳＩ９０ｂに送られる。

【０００３】図１２は、従来における光送信器の構成を
示す図である。同図において、光送信器８０のパラレル
リンク８０ｂは、ｎ個のデータ用発光素子８１と、１個
のクロック用発光素子８２と、ＬＳＩ８０ａからのｎ個
のデータ信号をそれぞれＬＳＩ８０ａからのクロック信
号に同期して出力するｎ個のＤフリップフロップ８３
と、これらのＤプリップフロップ８３の出力データに応
じてデータ用発光素子８１をそれぞれ発光させるｎ個の
データ用発光素子駆動回路８４と、クロック信号に応じ
てクロック用発光素子８２を発光させるクロック用発光
素子駆動回路８５とを有している。

【０００４】図１３は、従来における光受信器の構成を
示す図である。同図において、光受信器９０のパラレル
リンク９０ａは、光送信器８０の各データ用発光素子８
１から光ファイバＦを介して送られてきた光信号をそれ
ぞれ受光するｎ個のデータ用受光素子９１と、同様にク
ロック用発光素子８２から送られてきた光信号を受光す
るクロック用受光素子９２と、各データ用受光素子９１
の受光信号を増幅するｎ個のデータ増幅回路９３と、ク
ロック用受光素子９２の受光信号を増幅してＬＳＩ９０
ｂに送出するクロック増幅回路９４と、各データ増幅回
路９３の出力データをクロック増幅回路９４からのクロ
ックに同期してＬＳＩ９０ｂに出力するｎ個のＤフリッ
プフロップ９５とを有している。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来技術においては、以下の問題点が存在する。

【０００６】すなわち、図１２に示す光送信器８０で
は、ＬＳＩ８０ａにおけるデータ信号の出力タイミング
のばらつき、ＬＳＩ８０ａとパラレルリンク８０ｂ間に
おけるデータ信号ラインの配線長さのばらつきや当該デ
ータ信号ラインを通るデータ信号の遅延時間のばらつ
き、パラレルリンク８０ｂ内におけるデータ信号ライン
の配線長さのばらつきや当該データ信号ラインを通るデ
ータ信号の遅延時間のばらつき等により、図１４に示す
ようにｎ個のデータ信号間でスキュー（位相ずれ）が発
生する。

【０００７】このため、１つのデータにおいては、クロ
ックの所定の立上りタイミングまたは立下りタイミング
でＤフリップフロップが識別可能な有効アイ開口（Ｄフ
リップフロップのセットアップ時間及びホールド時間を
除いたアイ開口）が広くても、図１４に示すようにｎ個
のデータを重ね合わせると、共通のクロックタイミング
で識別可能な有効アイ開口が狭められ、その結果複数の
データのいずれかにビットずれが生じ、誤った識別をし
てしまう恐れがある。したがって、特にＧｂｐｓを超え
るような高速動作で多チャンネルのパラレルリンクを使
用するためには、スキューを補償すべくデータ信号ライ
ンの配線長を調整して設計する必要がある。また、ＬＳ
Ｉ８０ａにおけるデータ信号の出力タイミングのばらつ
きに起因するスキューが支配的である場合には、動作不
能になる可能性もある。

【０００８】また、図１３に示す光受信器９０では、光
送信器８０における光信号の出力タイミングのばらつ
き、光ファイバＦ内を通る光信号の遅延時間のばらつき
（ファイバ長に起因するばらつき、ファイバストレスに
起因するばらつき）によりスキューが発生する。このた
め、この場合にも上記と同様の問題が生じる。

【０００９】本発明の目的は、複数のデータを並列に光
伝送する際に生じるスキューを補償し、データの識別誤
りを防止することができる並列光送信器及び並列光受信
器を提供することである。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
め、本発明は、複数の発光素子と、複数の発光素子を対
応するデータ信号に応じて駆動する複数の駆動回路とを
備える並列光送信器であって、複数の駆動回路の各々
は、対応するデータ信号と所定のクロック信号との位相
差に応じて当該データ信号を遅延させるデータ遅延回路
を備えている構成とする。

【００１１】このようにデータ遅延回路を設けることに
より、データ信号がクロック信号よりも位相進みである
か位相遅れであるかにかかわらず、データ信号はその位
相ずれに応じて遅延するので、複数のデータ信号間でス
キューが発生しても、各データ信号の位相がほぼ揃うよ
うになり、これにより複数のデータ信号のうちのいずれ
かが識別誤りを起こすことが防止される。

【００１２】上記並列光送信器において、好ましくは、
データ遅延回路は、制御信号入力端子を有する可変遅延
回路と、位相比較回路とを備え、位相比較回路は可変遅
延回路の出力とクロック信号との位相差を比較しその比
較結果を可変遅延回路の制御信号入力端子に帰還し、可
変遅延回路は制御信号入力端子に入力された信号に応じ
てデータ信号に遅延を発生させる。これにより、データ
信号とクロック信号との位相差に応じて当該データ信号
が遅延するようになる。

【００１３】また、上記の目的を達成するため、本発明
は、複数の受光素子と、複数の受光素子により検知され
た各光信号を増幅し、対応するデータ信号に変換する複
数の増幅器とを備える並列光受信器であって、複数の増
幅器の各々は、所定のクロック信号との位相差に応じて
当該増幅器の出力を遅延させるデータ遅延回路を備えて
いる構成とする。このようにデータ遅延回路を設けるこ
とにより、上述したように、複数のデータ信号間でスキ
ューが発生しても、当該スキューが補償され、データの
識別誤りが防止される。

【００１４】上記並列光受信器において、好ましくは、
データ遅延回路は、制御信号入力端子を有する可変遅延
回路と、位相比較回路とを備え、位相比較回路は可変遅
延回路の出力とクロック信号との位相差を比較しその比
較結果を可変遅延回路の制御信号入力端子に帰還し、可
変遅延回路は制御信号入力端子に入力された信号に応じ
てデータ信号に遅延を発生させる。これにより、データ
信号とクロック信号との位相差に応じて当該データ信号
が遅延するようになる。

【００１５】

【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面を参照して説明する。

【００１６】まず、本発明の第１の実施形態を図１〜図
９により説明する。本実施形態は、並列光送信器におい
てデータのスキューを補償する場合の実施形態である。

【００１７】図１は、本実施形態による並列光送信器の
構成を示す図である。同図において、並列光送信器１
は、複数（ｎ個）のデータ信号及びクロック信号を生成
するＬＳＩ２と、このＬＳＩ２からの各データ信号を光
信号に変換し、光ファイバＦを介して並列に送信すると
ともに、ＬＳＩ２からのクロック信号も光信号に変換
し、光ファイバＦを介して送信するパラレルリンク３と
を備えている。なお、並列光送信器１は、上記各データ
信号及びクロック信号の伝送路であるｎ＋１個の光ファ
イバＦを被覆したテープファイバにより後述する並列光
受信器（後述）と接続される。

【００１８】パラレルリンク３は、ｎ個のデータ用発光
素子としてのレーザダイオード３０と、１個のクロック
用発光素子としてのレーザダイオード３０ａと、各デー
タ用レーザダイオード３０に駆動電流を供給して当該レ
ーザダイオード３０を発光させるｎ個のデータ用発光素
子駆動回路３１と、クロック用レーザダイオード３０ａ
に駆動電流を供給して当該レーザダイオード３０ａを発
光させるクロック用発光素子駆動回路３１ａと、制御信
号入力端子を有するｎ個の可変遅延回路３２と、ｎ個の
位相比較回路３３と、ｎ個のＤフリップフロップ（Ｄ−
ＦＦ）３４とを備えている。

【００１９】可変遅延回路３２は、ＬＳＩ２からのデー
タ信号及び位相比較回路３３からの遅延時間制御信号
（後述）を入力し、データ信号を当該遅延時間制御信号
に対応する時間だけ保持して出力する。位相比較回路３
３は、可変遅延回路３２の出力データとＬＳＩ２からの
クロック信号との位相を比較し、その比較結果に応じた
時間だけデータ信号を遅延させる遅延時間制御信号を当
該可変遅延回路３２にフィードバックする。Ｄフリップ
フロップ３４は、可変遅延回路３２の出力データをクロ
ック信号に同期してデータ用発光素子駆動回路３１に出
力する。そして、このデータ用発光素子駆動回路３１
は、データ用レーザダイオード３０をＤフリップフロッ
プ３４の出力データに応じて発光させる。また、クロッ
ク用発光素子駆動回路３１ａは、クロック用レーザダイ
オード３０ａをＬＳＩ２からのクロック信号に応じて発
光させる。

【００２０】図２は、可変遅延回路３２の構成を示す図
である。同図において、可変遅延回路３２は、入力バッ
ファ４０、ロジック部４１、出力バッファ４２、排他的
論理和（ＥＸ−ＯＲ）部４３、コンデンサ４４からなっ
ている。入力バッファ４０にはＬＳＩ２からのデータ信
号Ｄ，Ｄ＊が入力され、その入力バッファ４０の出力信
号はロジック部４１に入力され、そのロジック部４１の
出力信号は出力バッファ４２に入力される。また、ＥＸ
−ＯＲ部４３には、データ信号Ｄ，Ｄ＊及び位相比較回
路３３からの遅延時間制御信号Ｃ，Ｃ＊が入力され、そ
のＥＸ−ＯＲ部４３の出力部とロジック部４１の出力部
との間に、コンデンサ４４が接続されている。そして、
出力バッファ４２から出力信号として信号Ｑ，Ｑ＊が出
力される。

【００２１】以上のような可変遅延回路３２において、
ＥＸ−ＯＲ部４３に入力される遅延時間制御信号Ｃ，Ｃ
＊が“Ｌ”レベルの場合は、そのＥＸ−ＯＲ部４３の出
力信号はロジック部４１の出力信号と同一になる。従っ
て、コンデンサ４４の両端の電圧は常に同相で変動し、
ロジック部４１に対する入力信号がそのまま出力され
る。

【００２２】一方、ＥＸ−ＯＲ部４３に入力される遅延
時間制御信号Ｃ，Ｃ＊が“Ｈ”レベルの場合は、そのＥ
Ｘ−ＯＲ部４３の出力信号は入力信号と逆相になる。つ
まり、ＥＸ−ＯＲ部４３はインバータとして動作する。
従って、コンデンサ４４の両端の電圧は常に逆相で変動
するので、コンデンサ４４はロジック部４１の出力に対
して容量として作用し、ロジック部４１の出力信号はコ
ンデンサ４４の充電時間に応じて遅延される。

【００２３】なお、ここでは、説明の便宜のために、Ｅ
Ｘ−ＯＲ部４３を“Ｈ”レベルと“Ｌ”レベルの２値で
動作するものとしたが、実際にはＥＸ−ＯＲ部４３はア
ナログ的に動作し、遅延時間制御信号Ｃ，Ｃ＊の“Ｌ”
レベル相当の遅延時間から“Ｈ”レベル相当の遅延時間
まで、遅延時間が連続的に変化するようになっている。
この一例を図３に示す。

【００２４】同図において、横軸は位相比較回路３３か
らの遅延時間制御信号（図２に示すＣ−Ｃ＊間の電位差
ΔＶ）を示し、縦軸は遅延時間ｔpdを示している。ま
た、図中の白丸はデータ信号が“Ｌ”レベルから“Ｈ”
レベルに切り換わるときの出力信号Ｑの特性を示し、白
三角はデータ信号が“Ｌ”レベルから“Ｈ”レベルに切
り換わるときの出力信号Ｑ＊の特性を示し、黒丸はデー
タ信号が“Ｈ”レベルから“Ｌ”レベルに切り換わると
きの出力信号Ｑの特性を示し、黒三角はデータ信号が
“Ｈ”レベルから“Ｌ”レベルに切り換わるときの出力
信号Ｑ＊の特性を示している。上記特性図から分かるよ
うに、Ｃ−Ｃ＊間の電位差ΔＶが大きくなるに従って遅
延時間ｔpdは連続的に短くなる。

【００２５】図４は、位相比較回路３３の基本構成を示
す図である。同図において、位相比較回路３３は、第１
の位相比較部５０、９０度移相器５１、第２の位相比較
部５２、１対の変換部５３，５４、重ね合わせ部５５か
らなっている。

【００２６】第１の位相比較部５０には、ＬＳＩ２から
のクロック信号ＣＬＫ，ＣＬＫ＊及び可変遅延回路３２
の出力信号Ｑ，Ｑ＊が入力され、クロック信号ＣＬＫ，
ＣＬＫ＊とデータ信号Ｑ，Ｑ＊との位相ずれに対応した
信号ＰＤ，ＰＤ＊が出力される。また、第２の位相比較
部５２には、９０度移相器５１により移相が９０度シフ
トされたクロック信号ＣＬＫ，ＣＬＫ＊及び可変遅延回
路３２の出力信号Ｑ，Ｑ＊が入力され、９０度シフトさ
れたクロック信号ＣＬＫ，ＣＬＫ＊とデータ信号Ｑ，Ｑ
＊との位相ずれに対応した信号ＱＰＤ，ＱＰＤ＊が出力
される。

【００２７】図５は、上記第１の位相比較部５０の回路
構成の一例を示す図である。同図において、第１の位相
比較部５０は、１対のラッチ５０ａ，５０ｂ及びマルチ
プレクサ５０ｃからなっている。ＬＳＩ２からのクロッ
ク信号ＣＬＫ，ＣＬＫ＊はラッチ５０ａ，５０ｂに入力
され、可変遅延回路３２の出力信号Ｑ，Ｑ＊はラッチ５
０ａ，５０ｂの制御端子に入力される。また、そのデー
タ信号Ｑ，Ｑ＊はマルチプレクサ５０ｃの制御端子にも
入力される。ラッチ５０ａ，５０ｂの出力信号はマルチ
プレクサ５０ｃに入力され、このマルチプレクサ５０ｃ
から、クロック信号ＣＬＫ，ＣＬＫ＊とデータ信号Ｑ，
Ｑ＊との位相ずれに対応した信号ＰＤ，ＰＤ＊が出力さ
れる。

【００２８】また、第２の位相比較部５２は、基本的に
は上記第１の位相比較部５０と同じ構成であるが、９０
度シフトされたクロック信号ＣＬＫ，ＣＬＫ＊及びデー
タ信号Ｑ，Ｑ＊を入力して信号ＱＰＤ，ＱＰＤ＊を出力
する。

【００２９】図６は、上記の位相比較部５０，５２に入
力されるクロック信号ＣＬＫとデータ信号Ｑとの関係を
示す図である。ここで、クロック信号ＣＬＫがデータ信
号Ｑよりも位相が遅れているときは、第１の位相比較部
５０の出力信号ＰＤは“Ｈ”レベルになり、第２の位相
比較部５２の出力信号ＱＰＤは“Ｈ”レベルになる。一
方、クロック信号ＣＬＫがデータ信号Ｑよりも位相が進
んでいるときは、第１の位相比較部５０の出力信号ＰＤ
は“Ｌ”レベルになり、第２の位相比較部５２の出力信
号ＱＰＤは“Ｈ”レベルになる。

【００３０】図７は、図４に示す変換部５３，５４の回
路構成の一例を示す図である。同図において、変換部５
３は、１対のラッチ５３ａ，５３ｂ及び１対のＮＡＮＤ
５３ｃ，５３ｄからなっている。ラッチ５３ａ，５３ｂ
には、第２の位相比較部５２の出力信号ＱＰＤ，ＱＰＤ
＊が入力されるとともに、ラッチ５３ａ，５３ｂの制御
端子には、第１の位相比較部５０の出力信号ＰＤ＊，Ｐ
Ｄが入力される。このラッチ５３ａ，５３ｂの出力信号
はＮＡＮＤ５３ｃ，５３ｄに入力される。また、このＮ
ＡＮＤ５３ｃ，５３ｄの制御端子には第１の位相比較部
５０の出力信号ＰＤ＊，ＰＤが入力される。そして、こ
のＮＡＮＤ５３ｃ，５３ｄから信号ＴＲ（＋），ＴＲ＊
（＋）が出力される。

【００３１】また、変換部５４は、基本的には上記の変
換部５３と同じ構成であるが、第２の位相比較部５２か
らの信号ＱＰＤ，ＱＰＤ＊及び第１の位相比較部５０か
らの信号ＰＤ，ＰＤ＊を入力して信号ＴＲ（−），ＴＲ
＊（−）を出力する。

【００３２】以上のような変換部５３，５４において、
クロック信号ＣＬＫがデータ信号Ｑよりも位相が遅れて
いるときは、信号ＴＲ（＋），ＴＲ（＋）＊，ＴＲ
（−）＊は共に“Ｈ”レベルになり、信号ＴＲ（−）は
“Ｌ”レベルになる。一方、クロック信号ＣＬＫがデー
タ信号Ｑよりも位相が進んでいるときは、信号ＴＲ
（＋），ＴＲ（＋）＊，ＴＲ（−）は共に“Ｈ”レベル
になり、信号ＴＲ（−）＊は“Ｌ”レベルになる。

【００３３】図８は、図４に示す重ね合わせ部５５の回
路構成の一例を示す図である。同図において、重ね合わ
せ部５５は、１対の単位重ね合わせ部５５ａ，５５ｂを
有している。各単位重ね合わせ部５５ａ，５５ｂは、３
つの差動増幅器６１〜６３及び４つの加算器６４〜６７
からなっている。

【００３４】単位重ね合わせ部５５ａにおいて、差動増
幅器６１，６３の反転入力端子には所定の基準電圧Ｖｒ
ｅｆが供給されている。また、差動増幅器６１の非反転
入力端子には変換部５３の出力信号ＴＲ（＋）が入力さ
れ、差動増幅器６３の非反転入力端子には変換部５３の
出力信号ＴＲ（＋）＊が入力され、差動増幅器６２の反
転入力端子及び非反転入力端子には位相比較部５０の出
力信号ＰＤ及びＰＤ＊が入力されている。差動増幅器６
２の反転出力信号は、加算器６４で差動増幅器６１の反
転出力信号と加算された後、更に加算器６５で差動増幅
器６３の非反転出力信号と加算される。また、差動増幅
器６２の非反転出力信号は、加算器６６で差動増幅器６
３の反転出力信号と加算された後、更に加算器６７で差
動増幅器６１の非反転出力信号と加算される。

【００３５】また、単位重ね合わせ部５５ｂは、基本的
には上記の単位重ね合わせ部５５ａと同じ構成である
が、位相比較部５０の出力信号ＰＤ，ＰＤ＊及び変換部
５４の出力信号ＴＲ（−），ＴＲ（−）＊が入力され
る。

【００３６】このような単位重ね合わせ部５５ａ，５５
ｂの出力信号は加算器６８，６９で互いに加算され、前
述した遅延時間制御信号Ｃ，Ｃ＊として出力される。こ
のとき、遅延時間制御信号Ｃ，Ｃ＊は、加算器６８，６
９の出力電圧に直流バイアス電圧Ｖ０が加算されて出力
される。また、加算器６８，６９の出力部には、フィル
タ（ＬＰＦ）を構成するコンデンサ７０が接続されてい
る。

【００３７】以上のような重ね合わせ部５５において、
クロック信号ＣＬＫがデータ信号Ｑよりも位相が遅れて
いるときは、出力信号Ｃ，Ｃ＊は、 Ｃ＝Ｖ０−Ｖｆ、Ｃ＊＝Ｖ０＋Ｖｆ となる。一方、クロック信号ＣＬＫがデータ信号Ｑより
も位相が進んでいるときは、出力信号Ｃ，Ｃ＊は、 Ｃ＝Ｖ０＋Ｖｆ、Ｃ＊＝Ｖ０−Ｖｆ となる。また、クロック信号ＣＬＫとデータ信号Ｑの位
相が一致した時点においては、出力信号Ｃ，Ｃ＊は、上
記位相遅れ及び位相進みのどちらか一方の不安定な状態
となるが、ＬＰＦ（積分回路）を構成するコンデンサ７
０によりほぼ両者の中間値であるＶ０となる。

【００３８】なお、ここでは説明の便宜のために、クロ
ック信号ＣＬＫがデータ信号Ｑに対して位相遅れと位相
進みの２つの場合について説明したが、実際には、第１
の位相比較部５０に入力されるクロック信号と第２の位
相比較部５２に入力される９０度シフトされたクロック
信号とに基づいて位相比較を行うことで、クロック信号
ＣＬＫがデータ信号Ｑに対して０〜９０度位相遅れ、９
０〜１８０度位相遅れ、０〜９０度位相進み、９０〜１
８０度位相進みを検出する。そして、その４つの場合に
ついて、それぞれ出力信号Ｃ，Ｃ＊としての電圧値が設
定され、出力される。もちろん、このように２つの位相
比較部を設けずに、１つの位相比較部を用いて０〜１８
０度の位相遅れ、０〜１８０度の位相進みを検出するよ
うにしてもよい。

【００３９】次に、以上のように構成した本実施形態の
動作を図９に示すタイミングチャートを用いて説明す
る。図９において、（ａ）に示すデータはＬＳＩ２から
のデータ信号（可変遅延回路３２の入力信号）であり、
（ｂ）に示すデータは可変遅延回路３２の出力信号（Ｄ
フリップフロップ３４の入力信号）であり、（ｃ）に示
すデータはＤフリップフロップ３４の出力信号である。
ここで、位相比較回路３３はクロック信号の立下りとデ
ータ信号との位相ずれを検出するものとし、Ｄフリップ
フロップ３４はクロック信号の立上りでリタイミングを
とるものとする。

【００４０】まず、ＬＳＩ２からのｎ個のデータ信号
（図中（ａ）参照）は各可変遅延回路３２に入力され
る。このとき、初期状態では位相比較回路３３から遅延
時間制御信号は送出されず、ＬＳＩ２からのデータ信号
は遅延されることなくそのまま出力され、各位相比較回
路３３に送られる。

【００４１】位相比較回路３３では、そのデータ信号と
ＬＳＩ２からのクロック信号との位相を比較し、その位
相ずれに応じた遅延時間制御信号を可変遅延回路３２に
フィードバックする。このとき、クロック信号とデータ
信号の位相がほぼ一致しているとき（図中（ａ）のデー
タ１の状態）は、遅延時間制御信号として例えばクロッ
ク１周期分だけ遅延させるための基準電圧値Ｖ０を出力
する。クロック信号がデータ信号よりも位相が遅れてい
るとき（図中（ａ）のデータ２の状態）は、遅延時間制
御信号として基準電圧値Ｖ０に所定値ΔＶを加えた電圧
値（Ｖ０＋ΔＶ）を出力する。クロック信号がデータ信
号よりも位相が進んでいるとき（図中（ａ）のデータｎ
の状態）は、遅延時間制御信号として基準電圧値Ｖ０か
ら所定値ΔＶを減じた電圧値（Ｖ０−ΔＶ）を出力す
る。

【００４２】なお、位相比較回路３３では、データ信号
とクロック信号との位相ずれが最小になる迄、遅延時間
制御信号を可変遅延回路３２にフィードバックするよう
にする。

【００４３】可変遅延回路３２では、位相比較回路３３
からの遅延時間制御信号に応じた時間だけデータ信号を
保持して出力する。つまり、データ１についてはクロッ
ク１周期分だけ遅延させ、データ２についてはクロック
１周期よりも所定時間長い時間だけ遅延させ、データ３
についてはクロック１周期よりも所定時間短い時間だけ
遅延させる。その結果、図中（ｂ）に示すように、各デ
ータ信号の位相のばらつきが最小限になる。

【００４４】そして、これらのデータ信号はＤフリップ
フロップ３４に送られ、このＤフリップフロップ３４に
おいてデータ信号がクロック信号の立上りに同期して出
力される（図中（ｃ）参照）。これにより、全データ信
号は、その位相が揃った状態で各レーザダイオード３０
に供給され、並列光送信器１から光信号として並列に送
信される。

【００４５】以上のように構成した本実施形態にあって
は、可変遅延回路３２及び位相比較回路３３を設け、デ
ータ信号とクロック信号との位相進み及び位相遅れに応
じて各データ信号の遅延時間を変えるようにしたので、
位相進み及び位相遅れともに、データ信号とクロック信
号の位相ずれがクロック周期の１／２（例えば２．５Ｇ
ｂｐｓでは２００ｐｓ）を超えない限り、各データ信号
がＤフリップフロップ３４に入力される段階でその位相
がある程度揃うようになる。したがって、ｎ個のデータ
信号間でスキューが発生しても、Ｄフリップフロップ３
４において同じクロックタイミングで全データ信号を識
別することが可能となり、データの識別誤りを防止する
ことができる。

【００４６】なお、本実施形態では、ＬＳＩ２から送ら
れるクロック信号を位相比較回路３３及びＤフリップフ
ロップ３４に入力するものとしたが、クロック信号は特
にこれに限られず、ｎ個のデータ信号のうちのいずれか
１つから抽出・再生したクロックを用いてもよい。

【００４７】また、クロック信号を各データ信号の遅延
時間に合わせて遅延させて光受信器（図示せず）に送信
すべく、クロック用発光素子駆動回路３１ａの入力部に
遅延回路を設けてもよい。

【００４８】本発明の第２の実施形態を図１０により説
明する。本実施形態は、並列光受信器においてデータの
スキューを補償する場合の実施形態である。図中、第１
の実施形態と同一または同等の部材には同じ符号を付
し、その説明を省略する。

【００４９】図１０は、本実施形態による並列光受信器
の構成を示す図である。同図において、並列光受信器６
は、光ファイバＦを介して送られてきた光信号を電気信
号に変換し、複数（ｎ個）のデータ信号及びクロック信
号を生成するパラレルリンク４と、このパラレルリンク
４で生成された各データ信号及びクロック信号を入力
し、波形整形、増幅等の信号処理を行うＬＳＩ５とを備
えている。

【００５０】パラレルリンク４は、ｎ個のデータ用受光
素子としてのフォトダイオード４０と、１個のクロック
用受光素子としてのフォトダイオード４０ａと、各デー
タ用フォトダイオード４０により検知された光信号を増
幅し、対応するデータ信号に変換するｎ個のデータ用増
幅回路４１と、クロック用フォトダイオード４０ａによ
り検知された光信号を増幅し、クロック信号に変換して
ＬＳＩ５に出力するクロック用増幅回路４１ａと、ｎ個
の可変遅延回路４２と、ｎ個の位相比較回路４３と、ｎ
個のＤフリップフロップ（Ｄ−ＦＦ）４４とを備えてい
る。

【００５１】可変遅延回路４２は、各データ用増幅回路
４１からのデータ信号及び位相比較回路４３からの遅延
時間制御信号（後述）を入力し、データ信号を当該遅延
時間制御信号に対応する時間だけ保持して出力する。位
相比較回路４３は、可変遅延回路４２の出力データとク
ロック用増幅回路４１ａからのクロック信号との位相を
比較し、その比較結果に応じた時間だけデータ信号を遅
延させる遅延時間制御信号を当該可変遅延回路４２にフ
ィードバックする。Ｄフリップフロップ４４は、可変遅
延回路４２の出力データをクロック信号に同期してＬＳ
Ｉ５に出力する。

【００５２】ここで、可変遅延回路４２、位相比較回路
４３、Ｄフリップフロップ４４の構成は、上述した可変
遅延回路３２、位相比較回路３３、Ｄフリップフロップ
３４と同様である。従って本実施形態においても、第１
の実施形態と同様に、ｎ個のデータ信号間でスキューが
発生しても、各Ｄフリップフロップ４４に入力される全
データ信号の位相がほぼ揃うようになるため、データの
識別誤りを防止することができる。

【００５３】また、本実施形態では、パラレルリンク設
計者やリンク及びＬＳＩを使用するボード設計者に不可
避な、ファイバ遅延時間のばらつき（ファイバ長に起因
するばらつき、ファイバストレスに起因するばらつき）
により発生するスキューが原因で有効アイ開口が狭くな
ることを防ぐことができる。

【００５４】なお、本実施形態では、並列光送信器から
光ファイバを介して送られてくるクロック信号を位相比
較回路４３及びＤフリップフロップ４４に入力するもの
としたが、クロック信号が並列光送信器から送られてこ
ない等の場合には、クロック信号として、ｎ個のデータ
信号のうちのいずれか１つから抽出・再生したクロック
を用いるようにする。

【００５５】また、以上説明した実施形態においては、
可変遅延回路の出力にＤフリップフロップを設ける構成
としたが、可変遅延回路及び位相比較回路により適切な
遅延が与えられるならば、Ｄフリップフロップは必ずし
も設けなくてもよい。ただし、各々の可変遅延回路で十
分に開かれたアイパターンにおいて同期を確実にするた
めには、Ｄフリップフロップを設けたほうが好ましい。

【００５６】

【発明の効果】本発明によれば、複数のデータを並列に
伝送する際に生じるスキューを補償することができるの
で、データの識別誤りを防止することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態による並列光送信器の
構成を示す図である。

【図２】図１に示す可変遅延回路の構成を示す図であ
る。

【図３】図２に示す可変遅延回路の入出力特性を示す図
である。

【図４】図１に示す位相比較回路の基本構成を示す図で
ある。

【図５】図４に示す第１の位相比較部の構成を示す図で
ある。

【図６】図５に示す第１の位相比較部に入力されるクロ
ック信号とデータ信号との関係を示す図である。

【図７】図４に示す変換部の構成を示す図である。

【図８】図４に示す重ね合わせ部の構成を示す図であ
る。

【図９】図１に示す並列光送信器の動作を説明するため
のターミングチャートである。

【図１０】本発明の第２の実施形態による並列光受信器
を示す構成図である。

【図１１】光並列伝送方式による光送受信装置の一例を
示す図である。

【図１２】従来における光送信器の構成を示す図であ
る。

【図１３】従来における光受信器の構成を示す図であ
る。

【図１４】図１２に示す光送信器及び図１３に示す光受
信器の不具合を示すタイミング図である。

【符号の説明】

１…並列光送信器、６…並列光受信器、３０…データ用
レーザダイオード（発光素子）、３１…データ用発光素
子駆動回路、３２…可変遅延回路（データ遅延回路）、
３３…位相比較回路（データ遅延回路）、３４…Ｄフリ
ップフロップ、４０…データ用フォトダイオード（受光
素子）、４１…データ用増幅回路、４２…可変遅延回路
（データ遅延回路）、４３…位相比較回路（データ遅延
回路）、４４…Ｄフリップフロップ、Ｆ…光ファイバ。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） // Ｇ０６Ｆ 1/12

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の発光素子と、前記複数の発光素子
   を対応するデータ信号に応じて駆動する複数の駆動回路
   とを備える並列光送信器であって、 前記複数の駆動回路の各々は、前記対応するデータ信号
   と所定のクロック信号との位相差に応じて当該データ信
   号を遅延させるデータ遅延回路を備えていることを特徴
   とする並列光送信器。
2. 【請求項２】 前記データ遅延回路は、制御信号入力端
   子を有する可変遅延回路と、位相比較回路とを備え、前
   記位相比較回路は前記可変遅延回路の出力と前記クロッ
   ク信号との位相差を比較しその比較結果を前記可変遅延
   回路の前記制御信号入力端子に帰還し、前記可変遅延回
   路は前記制御信号入力端子に入力された信号に応じて前
   記データ信号に遅延を発生させることを特徴とする請求
   項１記載の並列光送信器。
3. 【請求項３】 複数の受光素子と、前記複数の受光素子
   により検知された各光信号を増幅し、対応するデータ信
   号に変換する複数の増幅器とを備える並列光受信器であ
   って、 前記複数の増幅器の各々は、所定のクロック信号との位
   相差に応じて当該増幅器の出力を遅延させるデータ遅延
   回路を備えていることを特徴とする並列光受信器。
4. 【請求項４】 前記データ遅延回路は、制御信号入力端
   子を有する可変遅延回路と、位相比較回路とを備え、前
   記位相比較回路は前記可変遅延回路の出力と前記クロッ
   ク信号との位相差を比較しその比較結果を前記可変遅延
   回路の前記制御信号入力端子に帰還し、前記可変遅延回
   路は前記制御信号入力端子に入力された信号に応じて前
   記データ信号に遅延を発生させることを特徴とする請求
   項３記載の並列光受信器。