JPH05284002A - 同期化回路 - Google Patents
同期化回路Info
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- JPH05284002A JPH05284002A JP4080149A JP8014992A JPH05284002A JP H05284002 A JPH05284002 A JP H05284002A JP 4080149 A JP4080149 A JP 4080149A JP 8014992 A JP8014992 A JP 8014992A JP H05284002 A JPH05284002 A JP H05284002A
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Abstract
(57)【要約】
【目的】入力信号の変化を同一時期の変化に変換する同
期化回路において、入力信号の最初に変化した時期から
一定時間内に入力信号が変化したもののみを同期化を可
能とすること。 【構成】入力信号に接続されている信号変化検出部１が
変化した入力信号を検出し、信号変化検出部出力信号
ｄ，ｅ，ｆを出力する。前記信号変化検出部出力信号
ｄ，ｅ，ｆを受けた制御部２が、前記信号変化検出部出
力の最初の変化した時期から一定時間後制御部出力信号
を出力し、制御信号を発生する制御信号発生部３が前記
制御部出力信号を受け、前記制御信号を発生し、信号変
化同期化部４が、前記制御信号ｉを受け、入力信号の変
化を同一時期の変化に変換することにより、入力信号の
最初に変化した時期から一定時間内に入力信号が変化し
たもののみ同期化する。
期化回路において、入力信号の最初に変化した時期から
一定時間内に入力信号が変化したもののみを同期化を可
能とすること。 【構成】入力信号に接続されている信号変化検出部１が
変化した入力信号を検出し、信号変化検出部出力信号
ｄ，ｅ，ｆを出力する。前記信号変化検出部出力信号
ｄ，ｅ，ｆを受けた制御部２が、前記信号変化検出部出
力の最初の変化した時期から一定時間後制御部出力信号
を出力し、制御信号を発生する制御信号発生部３が前記
制御部出力信号を受け、前記制御信号を発生し、信号変
化同期化部４が、前記制御信号ｉを受け、入力信号の変
化を同一時期の変化に変換することにより、入力信号の
最初に変化した時期から一定時間内に入力信号が変化し
たもののみ同期化する。
Description
【０００１】
【産業上の利用分野】本発明は同期化回路に関し、特に
半導体集積回路等の論理回路において入力信号の変化を
同一時期の変化に変換する同期化回路に関する。
半導体集積回路等の論理回路において入力信号の変化を
同一時期の変化に変換する同期化回路に関する。
【０００２】
【従来の技術】同期化回路の一例は、図４に示す回路構
成である。図５は、図４の動作タイミング図である。
成である。図５は、図４の動作タイミング図である。
【０００３】図４，図５において、Ｄ型フリップフロッ
プ２４，２５，２６を有し、これらＤ入力に、位相の互
いに異なる入力信号ａ，ｂ，ｃがそれぞれ入力される。
クロック（Ｃ）入力に制御信号ｉが入力され、この立ち
上がり部分で、Ｄ型フリップフロップ２４，２５，２６
が入力信号ａ，ｂ，ｃの論理状態を一時記憶して、出力
信号Ａ，Ｂ，Ｃを出力する。
プ２４，２５，２６を有し、これらＤ入力に、位相の互
いに異なる入力信号ａ，ｂ，ｃがそれぞれ入力される。
クロック（Ｃ）入力に制御信号ｉが入力され、この立ち
上がり部分で、Ｄ型フリップフロップ２４，２５，２６
が入力信号ａ，ｂ，ｃの論理状態を一時記憶して、出力
信号Ａ，Ｂ，Ｃを出力する。
【０００４】入力信号ａ，ｂ，ｃの変化を、外部からの
制御信号ｉによって、同期化させ出力信号Ａ，Ｂ，Ｃに
変換させた。
制御信号ｉによって、同期化させ出力信号Ａ，Ｂ，Ｃに
変換させた。
【０００５】その他の例の同期化回路として、ある特定
の制御信号（クロック信号）ｉを必要とせず、入力信号
の変化を同一時期の変化し変換する回路がある。このよ
うな従来の同期化回路の入力信号が３信号の場合の一例
を、図６の基本構成で示す。図７に図６の内部の論理回
路を示す。図８は図７の動作タイミング図である。
の制御信号（クロック信号）ｉを必要とせず、入力信号
の変化を同一時期の変化し変換する回路がある。このよ
うな従来の同期化回路の入力信号が３信号の場合の一例
を、図６の基本構成で示す。図７に図６の内部の論理回
路を示す。図８は図７の動作タイミング図である。
【０００６】図６において、入力信号ａ，ｂ，ｃの変化
を検出する信号変化検出部１と、最初に変化した入力信
号ａ，ｂ，ｃの変化時期から一定した時間を設定する入
力信号の数分のデレイ・ブロック（Ｄｅｌａｙ Ｂｌｏ
ｃｋ）より構成される制御部２と、前記設定した時間後
に信号ｉを発生させる制御信号発生部３と、前記信号ｉ
を受け入力信号の変化を同一時期の変化に変換して、出
力信号Ａ，Ｂ，Ｃを出力する信号変化同期化部４とで、
基本構成されている。
を検出する信号変化検出部１と、最初に変化した入力信
号ａ，ｂ，ｃの変化時期から一定した時間を設定する入
力信号の数分のデレイ・ブロック（Ｄｅｌａｙ Ｂｌｏ
ｃｋ）より構成される制御部２と、前記設定した時間後
に信号ｉを発生させる制御信号発生部３と、前記信号ｉ
を受け入力信号の変化を同一時期の変化に変換して、出
力信号Ａ，Ｂ，Ｃを出力する信号変化同期化部４とで、
基本構成されている。
【０００７】図７において、図６の具体的回路は、信号
変化検出部１がＥＸＯＲゲート２７，２８，２９と遅延
ブロック（Ｄｅｌａｙ Ｂｌｏｃｋ）３０，３１，３２
とで構成され、１入力信号に対し前記ＥＸＯＲゲートの
１個の前記Ｄｅｌａｙ Ｂｌｏｃｋの１個が１ペアとた
って、３ペアで構成され、前記信号変化検出部１に入力
された入力信号ａ，ｂ，ｃは、ＥＸＯＲゲート２７，２
８，２９の片側、及びＤｅｌａｙ Ｂｌｏｃｋ３０，３
１，３２を介し、ＥＸＯＲゲート２７，２８，２９のも
う一方の側に接続する。
変化検出部１がＥＸＯＲゲート２７，２８，２９と遅延
ブロック（Ｄｅｌａｙ Ｂｌｏｃｋ）３０，３１，３２
とで構成され、１入力信号に対し前記ＥＸＯＲゲートの
１個の前記Ｄｅｌａｙ Ｂｌｏｃｋの１個が１ペアとた
って、３ペアで構成され、前記信号変化検出部１に入力
された入力信号ａ，ｂ，ｃは、ＥＸＯＲゲート２７，２
８，２９の片側、及びＤｅｌａｙ Ｂｌｏｃｋ３０，３
１，３２を介し、ＥＸＯＲゲート２７，２８，２９のも
う一方の側に接続する。
【０００８】これによって、入力信号ａ，ｂ，ｃが一本
でも変化すると、その変化を検出し、Ｄｅｌａｙ Ｂｌ
ｏｃｋ３０，３１，３２の遅延量に応じたパルスを発生
させ、信号変化検出部出力信号ｄ，ｅ，ｆとして制御部
２へ出力する。制御部２は、ＯＲゲート３６，３７，３
８とＤｅｌａｙ Ｂｌｏｃｋ３３，３４，３５からな
り、１入力信号に対して前記ＯＲゲートの１個と前記Ｄ
ｅｌａｙ Ｂｌｏｃｋの１個とが１ペアとなって、３ペ
アで構成され、前記信号変化検出部１からの前記信号変
化検出部出力信号ｄ，ｅ，ｆを入力信号として動作す
る。
でも変化すると、その変化を検出し、Ｄｅｌａｙ Ｂｌ
ｏｃｋ３０，３１，３２の遅延量に応じたパルスを発生
させ、信号変化検出部出力信号ｄ，ｅ，ｆとして制御部
２へ出力する。制御部２は、ＯＲゲート３６，３７，３
８とＤｅｌａｙ Ｂｌｏｃｋ３３，３４，３５からな
り、１入力信号に対して前記ＯＲゲートの１個と前記Ｄ
ｅｌａｙ Ｂｌｏｃｋの１個とが１ペアとなって、３ペ
アで構成され、前記信号変化検出部１からの前記信号変
化検出部出力信号ｄ，ｅ，ｆを入力信号として動作す
る。
【０００９】前記信号変化検出部１からの前記信号変化
検出部出力信号ｄ，ｅ，ｆは、前記ＯＲゲート３６，３
７，３８の入力へ直接接続され、さらにＤｅｌａｙ Ｂ
ｌｏｃｋ３３，３４，３５を介して直接接続したＯＲゲ
ートの入力以外の前記ＯＲゲート３６，３７，３８の入
力へ接続する。これによって、前記信号変化検出部１か
らの前記信号変化検出出力信号ｄ，ｅ，ｆを受け、各入
力信号に対し各Ｄｅｌａｙ Ｂｌｏｃｋの遅延時間経過
後によって一定時間を設定し、制御信号発生部３の制御
及び起動を行うため、制御部信号ｋ，ｌ，ｍを前記ＯＲ
ゲート３６，３７，３８から出力する。
検出部出力信号ｄ，ｅ，ｆは、前記ＯＲゲート３６，３
７，３８の入力へ直接接続され、さらにＤｅｌａｙ Ｂ
ｌｏｃｋ３３，３４，３５を介して直接接続したＯＲゲ
ートの入力以外の前記ＯＲゲート３６，３７，３８の入
力へ接続する。これによって、前記信号変化検出部１か
らの前記信号変化検出出力信号ｄ，ｅ，ｆを受け、各入
力信号に対し各Ｄｅｌａｙ Ｂｌｏｃｋの遅延時間経過
後によって一定時間を設定し、制御信号発生部３の制御
及び起動を行うため、制御部信号ｋ，ｌ，ｍを前記ＯＲ
ゲート３６，３７，３８から出力する。
【００１０】制御信号発生部３は、入力信号３個のＤ型
フリップフロップ（Ｄｅｌａｙ Ｂｌｏｃｋ）３９，４
０，４１とＡＮＤゲート４２と、Ｄｅｌａｙ Ｂｌｏｃ
ｋ４３とで構成され、前記制御部２から前記制御部出力
信号ｋ，ｌ，ｍをクロック信号として動作する。前記制
御部２からの前記制御部出力信号ｋ，ｌ，ｍは、前記フ
リップフロップ３９，４０，４１のクロック入力へ接続
する。前記フリップフロップ３９，４０，４１のＤ入力
はハイレベル固定となっている。
フリップフロップ（Ｄｅｌａｙ Ｂｌｏｃｋ）３９，４
０，４１とＡＮＤゲート４２と、Ｄｅｌａｙ Ｂｌｏｃ
ｋ４３とで構成され、前記制御部２から前記制御部出力
信号ｋ，ｌ，ｍをクロック信号として動作する。前記制
御部２からの前記制御部出力信号ｋ，ｌ，ｍは、前記フ
リップフロップ３９，４０，４１のクロック入力へ接続
する。前記フリップフロップ３９，４０，４１のＤ入力
はハイレベル固定となっている。
【００１１】前記フリップフロップ３９，４０，４１の
出力はＡＮＤゲート４２に接続され、前記ＡＮＤゲート
４２の出力は、信号変化同期化部４の制御信号ｉとなる
と共に、Ｄｅｌａｙ Ｂｌｏｃｋ４３を介し、前記フリ
ップフロップ３９，４０，４１のリセット入力へ接続す
る。これによって、前記制御部２から前記制御部出力信
号ｋ，ｌ，ｍを受け、前記フリップフロップ３９，４
０，４１が、全てハイレベルへ変化すると、前記ＡＮＤ
ゲート４２がハイレベルに変化し、前記信号変化同期化
部４の制御信号ｉを発生すると同時に、前記Ｄｅｌａｙ
Ｂｌｏｃｋ４３の遅延時間経過後、前記フリップフロ
ップのリセットを行い、次の入力信号ａ，ｂ，ｃの変化
待ち状態となる。
出力はＡＮＤゲート４２に接続され、前記ＡＮＤゲート
４２の出力は、信号変化同期化部４の制御信号ｉとなる
と共に、Ｄｅｌａｙ Ｂｌｏｃｋ４３を介し、前記フリ
ップフロップ３９，４０，４１のリセット入力へ接続す
る。これによって、前記制御部２から前記制御部出力信
号ｋ，ｌ，ｍを受け、前記フリップフロップ３９，４
０，４１が、全てハイレベルへ変化すると、前記ＡＮＤ
ゲート４２がハイレベルに変化し、前記信号変化同期化
部４の制御信号ｉを発生すると同時に、前記Ｄｅｌａｙ
Ｂｌｏｃｋ４３の遅延時間経過後、前記フリップフロ
ップのリセットを行い、次の入力信号ａ，ｂ，ｃの変化
待ち状態となる。
【００１２】前記制御信号発生部３からの前記制御信号
ｉは、Ｄ型フリップフロップ２１，２２，２３のクロッ
ク（Ｃ）信号に接続され、前記制御信号ｉにて、入力信
号ａ，ｂ，ｃの変化を同一時期の変化に変換して、出力
信号Ａ，Ｂ，Ｃを得る。
ｉは、Ｄ型フリップフロップ２１，２２，２３のクロッ
ク（Ｃ）信号に接続され、前記制御信号ｉにて、入力信
号ａ，ｂ，ｃの変化を同一時期の変化に変換して、出力
信号Ａ，Ｂ，Ｃを得る。
【００１３】
【発明が解決しようとする課題】従来の前者の同期化回
路は、ある特定の制御信号を必要とする欠点がある。
路は、ある特定の制御信号を必要とする欠点がある。
【００１４】従来の後者の同期化回路では、図８に示す
ように、制御部の各入力信号ａ，ｂ，ｃ分のＤｅｌａｙ
Ｂｌｏｃｋ３３，３４，３５の遅延量によって、最初
に変化した入力信号の変化時期からの同期化出力信号を
発生するまでの一定時間を設定している。
ように、制御部の各入力信号ａ，ｂ，ｃ分のＤｅｌａｙ
Ｂｌｏｃｋ３３，３４，３５の遅延量によって、最初
に変化した入力信号の変化時期からの同期化出力信号を
発生するまでの一定時間を設定している。
【００１５】その為、各Ｄｅｌａｙ Ｂｌｏｃｋの出力
側の配線４４，４５，４６による負荷を同じ量にし、Ｄ
ｅｌａｙ Ｂｌｏｃｋ３３，Ｄｅｌａｙ Ｂｌｏｃｋ３
４，Ｄｅｌａｙ Ｂｌｏｃｋ３５の遅延量を同じにしな
ければ、入力信号ａ，ｂ，ｃのどの入力信号が最初に変
化するかによって、前記一定時間が図８のタイミング図
に示す一定時間〔Ｂ〕，〔Ｃ〕と異なってしまう。
側の配線４４，４５，４６による負荷を同じ量にし、Ｄ
ｅｌａｙ Ｂｌｏｃｋ３３，Ｄｅｌａｙ Ｂｌｏｃｋ３
４，Ｄｅｌａｙ Ｂｌｏｃｋ３５の遅延量を同じにしな
ければ、入力信号ａ，ｂ，ｃのどの入力信号が最初に変
化するかによって、前記一定時間が図８のタイミング図
に示す一定時間〔Ｂ〕，〔Ｃ〕と異なってしまう。
【００１６】さらにこのことにより、最初に変化した入
力信号と２番目に変化した入力信号のタイミングの差が
同じであっても、最初に変化した入力信号の箇所によっ
ては、２組の入力信号の変化を同期化できない欠点があ
る。
力信号と２番目に変化した入力信号のタイミングの差が
同じであっても、最初に変化した入力信号の箇所によっ
ては、２組の入力信号の変化を同期化できない欠点があ
る。
【００１７】また、半導体集積回路内において同じ遅延
量のブロックが２つあった場合、チップ内の同じ位置に
配置しなければ、遅延量に差が生じるというチップ相対
ばらつきがある。前記チッフ相対ばらつきによる遅延量
の差は、ブロックの遅延量に比例する為、Ｄｅｌａｙ
Ｂｌｏｃｋのように遅延量の多いものには大きく左右さ
れてしまうという欠点がある。
量のブロックが２つあった場合、チップ内の同じ位置に
配置しなければ、遅延量に差が生じるというチップ相対
ばらつきがある。前記チッフ相対ばらつきによる遅延量
の差は、ブロックの遅延量に比例する為、Ｄｅｌａｙ
Ｂｌｏｃｋのように遅延量の多いものには大きく左右さ
れてしまうという欠点がある。
【００１８】そこで、本発明の目的は、以上の欠点を解
決し、最初に変化した入力信号の変化時期から、同期化
出力信号を発生するまでの一定時間の安定度を高めた同
期化回路を提供することにある。
決し、最初に変化した入力信号の変化時期から、同期化
出力信号を発生するまでの一定時間の安定度を高めた同
期化回路を提供することにある。
【００１９】
【課題を解決するための手段】本発明の構成は、複数の
入力信号の論理値の変化を同一時期の論理値の変化に変
換する同期化回路において、前記入力信号の論理値の変
化を検出する信号変化検出部と、前記信号変化検出部か
ら出力される信号変化検出部出力信号が入力され、前記
信号変化検出部出力信号の最初に変化した時期から１箇
所で構成した遅延ブロックの所定遅延経過後に、制御部
出力信号を出力させる制御部と、前記制御部出力信号を
受けて制御信号を発生する制御信号発生部と、前記制御
信号を受けて前記入力信号の論理値の変化を前記同一時
期の論理値の変化に変換する信号変化同期化部とを備
え、前記入力信号の最初に変化した時期から一定時間内
に前記入力信号が変化したもののみを同期化させるよう
にしたことを特徴とする。
入力信号の論理値の変化を同一時期の論理値の変化に変
換する同期化回路において、前記入力信号の論理値の変
化を検出する信号変化検出部と、前記信号変化検出部か
ら出力される信号変化検出部出力信号が入力され、前記
信号変化検出部出力信号の最初に変化した時期から１箇
所で構成した遅延ブロックの所定遅延経過後に、制御部
出力信号を出力させる制御部と、前記制御部出力信号を
受けて制御信号を発生する制御信号発生部と、前記制御
信号を受けて前記入力信号の論理値の変化を前記同一時
期の論理値の変化に変換する信号変化同期化部とを備
え、前記入力信号の最初に変化した時期から一定時間内
に前記入力信号が変化したもののみを同期化させるよう
にしたことを特徴とする。
【００２０】
【実施例】図１は本発明の一実施例の同期化回路を示す
ブロック図、図２は図１の実施例の内部の論理回路を示
す回路図、図３は図２の実施例の各部の動作状態を示す
タイミング図である。
ブロック図、図２は図１の実施例の内部の論理回路を示
す回路図、図３は図２の実施例の各部の動作状態を示す
タイミング図である。
【００２１】図１において、本実施例は、入力信号ａ，
ｂ，ｃが入力され、出力信号ｄ，ｅ，ｆを出力する信号
変化検出部１と、出力信号ｄ，ｅ，ｆを受けて出力信号
ｇ，ｈを出力する制御部２と、出力信号ｇ，ｈを受けて
制御信号ｉを出力する制御信号発生部３と、制御信号ｉ
を受けて、入力信号ａ，ｂ，ｃを同期化出力信号Ａ，
Ｂ，Ｃを出力する。
ｂ，ｃが入力され、出力信号ｄ，ｅ，ｆを出力する信号
変化検出部１と、出力信号ｄ，ｅ，ｆを受けて出力信号
ｇ，ｈを出力する制御部２と、出力信号ｇ，ｈを受けて
制御信号ｉを出力する制御信号発生部３と、制御信号ｉ
を受けて、入力信号ａ，ｂ，ｃを同期化出力信号Ａ，
Ｂ，Ｃを出力する。
【００２２】図１，２において、本実施例は、入力信号
１つに対し、Ｄ入力をハイレベルに固定したＤ型フリッ
プフロップ５，７，９とクロックバータイプのＤ型フリ
ップフロップ６，８，１０のクロックに接続され、それ
ぞれのＱ出力がＯＲゲート２１，２２，２３に接続さ
れ、フリップフロップ２個とＯＲゲート１個とを１つの
ペアとし、入力信号１つに対し１ペアで入力信号分組み
合わせることで、信号変化検出部１を構成する。
１つに対し、Ｄ入力をハイレベルに固定したＤ型フリッ
プフロップ５，７，９とクロックバータイプのＤ型フリ
ップフロップ６，８，１０のクロックに接続され、それ
ぞれのＱ出力がＯＲゲート２１，２２，２３に接続さ
れ、フリップフロップ２個とＯＲゲート１個とを１つの
ペアとし、入力信号１つに対し１ペアで入力信号分組み
合わせることで、信号変化検出部１を構成する。
【００２３】前記ＯＲゲート１１，１２，１３の信号変
化検出部出力信号ｄ，ｅ，ｆをＡＮＤゲート１４に接続
すると共にＯＲゲート１５にも接続し、その出力を遅延
ブロック（Ｄｅｌａｙ Ｂｌｏｃｋ）１６に接続するこ
とで、制御部２を構成する。
化検出部出力信号ｄ，ｅ，ｆをＡＮＤゲート１４に接続
すると共にＯＲゲート１５にも接続し、その出力を遅延
ブロック（Ｄｅｌａｙ Ｂｌｏｃｋ）１６に接続するこ
とで、制御部２を構成する。
【００２４】前記ＡＮＤゲート１４の出力信号ｇと前記
Ｄｅｌａｙ Ｂｌｏｃｋ１６の出力信号ｈとを、ＯＲゲ
ート１７に接続し、前記ＯＲゲート１７の出力を、Ｄ入
力をハイレベルに固定したＤ型フリップフロップ１８の
クロック（Ｃ）入力に接続し、前記フリップフロップ１
８のＱ（反転値）出力をＤｅｌａｙ Ｂｌｏｃｋ１９に
接続し、前記Ｄｅｌａｙ Ｂｌｏｃｋ１９の出力をイン
バータ２０に接続し、前記インバータ２０の出力を前記
フリップフロップ１８と、前記信号変化検出部１の全て
のフリップフロップ５〜１０のリセット（Ｒ）入力に接
続することで、制御信号発生部３を構成する。
Ｄｅｌａｙ Ｂｌｏｃｋ１６の出力信号ｈとを、ＯＲゲ
ート１７に接続し、前記ＯＲゲート１７の出力を、Ｄ入
力をハイレベルに固定したＤ型フリップフロップ１８の
クロック（Ｃ）入力に接続し、前記フリップフロップ１
８のＱ（反転値）出力をＤｅｌａｙ Ｂｌｏｃｋ１９に
接続し、前記Ｄｅｌａｙ Ｂｌｏｃｋ１９の出力をイン
バータ２０に接続し、前記インバータ２０の出力を前記
フリップフロップ１８と、前記信号変化検出部１の全て
のフリップフロップ５〜１０のリセット（Ｒ）入力に接
続することで、制御信号発生部３を構成する。
【００２５】前記フリップフロップ１８のＱ出力を、Ｄ
入力が入力信号ａ，ｂ，ｃにそれぞれ接続されたフリッ
プフロップ２１，２２，２３のクロック（Ｃ）信号に接
続し、前記フリップフロップ２１，２２，２３のＱ出力
を出力信号Ａ，Ｂ，Ｃにすることで、信号変化同期化部
４を構成する。
入力が入力信号ａ，ｂ，ｃにそれぞれ接続されたフリッ
プフロップ２１，２２，２３のクロック（Ｃ）信号に接
続し、前記フリップフロップ２１，２２，２３のＱ出力
を出力信号Ａ，Ｂ，Ｃにすることで、信号変化同期化部
４を構成する。
【００２６】図１，２の信号変化検出部１は、入力信号
ａ，ｂ，ｃに変化があった場合、制御部２に前記入力信
号検出部出力信号ｄ，ｅ，ｆを送る。前記入力信号変化
検出部出力信号ｄ，ｅ，ｆが最初に変化した時期から、
１箇所で構成した前記Ｄｅｌａｙ Ｂｌｏｃｋ１６の遅
延量で設定した一定時間経過後と、前記一定時間内で入
力信号ａ，ｂ，ｃがすべて変化した場合に、制御信号発
生部３に制御部出力信号ｇ，ｈを送る。
ａ，ｂ，ｃに変化があった場合、制御部２に前記入力信
号検出部出力信号ｄ，ｅ，ｆを送る。前記入力信号変化
検出部出力信号ｄ，ｅ，ｆが最初に変化した時期から、
１箇所で構成した前記Ｄｅｌａｙ Ｂｌｏｃｋ１６の遅
延量で設定した一定時間経過後と、前記一定時間内で入
力信号ａ，ｂ，ｃがすべて変化した場合に、制御信号発
生部３に制御部出力信号ｇ，ｈを送る。
【００２７】制御信号発生部３は、前記制御部出力信号
ｇ，ｈを受け、信号変化同期化部４に制御信号ｉと信号
変化検出部１に初期化信号ｊをそれぞれ送る。
ｇ，ｈを受け、信号変化同期化部４に制御信号ｉと信号
変化検出部１に初期化信号ｊをそれぞれ送る。
【００２８】信号変化同期化部４は、前記制御信号ｉを
受け、入力信号の変化と同時期に変化して出力信号を発
生する。
受け、入力信号の変化と同時期に変化して出力信号を発
生する。
【００２９】次にこの同期化回路の動作を図３も用いて
説明する。入力信号ａ，ｂ，ｃのどれかがローレベルか
らハイレベルに変化すると、変化があった入力信号に接
続されているフリップフロップ５，７，９のＱ出力が、
ローレベルからハイレベルに変化する。逆に前記入力信
号ａ，ｂ，ｃがハイレベルからローレベルに変化する
と、前記入力信号ａ，ｂ，ｃに接続されているクロック
バータイプのフリップフロップ６，８，１０のＱ出力が
ローレベルからハイレベルに変化する。
説明する。入力信号ａ，ｂ，ｃのどれかがローレベルか
らハイレベルに変化すると、変化があった入力信号に接
続されているフリップフロップ５，７，９のＱ出力が、
ローレベルからハイレベルに変化する。逆に前記入力信
号ａ，ｂ，ｃがハイレベルからローレベルに変化する
と、前記入力信号ａ，ｂ，ｃに接続されているクロック
バータイプのフリップフロップ６，８，１０のＱ出力が
ローレベルからハイレベルに変化する。
【００３０】前記２つのフリップフロップは、それぞれ
ＯＲゲート１１，１２，１３に接続されている為、入力
信号がどちらかに変化しても、変化した入力信号にフリ
ップフロップを介して接続されているＯＲゲートはロー
レベルからハイレベルに変化し、入力信号の変化を検出
する。
ＯＲゲート１１，１２，１３に接続されている為、入力
信号がどちらかに変化しても、変化した入力信号にフリ
ップフロップを介して接続されているＯＲゲートはロー
レベルからハイレベルに変化し、入力信号の変化を検出
する。
【００３１】どの入力信号ａ，ｂ，ｃが最初に変化して
も、ＯＲゲート１５がローレベルからハイレベルに変化
し、Ｄｅｌａｙ Ｂｌｏｃｋ１６の出力は前記ＯＲゲー
ト１５が変化した時期からＤｅｌａｙ Ｂｌｏｃｋ１６
で設定した遅延時間経過後ローレベルからハイレベルに
変化し、ＯＲゲート１７も同様に変化することによっ
て、フリップフロップ１８のＱ出力がローレベルからハ
イレベルに変化すると同時に、前記フリップフロップ１
８のＱ（反転値）出力がハイレベルからローレベルに変
化し、Ｄｅｌａｙ Ｂｌｏｃｋ１９も所定の遅延時間経
過後、同様に変化し、インバータ２０の出力がローレベ
ルからハイレベルに変化することで、信号変化検出部１
の全部のフリップフロップ５〜１０を初期化し、次の入
力信号の変化待ち状態となる。前記フリップフロップ１
８のＱ出力の変化を受けることによって、フリップフロ
ップ２１，２２，２３は、入力信号ａ，ｂ，ｃの変化を
取り込み、前記取り込んだ変化を出力信号として出力す
る。
も、ＯＲゲート１５がローレベルからハイレベルに変化
し、Ｄｅｌａｙ Ｂｌｏｃｋ１６の出力は前記ＯＲゲー
ト１５が変化した時期からＤｅｌａｙ Ｂｌｏｃｋ１６
で設定した遅延時間経過後ローレベルからハイレベルに
変化し、ＯＲゲート１７も同様に変化することによっ
て、フリップフロップ１８のＱ出力がローレベルからハ
イレベルに変化すると同時に、前記フリップフロップ１
８のＱ（反転値）出力がハイレベルからローレベルに変
化し、Ｄｅｌａｙ Ｂｌｏｃｋ１９も所定の遅延時間経
過後、同様に変化し、インバータ２０の出力がローレベ
ルからハイレベルに変化することで、信号変化検出部１
の全部のフリップフロップ５〜１０を初期化し、次の入
力信号の変化待ち状態となる。前記フリップフロップ１
８のＱ出力の変化を受けることによって、フリップフロ
ップ２１，２２，２３は、入力信号ａ，ｂ，ｃの変化を
取り込み、前記取り込んだ変化を出力信号として出力す
る。
【００３２】このようにして、どの入力信号ａ，ｂ，ｃ
が最初に変化しても、１箇所で構成するＤｅｌａｙ Ｂ
ｌｏｃｋ１６の経由で変化が伝達されるため、図３のタ
イミング図に示す〔Ａ〕の前記一定時間を得ることによ
って、入力信号の最初に変化した時期から、一定時間内
に、入力信号が変化したもののみの同期化が行える。
が最初に変化しても、１箇所で構成するＤｅｌａｙ Ｂ
ｌｏｃｋ１６の経由で変化が伝達されるため、図３のタ
イミング図に示す〔Ａ〕の前記一定時間を得ることによ
って、入力信号の最初に変化した時期から、一定時間内
に、入力信号が変化したもののみの同期化が行える。
【００３３】以上の説明においては実施例として、論理
回路のＣＭＯＳを使用するものとしたが、これに限られ
ることなく、論理回路のＥＣＬ型でも、ＢｉＣＭＯＳ型
でも、図２の回路構成にて同様の効果が得られる。
回路のＣＭＯＳを使用するものとしたが、これに限られ
ることなく、論理回路のＥＣＬ型でも、ＢｉＣＭＯＳ型
でも、図２の回路構成にて同様の効果が得られる。
【００３４】
【発明の効果】以上の説明で明らかな如く、本発明の同
期化回路によれば、どの入力信号が最初に変化しても、
入力信号の最初に変化した時期から一定時間内に入力信
号が変化したもののみ同期化を行うという効果が得られ
る。
期化回路によれば、どの入力信号が最初に変化しても、
入力信号の最初に変化した時期から一定時間内に入力信
号が変化したもののみ同期化を行うという効果が得られ
る。
【図１】本発明の一実施例の同期化回路を示すブロック
図である。
図である。
【図２】図１の実施例の内部の論理回路を示す回路図で
ある。
ある。
【図３】図２の実施例の各部の動作状態を示すタイミン
グ図である。
グ図である。
【図４】従来の同期化回路の一例を示すブロック図であ
る。
る。
【図５】図４の同期化回路の動作状態を示すタイミング
図である。
図である。
【図６】従来の同期化回路の他例を示すブロック図であ
る。
る。
【図７】図６の内部の論理回路を示す回路図である。
【図８】図７の各部の動作状態を示すタイミング図であ
る。
る。
１ 信号変化検出部 ２ 制御部 ３ 制御信号発生部 ４ 信号変化同期化部 ５，７，９，１８，２１，２２，２３，３９，４０，４
１ Ｄ型フリップフロップ ６，８，１０ クロックバータイプＤ型フリップフロ
ップ Ａ，Ｂ，Ｃ 同期化された出力信号 １１，１２，１３，１５，１７，３６，３７，３８
ＯＲゲート １４，４２ ＡＮＤゲート ２７，２８，２９ ＥＸＯＲゲート １６，１９，３０，３１，３２，３３，３４，３５，４
３ 遅延ブロック ａ，ｂ，ｃ 入力信号 ｄ，ｅ，ｆ 信号変化検出部出力信号 ｇ，ｈ，ｋ，ｌ，ｍ 制御部出力信号 ｉ 制御信号 ｊ 初期化信号
１ Ｄ型フリップフロップ ６，８，１０ クロックバータイプＤ型フリップフロ
ップ Ａ，Ｂ，Ｃ 同期化された出力信号 １１，１２，１３，１５，１７，３６，３７，３８
ＯＲゲート １４，４２ ＡＮＤゲート ２７，２８，２９ ＥＸＯＲゲート １６，１９，３０，３１，３２，３３，３４，３５，４
３ 遅延ブロック ａ，ｂ，ｃ 入力信号 ｄ，ｅ，ｆ 信号変化検出部出力信号 ｇ，ｈ，ｋ，ｌ，ｍ 制御部出力信号 ｉ 制御信号 ｊ 初期化信号
Claims (1)
- 【請求項１】 複数の入力信号の論理値の変化を同一時
期の論理値の変化に変換する同期化回路において、前記
入力信号の論理値の変化を検出する信号変化検出部と、
前記信号変化検出部から出力される信号変化検出部出力
信号が入力され、前記信号変化検出部出力信号の最初に
変化した時期から１箇所で構成した遅延ブロックの所定
遅延経過後に、制御部出力信号を出力させる制御部と、
前記制御部出力信号を受けて制御信号を発生する制御信
号発生部と、前記制御信号を受けて前記入力信号の論理
値の変化を前記同一時期の論理値の変化に変換する信号
変化同期化部とを備え、前記入力信号の最初に変化した
時期から一定時間内に前記入力信号が変化したもののみ
を同期化させるようにしたことを特徴とする同期化回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080149A JPH05284002A (ja) | 1992-04-02 | 1992-04-02 | 同期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080149A JPH05284002A (ja) | 1992-04-02 | 1992-04-02 | 同期化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05284002A true JPH05284002A (ja) | 1993-10-29 |
Family
ID=13710233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4080149A Withdrawn JPH05284002A (ja) | 1992-04-02 | 1992-04-02 | 同期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05284002A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999029041A1 (fr) * | 1997-12-01 | 1999-06-10 | Seiko Epson Corporation | Automate fini, dispositif a semiconducteur, et appareil electronique |
| JP2014017773A (ja) * | 2012-07-11 | 2014-01-30 | Toshiba Corp | スイッチ制御回路、および、スイッチ装置 |
| JP2016054397A (ja) * | 2014-09-03 | 2016-04-14 | 株式会社ソシオネクスト | 受信回路及び半導体集積回路 |
-
1992
- 1992-04-02 JP JP4080149A patent/JPH05284002A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999029041A1 (fr) * | 1997-12-01 | 1999-06-10 | Seiko Epson Corporation | Automate fini, dispositif a semiconducteur, et appareil electronique |
| US6201422B1 (en) | 1997-12-01 | 2001-03-13 | Seiko Epson Corporation | State machine, semiconductor device and electronic equipment |
| JP2014017773A (ja) * | 2012-07-11 | 2014-01-30 | Toshiba Corp | スイッチ制御回路、および、スイッチ装置 |
| JP2016054397A (ja) * | 2014-09-03 | 2016-04-14 | 株式会社ソシオネクスト | 受信回路及び半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |