JP2003263238A - クロック発生回路 - Google Patents
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
Abstract
(57)【要約】
【課題】同期ミラー遅延回路を提供する。
【解決手段】ここに掲示される同期ミラー遅延回路はク
ロックバッファ回路からの基準クロック信号を遅延させ
る遅延モニタ回路を含む。正方向遅延アレイは前記遅延
モニタ回路の出力クロック信号を正方向に順次に遅延さ
せて遅延クロック信号を発生し、ミラー制御回路は前記
遅延クロック信号のうち、前記基準クロック信号と同期
された遅延クロック信号を検出する。逆方向遅延アレイ
は前記ミラー制御回路によって検出された遅延クロック
信号を逆方向に遅延させ、クロックドライバは前記逆方
向遅延アレイの出力クロック信号を受け入れて前記内部
クロック信号を発生する。同期範囲制御回路は前記正方
向遅延アレイの遅延クロック信号のうちいずれも前記基
準クロック信号と同期されない時に、前記遅延モニタ回
路に、そして前記クロックドライバに各々伝達されるク
ロック信号各々の遅延時間を同一に調節する。
ロックバッファ回路からの基準クロック信号を遅延させ
る遅延モニタ回路を含む。正方向遅延アレイは前記遅延
モニタ回路の出力クロック信号を正方向に順次に遅延さ
せて遅延クロック信号を発生し、ミラー制御回路は前記
遅延クロック信号のうち、前記基準クロック信号と同期
された遅延クロック信号を検出する。逆方向遅延アレイ
は前記ミラー制御回路によって検出された遅延クロック
信号を逆方向に遅延させ、クロックドライバは前記逆方
向遅延アレイの出力クロック信号を受け入れて前記内部
クロック信号を発生する。同期範囲制御回路は前記正方
向遅延アレイの遅延クロック信号のうちいずれも前記基
準クロック信号と同期されない時に、前記遅延モニタ回
路に、そして前記クロックドライバに各々伝達されるク
ロック信号各々の遅延時間を同一に調節する。
Description
【０００１】
【発明の属する技術分野】本発明は電子装置に関するも
のであり、さらに具体的には、外部クロック信号と同期
されて動作する電子装置に関するものである。
のであり、さらに具体的には、外部クロック信号と同期
されて動作する電子装置に関するものである。
【０００２】
【従来の技術】ＣＭＯＳ集積回路技術の発達により集積
回路の動作速度が急速に向上してきている。集積回路の
動作速度の向上は集積回路を駆動するためのクロック信
号の向上を要求し、これはクロック周波数の増加を意味
する。クロック周波数が大きくなることによって発生す
る問題点のうち最も大きい問題点として、外部クロック
信号と内部クロック信号との間にクロックスキューが生
じることである。クロックスキューは集積回路の誤動作
を引き起こすので、必ず解決すべきである。一般的に、
クロックスキューを解決するためには、位相同期ループ
回路（ｐｈａｓｅｌｏｃｋｅｄ ｌｏｏｐ ｃｉｒｃｕ
ｉｔ：ＰＬＬ）や遅延同期ループ回路（ｄｅｌａｙ ｌ
ｏｃｋｅｄ ｌｏｏｐ ｃｉｒｃｕｉｔ）が使われてい
る。しかし、そのような回路の短所は同期時間が長いこ
とである。このような短所を解決するために、同期ミラ
ー遅延回路が提案された。同期ミラー遅延回路は二サイ
クルで外部クロック信号と同期された内部クロック信号
を生成する。
回路の動作速度が急速に向上してきている。集積回路の
動作速度の向上は集積回路を駆動するためのクロック信
号の向上を要求し、これはクロック周波数の増加を意味
する。クロック周波数が大きくなることによって発生す
る問題点のうち最も大きい問題点として、外部クロック
信号と内部クロック信号との間にクロックスキューが生
じることである。クロックスキューは集積回路の誤動作
を引き起こすので、必ず解決すべきである。一般的に、
クロックスキューを解決するためには、位相同期ループ
回路（ｐｈａｓｅｌｏｃｋｅｄ ｌｏｏｐ ｃｉｒｃｕ
ｉｔ：ＰＬＬ）や遅延同期ループ回路（ｄｅｌａｙ ｌ
ｏｃｋｅｄ ｌｏｏｐ ｃｉｒｃｕｉｔ）が使われてい
る。しかし、そのような回路の短所は同期時間が長いこ
とである。このような短所を解決するために、同期ミラ
ー遅延回路が提案された。同期ミラー遅延回路は二サイ
クルで外部クロック信号と同期された内部クロック信号
を生成する。
【０００３】図１は従来の技術による同期ミラー遅延回
路を示すブロック図であり、図２の（ａ）乃至（ｆ）は
図１に示した内部クロック信号を発生する各ユニットの
入力及び出力信号を示す波型図である。先ず。図１を参
照すると、従来の技術による同期ミラー遅延回路はクロ
ックバッファ回路１０、遅延モニタ回路（ｄｅｌａｙｍ
ｏｎｉｔｏｒ ｃｉｒｃｕｉｔ：ＤＭＣ）１２、正方向
遅延アレイ（ｆｏｒｗａｒｄ ｄｅｌａｙ ａｒｒａ
ｙ：ＦＤＡ）１４、ミラー制御回路（ｍｉｒｒｏｒ ｃ
ｏｎｔｒｏｌ ｃｉｒｃｕｉｔ：ＭＣＣ）１６、逆方向
遅延アレイ（ｂａｃｋｗａｒｄ ｄｅｌａｙ ａｒｒａ
ｙ：ＢＤＡ）１８、クロックドライバ（ｃｌｏｃｋ ｄ
ｒｉｖｅｒ）２０、及びダミーロード（ｄｕｍｍｙ ｌ
ｏａｄ）２２を含む。
路を示すブロック図であり、図２の（ａ）乃至（ｆ）は
図１に示した内部クロック信号を発生する各ユニットの
入力及び出力信号を示す波型図である。先ず。図１を参
照すると、従来の技術による同期ミラー遅延回路はクロ
ックバッファ回路１０、遅延モニタ回路（ｄｅｌａｙｍ
ｏｎｉｔｏｒ ｃｉｒｃｕｉｔ：ＤＭＣ）１２、正方向
遅延アレイ（ｆｏｒｗａｒｄ ｄｅｌａｙ ａｒｒａ
ｙ：ＦＤＡ）１４、ミラー制御回路（ｍｉｒｒｏｒ ｃ
ｏｎｔｒｏｌ ｃｉｒｃｕｉｔ：ＭＣＣ）１６、逆方向
遅延アレイ（ｂａｃｋｗａｒｄ ｄｅｌａｙ ａｒｒａ
ｙ：ＢＤＡ）１８、クロックドライバ（ｃｌｏｃｋ ｄ
ｒｉｖｅｒ）２０、及びダミーロード（ｄｕｍｍｙ ｌ
ｏａｄ）２２を含む。
【０００４】クロックバッファ回路１０は外部クロック
信号ＣＬＫｅｘｔを受信し、単パルス形（ｏｎｅ−ｓｈ
ｏｔ ｐｕｌｓｅ ｓｈａｐｅ）を有する入力クロック
信号ＣＬＫｉｎを発生する。入力クロック信号ＣＬＫｉ
ｎはクロックバッファ回路１０によって“Ｔｄ１”の遅
延時間だけ遅延される。遅延モニタ回路１２はクロック
バッファ回路１０からの入力クロック信号ＣＬＫｉｎを
“Ｔｄ１＋Ｔｄ２”の遅延時間だけ遅延させる。正方向
遅延アレイ１４は複数の直列連結された遅延ユニット
（ｓｅｒｉａｌｌｙ−ｃｏｎｎｅｃｔｅｄ ｄｅｌａｙ
ｕｎｉｔｓ）ＦＤ１−ＦＤｎを含み、複数の遅延クロ
ック信号ＦＤＡ１〜ＦＤＡｎを出力する。正方向遅延ア
レイ１４の遅延ユニットは、図１に示したように、ミラ
ー制御回路１６によって制御される。各遅延ユニットは
同一の遅延時間を有するように設定され、ＮＡＮＤゲー
トとインバーターを利用して実現可能である。ミラー制
御回路１６は複数の位相検出器ＰＤ１−ＰＤｎを含み、
各位相検出器ＰＤｉ（ｉ＝１〜ｎ）はクロックバッファ
回路１０からの入力クロック信号ＣＬＫｉｎと正方向遅
延アレイ１４０内の対応する遅延ユニットＦＤｉからの
遅延クロック信号ＦＤＡｉが供給される。各位相検出器
ＰＤｉは入力されたクロック信号ＣＬＫｉｎ、ＦＤＡｉ
が同一の位相を有するか否かを検出する。すなわち、ミ
ラー制御回路１６はクロックバッファ回路１０からの入
力クロック信号ＣＬＫｉｎに対するサイクル遅延され
た、すなわち、一サイクルの位相差を有する遅延クロッ
ク信号ＦＤＡｉを検出する。これは正方向遅延アレイ１
４の遅延時間が“Ｔｃｌｋ−（Ｔｄ１＋Ｔｄ２）”にな
ることを意味する。逆方向遅延アレイ１８は複数の直列
連結された遅延ユニットＢＤ１〜ＢＤｎを含み、各遅延
ユニットＢＤｉは正方向遅延アレイ１４の各遅延ユニッ
トと同一の遅延時間を有するように構成される。逆方向
遅延アレイ１８の各遅延ユニットはＮＡＮＤゲートとイ
ンバーターを利用して実現可能である。クロックドライ
バ２０は逆方向遅延アレイ１８からのクロック信号ＢＤ
Ａｏｕｔを“Ｔｄ２”の遅延時間だけ遅延させて内部ク
ロック信号ＣＬＫｉｎｔを出力する。内部クロック信号
ＣＬＫｉｎｔは外部クロック信号ＣＬＫｅｘｔと同一の
位相を有する。ダミーロード２２は正方向遅延アレイ１
４とミラー制御回路１６が逆方向遅延アレイ１８とダミ
ーロード２０に対して対称的な構造を有するように追加
されるロード（負荷）である。
信号ＣＬＫｅｘｔを受信し、単パルス形（ｏｎｅ−ｓｈ
ｏｔ ｐｕｌｓｅ ｓｈａｐｅ）を有する入力クロック
信号ＣＬＫｉｎを発生する。入力クロック信号ＣＬＫｉ
ｎはクロックバッファ回路１０によって“Ｔｄ１”の遅
延時間だけ遅延される。遅延モニタ回路１２はクロック
バッファ回路１０からの入力クロック信号ＣＬＫｉｎを
“Ｔｄ１＋Ｔｄ２”の遅延時間だけ遅延させる。正方向
遅延アレイ１４は複数の直列連結された遅延ユニット
（ｓｅｒｉａｌｌｙ−ｃｏｎｎｅｃｔｅｄ ｄｅｌａｙ
ｕｎｉｔｓ）ＦＤ１−ＦＤｎを含み、複数の遅延クロ
ック信号ＦＤＡ１〜ＦＤＡｎを出力する。正方向遅延ア
レイ１４の遅延ユニットは、図１に示したように、ミラ
ー制御回路１６によって制御される。各遅延ユニットは
同一の遅延時間を有するように設定され、ＮＡＮＤゲー
トとインバーターを利用して実現可能である。ミラー制
御回路１６は複数の位相検出器ＰＤ１−ＰＤｎを含み、
各位相検出器ＰＤｉ（ｉ＝１〜ｎ）はクロックバッファ
回路１０からの入力クロック信号ＣＬＫｉｎと正方向遅
延アレイ１４０内の対応する遅延ユニットＦＤｉからの
遅延クロック信号ＦＤＡｉが供給される。各位相検出器
ＰＤｉは入力されたクロック信号ＣＬＫｉｎ、ＦＤＡｉ
が同一の位相を有するか否かを検出する。すなわち、ミ
ラー制御回路１６はクロックバッファ回路１０からの入
力クロック信号ＣＬＫｉｎに対するサイクル遅延され
た、すなわち、一サイクルの位相差を有する遅延クロッ
ク信号ＦＤＡｉを検出する。これは正方向遅延アレイ１
４の遅延時間が“Ｔｃｌｋ−（Ｔｄ１＋Ｔｄ２）”にな
ることを意味する。逆方向遅延アレイ１８は複数の直列
連結された遅延ユニットＢＤ１〜ＢＤｎを含み、各遅延
ユニットＢＤｉは正方向遅延アレイ１４の各遅延ユニッ
トと同一の遅延時間を有するように構成される。逆方向
遅延アレイ１８の各遅延ユニットはＮＡＮＤゲートとイ
ンバーターを利用して実現可能である。クロックドライ
バ２０は逆方向遅延アレイ１８からのクロック信号ＢＤ
Ａｏｕｔを“Ｔｄ２”の遅延時間だけ遅延させて内部ク
ロック信号ＣＬＫｉｎｔを出力する。内部クロック信号
ＣＬＫｉｎｔは外部クロック信号ＣＬＫｅｘｔと同一の
位相を有する。ダミーロード２２は正方向遅延アレイ１
４とミラー制御回路１６が逆方向遅延アレイ１８とダミ
ーロード２０に対して対称的な構造を有するように追加
されるロード（負荷）である。
【０００５】従来の技術による同期ミラー遅延回路の動
作を参照図面に基づいて以下詳細に説明される。
作を参照図面に基づいて以下詳細に説明される。
【０００６】図２（ａ）に示したように、クロック信号
ＣＬＫｅｘｔが外部から入力される時に、クロックバッ
ファ回路１０は図２（ｂ）に示したように、入力クロッ
ク信号ＣＬＫｉｎを発生する。入力クロック信号ＣＬＫ
ｉｎはクロックバッファ回路１０によって“Ｔｄ１”の
遅延時間だけ遅延される。その次に、遅延モニタ回路１
２は入力クロック信号ＣＬＫｉｎを“Ｔｄ１＋Ｔｄ２”
の遅延時間だけ遅延させる。図２（ｃ）に示したよう
に、クロック信号ＦＤＡｉｎは正方向遅延アレイ１４に
入力される。正方向遅延アレイ１４は遅延ユニットＦＤ
１〜ＦＤｎを通じてクロック信号ＦＤＡｉｎを順次に遅
延させる。ミラー制御回路１６は入力クロック信号ＣＬ
Ｋｉｎを複数の遅延クロック信号ＦＤＡ１〜ＦＤＡｎと
各々比較し、入力クロック信号の位相が同一な地点でパ
ルス信号を発生する。例えば、ミラー制御回路１６から
のパルス信号のうちいずれか一つはローレベルを有し、
残りのパルス信号はハイレベルを有する。すなわち、ミ
ラー制御回路１６はクロックバッファ回路１０からの入
力クロック信号ＣＬＫｉｎに対するサイクル遅延され
た、すなわち一サイクルの位相差を有する遅延クロック
信号ＦＤＡｉを検出する。そのように検出された遅延ク
ロック信号ＦＤＡｉは逆方向遅延アレイ１８及びクロッ
クドライバ２２を通じて内部クロック信号ＣＬＫｉｎｔ
として出力される。
ＣＬＫｅｘｔが外部から入力される時に、クロックバッ
ファ回路１０は図２（ｂ）に示したように、入力クロッ
ク信号ＣＬＫｉｎを発生する。入力クロック信号ＣＬＫ
ｉｎはクロックバッファ回路１０によって“Ｔｄ１”の
遅延時間だけ遅延される。その次に、遅延モニタ回路１
２は入力クロック信号ＣＬＫｉｎを“Ｔｄ１＋Ｔｄ２”
の遅延時間だけ遅延させる。図２（ｃ）に示したよう
に、クロック信号ＦＤＡｉｎは正方向遅延アレイ１４に
入力される。正方向遅延アレイ１４は遅延ユニットＦＤ
１〜ＦＤｎを通じてクロック信号ＦＤＡｉｎを順次に遅
延させる。ミラー制御回路１６は入力クロック信号ＣＬ
Ｋｉｎを複数の遅延クロック信号ＦＤＡ１〜ＦＤＡｎと
各々比較し、入力クロック信号の位相が同一な地点でパ
ルス信号を発生する。例えば、ミラー制御回路１６から
のパルス信号のうちいずれか一つはローレベルを有し、
残りのパルス信号はハイレベルを有する。すなわち、ミ
ラー制御回路１６はクロックバッファ回路１０からの入
力クロック信号ＣＬＫｉｎに対するサイクル遅延され
た、すなわち一サイクルの位相差を有する遅延クロック
信号ＦＤＡｉを検出する。そのように検出された遅延ク
ロック信号ＦＤＡｉは逆方向遅延アレイ１８及びクロッ
クドライバ２２を通じて内部クロック信号ＣＬＫｉｎｔ
として出力される。
【０００７】外部クロック信号ＣＬＫｅｘｔと内部クロ
ック信号ＣＬＫｉｎｔが位相同期されるのにかかる総時
間は（１）式で表現することができる。 Ｔ＿ｔｏｔ＝Ｔｄ１＋（Ｔｄ１＋Ｔｄ２）＋２{Ｔｃｌｋ−(Ｔｄ１＋Ｔｄ２)} ＋Ｔｄ２＝２Ｔｃｌｋ ・・・（１） “Ｔｄ１”はクロックバッファ回路１０の遅延時間であ
り、“Ｔｄ１＋Ｔｄ２”は遅延モニタ回路１２の遅延時
間であり、“Ｔｃｌｋ−（Ｔｄ１＋Ｔｄ２）”はミラー
制御回路１６に提供される入力クロック信号ＣＬＫｉｎ
と正方向遅延アレイ１４を通過するクロック信号が位相
同期される地点での正方向／逆方向遅延アレイ１４、１
８の遅延時間である。“Ｔｄ２”はクロックドライバ２
２の遅延時間である。（１）式からわかるように、内部
クロック信号ＣＬＫｉｎｔは２サイクル後に、外部クロ
ック信号ＣＬＫｅｘｔと同期される。すなわち、内部ク
ロック信号ＣＬＫｉｎｔは、図２に示したように、ｎ番
目の外部クロック信号ＣＬＫｅｘｔを基準にｎ＋２番目
の外部クロック信号ＣＬＫｅｘｔに同期される。結果的
に、外部クロック信号ＣＬＫｅｘｔが入力され、２サイ
クルの後に、外部クロック信号ＣＬＫｅｘｔと同期され
た内部クロック信号ＣＬＫｉｎｔが生成される。
ック信号ＣＬＫｉｎｔが位相同期されるのにかかる総時
間は（１）式で表現することができる。 Ｔ＿ｔｏｔ＝Ｔｄ１＋（Ｔｄ１＋Ｔｄ２）＋２{Ｔｃｌｋ−(Ｔｄ１＋Ｔｄ２)} ＋Ｔｄ２＝２Ｔｃｌｋ ・・・（１） “Ｔｄ１”はクロックバッファ回路１０の遅延時間であ
り、“Ｔｄ１＋Ｔｄ２”は遅延モニタ回路１２の遅延時
間であり、“Ｔｃｌｋ−（Ｔｄ１＋Ｔｄ２）”はミラー
制御回路１６に提供される入力クロック信号ＣＬＫｉｎ
と正方向遅延アレイ１４を通過するクロック信号が位相
同期される地点での正方向／逆方向遅延アレイ１４、１
８の遅延時間である。“Ｔｄ２”はクロックドライバ２
２の遅延時間である。（１）式からわかるように、内部
クロック信号ＣＬＫｉｎｔは２サイクル後に、外部クロ
ック信号ＣＬＫｅｘｔと同期される。すなわち、内部ク
ロック信号ＣＬＫｉｎｔは、図２に示したように、ｎ番
目の外部クロック信号ＣＬＫｅｘｔを基準にｎ＋２番目
の外部クロック信号ＣＬＫｅｘｔに同期される。結果的
に、外部クロック信号ＣＬＫｅｘｔが入力され、２サイ
クルの後に、外部クロック信号ＣＬＫｅｘｔと同期され
た内部クロック信号ＣＬＫｉｎｔが生成される。
【０００８】一般的に、同期ミラー遅延回路の性能はジ
ッタ（ｊｉｔｔｅｒ）と同期範囲（ｌｏｃｋｉｎｇ ｒ
ａｎｇｅ）によって決められる。同期ミラー遅延回路の
ジッタは外部クロック信号ＣＬＫｅｘｔと内部クロック
信号ＣＬＫｉｎｔとの間の時間誤差を意味し、遅延アレ
イ１４、１８の各遅延ユニットの遅延時間以内の値を有
する。同期ミラー遅延回路はオフループ形態の遅延ライ
ンであるので、遅延ユニットの遅延時間以内のジッタ解
像度を有する。同期ミラー遅延回路の同期範囲は入力ク
ロック信号ＣＬＫｉｎと同期された遅延クロック信号Ｆ
ＤＡｉが正方向遅延アレイ１４を通じて検出される範囲
を意味する。同期範囲とジッタは互いに相関関係を有し
ている。例えば、同一の遅延ユニットの個数を利用して
同期範囲を大きくしようとするとジッタが増加し、ジッ
タを減らそうとすると遅延ユニット個数が増加する。し
たがって、ジッタと同期範囲との間にはトレードオフが
存在する。
ッタ（ｊｉｔｔｅｒ）と同期範囲（ｌｏｃｋｉｎｇ ｒ
ａｎｇｅ）によって決められる。同期ミラー遅延回路の
ジッタは外部クロック信号ＣＬＫｅｘｔと内部クロック
信号ＣＬＫｉｎｔとの間の時間誤差を意味し、遅延アレ
イ１４、１８の各遅延ユニットの遅延時間以内の値を有
する。同期ミラー遅延回路はオフループ形態の遅延ライ
ンであるので、遅延ユニットの遅延時間以内のジッタ解
像度を有する。同期ミラー遅延回路の同期範囲は入力ク
ロック信号ＣＬＫｉｎと同期された遅延クロック信号Ｆ
ＤＡｉが正方向遅延アレイ１４を通じて検出される範囲
を意味する。同期範囲とジッタは互いに相関関係を有し
ている。例えば、同一の遅延ユニットの個数を利用して
同期範囲を大きくしようとするとジッタが増加し、ジッ
タを減らそうとすると遅延ユニット個数が増加する。し
たがって、ジッタと同期範囲との間にはトレードオフが
存在する。
【０００９】ジッタが遅延ユニットの遅延時間内の値を
有するので、ジッタを減らすためには、同一の同期範囲
内でより多い遅延ユニットを使用してジッタ解像度を増
加させなければならない。しかし、このような場合に、
同期ミラー遅延回路の大きさが増加するという問題点が
発生する。図１及び図２に示したように、同期ミラー遅
延回路の同期範囲は“Ｔｃｌｋ−（Ｔｄ１＋Ｔｄ２）”
になる。同期範囲を増やすためには、“Ｔｄ１”と“Ｔ
ｄ２”を減らして“Ｔｃｌｋ−（Ｔｄ１＋Ｔｄ２）”の
値を増加させるべきである。しかし、同一のジッタの大
きさを維持するためには遅延ユニットの個数を増加させ
るべきである。そして、ジッタを減らすためには、“Ｔ
ｃｌｋ−（Ｔｄ１＋Ｔｄ２）”の同期範囲がより多い遅
延ユニットで実現されて遅延ユニットの解像度を増加さ
せるべきである。
有するので、ジッタを減らすためには、同一の同期範囲
内でより多い遅延ユニットを使用してジッタ解像度を増
加させなければならない。しかし、このような場合に、
同期ミラー遅延回路の大きさが増加するという問題点が
発生する。図１及び図２に示したように、同期ミラー遅
延回路の同期範囲は“Ｔｃｌｋ−（Ｔｄ１＋Ｔｄ２）”
になる。同期範囲を増やすためには、“Ｔｄ１”と“Ｔ
ｄ２”を減らして“Ｔｃｌｋ−（Ｔｄ１＋Ｔｄ２）”の
値を増加させるべきである。しかし、同一のジッタの大
きさを維持するためには遅延ユニットの個数を増加させ
るべきである。そして、ジッタを減らすためには、“Ｔ
ｃｌｋ−（Ｔｄ１＋Ｔｄ２）”の同期範囲がより多い遅
延ユニットで実現されて遅延ユニットの解像度を増加さ
せるべきである。
【００１０】結論的に、同一の大きさのジッタを維持し
つつ、同期範囲を広くするために、多数の遅延ユニット
を使用すべきであるという問題点が生じる。
つつ、同期範囲を広くするために、多数の遅延ユニット
を使用すべきであるという問題点が生じる。
【００１１】
【発明が解決しようとする課題】本発明の目的は、例え
ば、可変可能な同期範囲を有する同期ミラー遅延回路を
提供することである。
ば、可変可能な同期範囲を有する同期ミラー遅延回路を
提供することである。
【００１２】
【課題を解決するための手段】上述の目的を解決するた
めの本発明の特徴によると、外部クロック信号に同期し
た内部クロック信号を発生するクロック発生回路が提供
される。クロックバッファ回路は、前記外部クロック信
号をバッファリングして基準クロック信号を発生し、遅
延モニタ回路は、前記基準クロック信号を遅延させる。
正方向遅延アレイは、前記遅延モニタ回路の出力クロッ
ク信号を正方向に順次に遅延させて複数の遅延クロック
信号を発生し、ミラー制御回路は、前記複数の遅延クロ
ック信号のうち前記基準クロック信号と同期したクロッ
ク信号を検出する。逆方向遅延アレイは、前記ミラー制
御回路によって検出された遅延クロック信号を逆方向に
遅延させ、クロックドライバは、前記逆方向遅延アレイ
の出力クロック信号を受け入れて前記内部クロック信号
を発生する。同期範囲制御回路は、前記正方向遅延アレ
イの複数の遅延クロック信号のうち一部に応答して動作
し、前記正方向遅延アレイの遅延クロック信号のうちい
ずれか一つが前記基準クロック信号と同期したか否かを
検出する。ここで、前記同期範囲制御回路は、前記正方
向遅延アレイの遅延クロック信号のうちいずれも前記基
準信号と同期しない場合に、前記遅延モニタ回路に伝達
されるクロック信号及び前記クロックドライバに伝達さ
れるクロック信号の各遅延時間を同一に調節する。
めの本発明の特徴によると、外部クロック信号に同期し
た内部クロック信号を発生するクロック発生回路が提供
される。クロックバッファ回路は、前記外部クロック信
号をバッファリングして基準クロック信号を発生し、遅
延モニタ回路は、前記基準クロック信号を遅延させる。
正方向遅延アレイは、前記遅延モニタ回路の出力クロッ
ク信号を正方向に順次に遅延させて複数の遅延クロック
信号を発生し、ミラー制御回路は、前記複数の遅延クロ
ック信号のうち前記基準クロック信号と同期したクロッ
ク信号を検出する。逆方向遅延アレイは、前記ミラー制
御回路によって検出された遅延クロック信号を逆方向に
遅延させ、クロックドライバは、前記逆方向遅延アレイ
の出力クロック信号を受け入れて前記内部クロック信号
を発生する。同期範囲制御回路は、前記正方向遅延アレ
イの複数の遅延クロック信号のうち一部に応答して動作
し、前記正方向遅延アレイの遅延クロック信号のうちい
ずれか一つが前記基準クロック信号と同期したか否かを
検出する。ここで、前記同期範囲制御回路は、前記正方
向遅延アレイの遅延クロック信号のうちいずれも前記基
準信号と同期しない場合に、前記遅延モニタ回路に伝達
されるクロック信号及び前記クロックドライバに伝達さ
れるクロック信号の各遅延時間を同一に調節する。
【００１３】この実施形態において、前記正方向遅延ア
レイを通過するクロック信号の位相が前記基準クロック
信号の位相より進んでいる場合に、前記同期範囲制御回
路は、前記遅延モニタ回路に伝達されるクロック信号及
び前記クロックドライバに伝達されるクロック信号の各
遅延時間を増加させる。
レイを通過するクロック信号の位相が前記基準クロック
信号の位相より進んでいる場合に、前記同期範囲制御回
路は、前記遅延モニタ回路に伝達されるクロック信号及
び前記クロックドライバに伝達されるクロック信号の各
遅延時間を増加させる。
【００１４】この実施形態において、前記基準クロック
信号の位相が前記正方向遅延アレイを通過するクロック
信号の位相より進んでいる場合に、前記同期範囲制御回
路は、前記遅延モニタ回路に伝達されるクロック信号及
び前記クロックドライバに伝達されるクロック信号の各
遅延時間を減少させる。
信号の位相が前記正方向遅延アレイを通過するクロック
信号の位相より進んでいる場合に、前記同期範囲制御回
路は、前記遅延モニタ回路に伝達されるクロック信号及
び前記クロックドライバに伝達されるクロック信号の各
遅延時間を減少させる。
【００１５】この実施形態において、前記正方向遅延ア
レイの第１遅延クロック信号が繰り返して生成される場
合に、前記同期範囲制御回路は、前記遅延モニタ回路に
伝達されるクロック信号及び前記クロックドライバに伝
達されるクロック信号の各遅延時間を増加させる。
レイの第１遅延クロック信号が繰り返して生成される場
合に、前記同期範囲制御回路は、前記遅延モニタ回路に
伝達されるクロック信号及び前記クロックドライバに伝
達されるクロック信号の各遅延時間を増加させる。
【００１６】この実施形態において、前記正方向遅延ア
レイの最終段の遅延クロック信号が繰り返して生成され
る場合に、前記同期範囲制御回路は、前記遅延モニタ回
路に伝達されるクロック信号及び前記クロックドライバ
に伝達されるクロック信号の各遅延時間を減少させる。
レイの最終段の遅延クロック信号が繰り返して生成され
る場合に、前記同期範囲制御回路は、前記遅延モニタ回
路に伝達されるクロック信号及び前記クロックドライバ
に伝達されるクロック信号の各遅延時間を減少させる。
【００１７】この実施形態において、前記同期範囲制御
回路は、前記基準クロック信号を順次に遅延させて複数
の第１遅延基準クロック信号を発生する第１遅延回路
と、前記逆方向遅延アレイの出力クロック信号を順次に
遅延させて複数の第２遅延基準クロック信号を発生する
第２遅延回路と、前記正方向遅延アレイの最終段の遅延
クロック信号が繰り返して生成されたか否かを検出し、
検出結果として複数の選択信号のうち一つを活性化させ
るコントローラと、前記活性化された選択信号に応答し
て前記第１遅延回路の第１遅延基準クロック信号のうち
一つを選択し、前記選択されたクロック信号を前記遅延
モニタ回路の入力クロック信号として出力する第１選択
器と、前記活性化された選択信号に応答して前記第２遅
延回路の第２遅延基準クロック信号のうち一つを選択
し、前記選択されたクロック信号を前記クロックドライ
バの入力クロック信号として出力する第２選択器とを含
む。
回路は、前記基準クロック信号を順次に遅延させて複数
の第１遅延基準クロック信号を発生する第１遅延回路
と、前記逆方向遅延アレイの出力クロック信号を順次に
遅延させて複数の第２遅延基準クロック信号を発生する
第２遅延回路と、前記正方向遅延アレイの最終段の遅延
クロック信号が繰り返して生成されたか否かを検出し、
検出結果として複数の選択信号のうち一つを活性化させ
るコントローラと、前記活性化された選択信号に応答し
て前記第１遅延回路の第１遅延基準クロック信号のうち
一つを選択し、前記選択されたクロック信号を前記遅延
モニタ回路の入力クロック信号として出力する第１選択
器と、前記活性化された選択信号に応答して前記第２遅
延回路の第２遅延基準クロック信号のうち一つを選択
し、前記選択されたクロック信号を前記クロックドライ
バの入力クロック信号として出力する第２選択器とを含
む。
【００１８】この実施形態において、前記第１選択器に
よって選択されたクロック信号は、前記第２選択器によ
って選択されたクロック信号と同一の遅延時間を有す
る。
よって選択されたクロック信号は、前記第２選択器によ
って選択されたクロック信号と同一の遅延時間を有す
る。
【００１９】この実施形態において、前記コントローラ
は、前記正方向遅延アレイの最終段の遅延クロック信号
が所定の回数だけ繰り返して生成されたか否かを検出
し、前記正方向遅延アレイの最終段の遅延クロック信号
が所定の回数だけ繰り返して生成された場合にカウント
アップ信号を発生する検出器と、前記カウントアップ信
号に応答してカウントアップ動作を実行するカウンタ
と、前記カウンタの出力に応答して前記選択信号を発生
する選択信号発生器とを含む。
は、前記正方向遅延アレイの最終段の遅延クロック信号
が所定の回数だけ繰り返して生成されたか否かを検出
し、前記正方向遅延アレイの最終段の遅延クロック信号
が所定の回数だけ繰り返して生成された場合にカウント
アップ信号を発生する検出器と、前記カウントアップ信
号に応答してカウントアップ動作を実行するカウンタ
と、前記カウンタの出力に応答して前記選択信号を発生
する選択信号発生器とを含む。
【００２０】この実施形態において、前記同期範囲制御
回路は、前記基準クロック信号を順次に遅延させて複数
の第１遅延基準クロック信号を発生する第１遅延回路
と、前記逆方向遅延アレイの出力クロック信号を順次に
遅延させて複数の第２遅延基準クロック信号を発生する
第２遅延回路と、前記正方向遅延アレイの最終段の遅延
クロック信号または第１遅延クロック信号が繰り返して
生成されたか否かを検出し、検出結果として複数の選択
信号のうち一つを活性化させるコントローラと、前記活
性化された選択信号に応答して前記第１遅延回路の複数
の第１遅延基準クロック信号のうち一つを選択し、前記
選択されたクロック信号を前記遅延モニタ回路の入力ク
ロック信号として出力する第１選択器と、前記活性化さ
れた選択信号に応答して前記第２遅延回路の複数の第２
遅延基準クロック信号のうち一つを選択し、前記選択さ
れたクロック信号を前記クロックドライバの入力クロッ
ク信号として出力する第２選択器とを含む。
回路は、前記基準クロック信号を順次に遅延させて複数
の第１遅延基準クロック信号を発生する第１遅延回路
と、前記逆方向遅延アレイの出力クロック信号を順次に
遅延させて複数の第２遅延基準クロック信号を発生する
第２遅延回路と、前記正方向遅延アレイの最終段の遅延
クロック信号または第１遅延クロック信号が繰り返して
生成されたか否かを検出し、検出結果として複数の選択
信号のうち一つを活性化させるコントローラと、前記活
性化された選択信号に応答して前記第１遅延回路の複数
の第１遅延基準クロック信号のうち一つを選択し、前記
選択されたクロック信号を前記遅延モニタ回路の入力ク
ロック信号として出力する第１選択器と、前記活性化さ
れた選択信号に応答して前記第２遅延回路の複数の第２
遅延基準クロック信号のうち一つを選択し、前記選択さ
れたクロック信号を前記クロックドライバの入力クロッ
ク信号として出力する第２選択器とを含む。
【００２１】この実施形態において、前記コントローラ
は、前記正方向遅延アレイの最終段の遅延クロック信号
が所定の回数だけ繰り返して生成されたか否かを検出
し、前記正方向遅延アレイの最終段の遅延クロック信号
が所定の回数だけ繰り返して生成された場合に、カウン
トアップ信号を発生する第１検出器と、前記正方向遅延
アレイの第１遅延クロック信号が所定の回数だけ繰り返
して生成されたか否かを検出し、前記正方向遅延アレイ
の第１遅延クロック信号が所定の回数だけ繰り返して生
成された場合にカウントダウン信号を発生する第２検出
器と、前記カウントアップまたはカウントダウン信号に
応答してカウントアップまたはカウントダウン動作を実
行するカウンタと、前記カウンタの出力に応答して前記
選択信号を発生する選択信号発生器とを含む。
は、前記正方向遅延アレイの最終段の遅延クロック信号
が所定の回数だけ繰り返して生成されたか否かを検出
し、前記正方向遅延アレイの最終段の遅延クロック信号
が所定の回数だけ繰り返して生成された場合に、カウン
トアップ信号を発生する第１検出器と、前記正方向遅延
アレイの第１遅延クロック信号が所定の回数だけ繰り返
して生成されたか否かを検出し、前記正方向遅延アレイ
の第１遅延クロック信号が所定の回数だけ繰り返して生
成された場合にカウントダウン信号を発生する第２検出
器と、前記カウントアップまたはカウントダウン信号に
応答してカウントアップまたはカウントダウン動作を実
行するカウンタと、前記カウンタの出力に応答して前記
選択信号を発生する選択信号発生器とを含む。
【００２２】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。
発明の望ましい実施形態を詳細に説明する。
【００２３】本発明の同期ミラー遅延回路は同期範囲を
調節するために同期範囲回路を含む。正方向遅延アレイ
を通過するクロック信号の位相がミラー制御回路に入力
されるクロック信号の位相より進んでいる場合に、同期
範囲制御回路は正方向遅延アレイに入力されるクロック
信号の位相が遅れるように同期範囲を制御する（または
クロック信号の遅延時間を増加させる）。正方向遅延ア
レイを通過するクロック信号の位相がミラー制御回路に
入力されるクロック信号の位相より遅れている場合に、
同期範囲制御回路は正方向遅延アレイに入力されるクロ
ック信号の位相が進むように同期範囲を制御する（また
はクロック信号の遅延時間を減らす）。このような制御
方式によると、ジッタの大きさと遅延ユニットの個数を
増加させることなしに、同期ミラー遅延回路の同期範囲
変更することができる。これは以後詳細に説明する。
調節するために同期範囲回路を含む。正方向遅延アレイ
を通過するクロック信号の位相がミラー制御回路に入力
されるクロック信号の位相より進んでいる場合に、同期
範囲制御回路は正方向遅延アレイに入力されるクロック
信号の位相が遅れるように同期範囲を制御する（または
クロック信号の遅延時間を増加させる）。正方向遅延ア
レイを通過するクロック信号の位相がミラー制御回路に
入力されるクロック信号の位相より遅れている場合に、
同期範囲制御回路は正方向遅延アレイに入力されるクロ
ック信号の位相が進むように同期範囲を制御する（また
はクロック信号の遅延時間を減らす）。このような制御
方式によると、ジッタの大きさと遅延ユニットの個数を
増加させることなしに、同期ミラー遅延回路の同期範囲
変更することができる。これは以後詳細に説明する。
【００２４】図３は本発明の好適な実施の形態の同期ミ
ラー遅延回路を示すブロック図である。図３に示す同期
ミラー遅延回路１００は、クロック信号を発生する回路
として、クロックバッファ回路１１０、遅延モニタ回路
ＤＭＣ１２０、正方向遅延アレイＦＤＡ１３０、ミラー
制御回路ＭＣＣ１４０、逆方向遅延アレイＢＤＡ１５
０、ダミーロード１６０、クロックドライバ１７０、及
び同期範囲制御回路１８０を含む。
ラー遅延回路を示すブロック図である。図３に示す同期
ミラー遅延回路１００は、クロック信号を発生する回路
として、クロックバッファ回路１１０、遅延モニタ回路
ＤＭＣ１２０、正方向遅延アレイＦＤＡ１３０、ミラー
制御回路ＭＣＣ１４０、逆方向遅延アレイＢＤＡ１５
０、ダミーロード１６０、クロックドライバ１７０、及
び同期範囲制御回路１８０を含む。
【００２５】クロックバッファ回路１１０は、外部クロ
ック信号ＣＬＫｅｘｔを受信し、単パルス形を有する入
力クロック信号ＣＬＫｉｎを発生する。入力クロック信
号ＣＬＫｉｎは、クロックバッファ回路１１０によって
“Ｔｄ１”の遅延時間だけ遅延される。遅延モニタ回路
１２０は、同期範囲制御回路１８０を通じてクロックバ
ッファ回路１１０から出力される入力クロック信号ＣＬ
Ｋｉｎを“Ｔｄ１＋Ｔｄ２”の遅延時間だけ遅延させ
る。正方向遅延アレイ１３０は、複数の直列連結された
遅延ユニットＦＤ１〜ＦＤｎを含み、複数の遅延クロッ
ク信号ＦＤＡ１〜ＦＤＡｎを出力する。正方向遅延アレ
イ１３０の遅延ユニットは、図３に示したように、ミラ
ー制御回路１４０によって制御される。各遅延ユニット
は、同一の遅延時間を有するように設定され、ＮＡＮＤ
ゲートとインバーターを利用して実現可能である。
ック信号ＣＬＫｅｘｔを受信し、単パルス形を有する入
力クロック信号ＣＬＫｉｎを発生する。入力クロック信
号ＣＬＫｉｎは、クロックバッファ回路１１０によって
“Ｔｄ１”の遅延時間だけ遅延される。遅延モニタ回路
１２０は、同期範囲制御回路１８０を通じてクロックバ
ッファ回路１１０から出力される入力クロック信号ＣＬ
Ｋｉｎを“Ｔｄ１＋Ｔｄ２”の遅延時間だけ遅延させ
る。正方向遅延アレイ１３０は、複数の直列連結された
遅延ユニットＦＤ１〜ＦＤｎを含み、複数の遅延クロッ
ク信号ＦＤＡ１〜ＦＤＡｎを出力する。正方向遅延アレ
イ１３０の遅延ユニットは、図３に示したように、ミラ
ー制御回路１４０によって制御される。各遅延ユニット
は、同一の遅延時間を有するように設定され、ＮＡＮＤ
ゲートとインバーターを利用して実現可能である。
【００２６】続けて、図３を参照すると、ミラー制御回
路１４０は、複数の位相検出器ＰＤ１〜ＰＤｎを含み、
各位相検出器ＰＤｉ（ｉ＝１〜ｎ）は、クロックバッフ
ァ回路１１０からの入力クロック信号ＣＬＫｉｎと正方
向遅延アレイ１３０内の対応する遅延ユニットＦＤｉか
らの遅延クロック信号ＦＤＡｉが供給される。各位相検
出器ＰＤｉは、入力されたクロック信号ＣＬＫｉｎ、Ｆ
ＤＡｉが同一の位相を有するか否かを検出する。すなわ
ち、ミラー制御回路１４０は、クロックバッファ回路１
１０からの入力クロック信号ＣＬＫｉｎに対して一サイ
クル遅延された、すなわち、一サイクルの位相差を有す
る遅延クロック信号ＦＤＡｉを検出する。逆方向遅延ア
レイ１５０は、複数の直列連結された遅延ユニットＢＤ
１〜ＢＤｎを含み、各遅延ユニットＢＤｉは、正方向遅
延アレイ１３０の各遅延ユニットと同一の遅延時間を有
するように構成される。逆方向遅延アレイ１５０の各遅
延ユニットは、ＮＡＮＤゲートとインバーターを利用し
て実現可能である。ダミーロード１６０は、正方向遅延
アレイ１３０及びミラー制御回路１４０が逆方向遅延ア
レイ１５０及びダミーロード１６０に対して対称的な構
造を有するように追加されるロードである。クロックド
ライバ１７０は、同期範囲制御回路１８０を通じて逆方
向遅延アレイ１５０から出力されるクロック信号ＢＤＡ
ｏｕｔを“Ｔｄ２”の遅延時間だけ遅延させて、外部ク
ロック信号ＣＬＫｅｘｔと位相同期される内部クロック
信号ＣＬＫｉｎｔを出力する。
路１４０は、複数の位相検出器ＰＤ１〜ＰＤｎを含み、
各位相検出器ＰＤｉ（ｉ＝１〜ｎ）は、クロックバッフ
ァ回路１１０からの入力クロック信号ＣＬＫｉｎと正方
向遅延アレイ１３０内の対応する遅延ユニットＦＤｉか
らの遅延クロック信号ＦＤＡｉが供給される。各位相検
出器ＰＤｉは、入力されたクロック信号ＣＬＫｉｎ、Ｆ
ＤＡｉが同一の位相を有するか否かを検出する。すなわ
ち、ミラー制御回路１４０は、クロックバッファ回路１
１０からの入力クロック信号ＣＬＫｉｎに対して一サイ
クル遅延された、すなわち、一サイクルの位相差を有す
る遅延クロック信号ＦＤＡｉを検出する。逆方向遅延ア
レイ１５０は、複数の直列連結された遅延ユニットＢＤ
１〜ＢＤｎを含み、各遅延ユニットＢＤｉは、正方向遅
延アレイ１３０の各遅延ユニットと同一の遅延時間を有
するように構成される。逆方向遅延アレイ１５０の各遅
延ユニットは、ＮＡＮＤゲートとインバーターを利用し
て実現可能である。ダミーロード１６０は、正方向遅延
アレイ１３０及びミラー制御回路１４０が逆方向遅延ア
レイ１５０及びダミーロード１６０に対して対称的な構
造を有するように追加されるロードである。クロックド
ライバ１７０は、同期範囲制御回路１８０を通じて逆方
向遅延アレイ１５０から出力されるクロック信号ＢＤＡ
ｏｕｔを“Ｔｄ２”の遅延時間だけ遅延させて、外部ク
ロック信号ＣＬＫｅｘｔと位相同期される内部クロック
信号ＣＬＫｉｎｔを出力する。
【００２７】先に説明した同期ミラー遅延回路のクロッ
クバッファ回路１１０、遅延モニタ回路１２０、正方向
遅延アレイ１３０、ミラー制御回路１４０、逆方向遅延
アレイ１５０、ダミーロード１６０、及びクロックドラ
イバ１７０の例が米国特許第６，２３９，６４１号公報
に“Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ Ｕｓｉｎｇ
Ｂｉｄｉｒｅｃｔｉｏｎａｌ Ｄｅｌａｙ”（ａｓｓ
ｉｇｎｅｄ ｔｏ Ｈｙｕｎｄａｉ Ｅｌｅｃｔｒｏｎ
ｉｃｓ Ｉｎｄｕｓｔｒｉｅｓ Ｃｏ．，Ｌｔｄ）とし
て開示されており、この開示は参照により本書の開示の
一部として組み込まれる。
クバッファ回路１１０、遅延モニタ回路１２０、正方向
遅延アレイ１３０、ミラー制御回路１４０、逆方向遅延
アレイ１５０、ダミーロード１６０、及びクロックドラ
イバ１７０の例が米国特許第６，２３９，６４１号公報
に“Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ Ｕｓｉｎｇ
Ｂｉｄｉｒｅｃｔｉｏｎａｌ Ｄｅｌａｙ”（ａｓｓ
ｉｇｎｅｄ ｔｏ Ｈｙｕｎｄａｉ Ｅｌｅｃｔｒｏｎ
ｉｃｓ Ｉｎｄｕｓｔｒｉｅｓ Ｃｏ．，Ｌｔｄ）とし
て開示されており、この開示は参照により本書の開示の
一部として組み込まれる。
【００２８】図３に示した同期範囲制御回路１８０は、
正方向遅延アレイ１３０から提供されるフラグ信号Ｆａ
ｓｔ、Ｓｌｏｗに応答して、遅延モニタ回路１２０に入
力されるクロック信号とクロックドライバ１７０に入力
されるクロック信号の遅延時間を制御する。例えば、正
方向遅延アレイ１３０を通過するクロック信号の位相が
ミラー制御回路１４０に入力されるクロック信号の位相
より進んでいる場合、または正方向遅延アレイを通過す
るクロック信号の位相がミラー制御回路に入力されるク
ロック信号の位相より遅れている場合に、同期範囲制御
回路１８０は、遅延モニタ回路１２０に入力されるクロ
ック信号とクロックドライバ１７０に入力されるクロッ
ク信号の遅延時間を同一に増加／減少させる。
正方向遅延アレイ１３０から提供されるフラグ信号Ｆａ
ｓｔ、Ｓｌｏｗに応答して、遅延モニタ回路１２０に入
力されるクロック信号とクロックドライバ１７０に入力
されるクロック信号の遅延時間を制御する。例えば、正
方向遅延アレイ１３０を通過するクロック信号の位相が
ミラー制御回路１４０に入力されるクロック信号の位相
より進んでいる場合、または正方向遅延アレイを通過す
るクロック信号の位相がミラー制御回路に入力されるク
ロック信号の位相より遅れている場合に、同期範囲制御
回路１８０は、遅延モニタ回路１２０に入力されるクロ
ック信号とクロックドライバ１７０に入力されるクロッ
ク信号の遅延時間を同一に増加／減少させる。
【００２９】例えば、同期範囲制御回路１８０は、フラ
グ信号Ｆａｓｔ、Ｓｌｏｗに応答して、クロックバッフ
ァ１１０から出力される内部クロック信号ＣＬＫｉｎの
遅延時間を調整し、調整された遅延時間を有するクロッ
ク信号ＣＬＫｉｎＤを遅延モニタ回路１２０に伝達す
る。この時に、逆方向遅延アレイ１６０から出力される
クロック信号ＢＤＡｏｕｔの遅延時間は、クロック信号
ＣＬＫｉｎの遅延時間と同一の遅延時間を有するように
同期範囲制御回路１８０を通じて調整される。
グ信号Ｆａｓｔ、Ｓｌｏｗに応答して、クロックバッフ
ァ１１０から出力される内部クロック信号ＣＬＫｉｎの
遅延時間を調整し、調整された遅延時間を有するクロッ
ク信号ＣＬＫｉｎＤを遅延モニタ回路１２０に伝達す
る。この時に、逆方向遅延アレイ１６０から出力される
クロック信号ＢＤＡｏｕｔの遅延時間は、クロック信号
ＣＬＫｉｎの遅延時間と同一の遅延時間を有するように
同期範囲制御回路１８０を通じて調整される。
【００３０】本発明の好適な実施の形態によると、正方
向遅延アレイ１３０を通過するクロック信号の位相がミ
ラー制御回路１４０に入力されるクロック信号の位相よ
り進んでいる場合、または正方向遅延アレイを通過する
クロック信号の位相がミラー制御回路に入力されるクロ
ック信号の位相より遅れている場合において、ジッタの
大きさと遅延ユニットの個数を増加させず、同期ミラー
遅延回路の同期範囲を再調整することができる。
向遅延アレイ１３０を通過するクロック信号の位相がミ
ラー制御回路１４０に入力されるクロック信号の位相よ
り進んでいる場合、または正方向遅延アレイを通過する
クロック信号の位相がミラー制御回路に入力されるクロ
ック信号の位相より遅れている場合において、ジッタの
大きさと遅延ユニットの個数を増加させず、同期ミラー
遅延回路の同期範囲を再調整することができる。
【００３１】図４は図３に示した同期範囲制御回路を示
すブロック図である。図４を参照すると、同期範囲制御
回路１８０は、コントローラ１８１、第１遅延回路１８
２、第１選択器１８３、第２遅延回路１８４、及び第２
選択器１８５を含む。
すブロック図である。図４を参照すると、同期範囲制御
回路１８０は、コントローラ１８１、第１遅延回路１８
２、第１選択器１８３、第２遅延回路１８４、及び第２
選択器１８５を含む。
【００３２】第１遅延回路１８２は、クロックバッファ
回路１１０からのクロック信号ＣＬＫｉｎを順次に遅延
させて複数の遅延クロック信号ＣＬＫｉｎＤ＿ｉ（ここ
で、ｉ＝１〜８）を発生する。第２遅延回路１８４は、
逆方向遅延アレイ１５０からのクロック信号ＢＤＡｏｕ
ｔを順次に遅延させて複数の遅延クロック信号ＢＤＡｏ
ｕｔＤ＿ｉを発生する。各遅延回路１８２、１８４は、
図５に示したように、複数の単パルス発生器ＳＰで構成
される。各単パルス発生器ＳＰは、図６に示したように
連結されるインバーターＩＮＶ１０〜ＩＮＶ１５及びＮ
ＡＮＤゲートＧ１０で構成されることができる。各単パ
ルス発生器ＳＰがこの分野でよく知られた他の素子を利
用して実現されることができることは自明である。
回路１１０からのクロック信号ＣＬＫｉｎを順次に遅延
させて複数の遅延クロック信号ＣＬＫｉｎＤ＿ｉ（ここ
で、ｉ＝１〜８）を発生する。第２遅延回路１８４は、
逆方向遅延アレイ１５０からのクロック信号ＢＤＡｏｕ
ｔを順次に遅延させて複数の遅延クロック信号ＢＤＡｏ
ｕｔＤ＿ｉを発生する。各遅延回路１８２、１８４は、
図５に示したように、複数の単パルス発生器ＳＰで構成
される。各単パルス発生器ＳＰは、図６に示したように
連結されるインバーターＩＮＶ１０〜ＩＮＶ１５及びＮ
ＡＮＤゲートＧ１０で構成されることができる。各単パ
ルス発生器ＳＰがこの分野でよく知られた他の素子を利
用して実現されることができることは自明である。
【００３３】再び、図４を参照すると、コントローラ１
８１は、正方向遅延アレイ１３０からのフラグ信号Ｆａ
ｓｔ、Ｓｌｏｗに応答して動作し、フラグ信号Ｆａｓｔ
が所定の回数だけ生成されたか否かを、そしてフラグ信
号Ｓｌｏｗが所定の回数だけ生成されるか否かを各々検
出する。フラグ信号Ｆａｓｔが所定の回数（例えば、８
回）だけ生成される場合に、コントローラ１８１は、ク
ロック信号ＣＬＫｉｎ、ＢＤＡｏｕｔの遅延時間が増加
するように選択信号ＳＥＬｉ（ここで、ｉ＝１〜８）の
うち一つを活性化させる。フラグ信号Ｓｌｏｗが所定の
回数（例えば、８回）だけ生成される場合に、コントロ
ーラ１８１は、クロック信号ＣＬＫｉｎ、ＢＤＡｏｕｔ
の遅延時間が減少するように選択信号ＳＥＬｉ（ここ
で、ｉ＝１〜８）のうち一つを活性化させる。選択信号
ＳＥＬｉは、第１遅延回路１８２の出力信号ＣＬＫｉｎ
Ｄｉ及び第２遅延回路１８４の出力信号ＢＤＡｏｕｔＤ
ｉに各々対応する。第１選択器１８３は、第１遅延回路
１８２からの出力信号ＣＬＫｉｎＤｉを受け入れ、選択
信号ＳＥＬｉのうち活性化される選択信号に対応する出
力信号ＣＬＫｉｎＤｉを遅延モニタ回路１２０の入力ク
ロック信号として選択する。第２選択器１８５は、第２
遅延回路１８３からの出力信号ＢＤＡｏｕｔＤｉを受け
入れ、選択信号ＳＥＬｉのうち活性化される選択信号に
対応する出力信号ＢＤＡｏｕｔＤｉをクロックドライバ
１７０の入力クロック信号として選択する。
８１は、正方向遅延アレイ１３０からのフラグ信号Ｆａ
ｓｔ、Ｓｌｏｗに応答して動作し、フラグ信号Ｆａｓｔ
が所定の回数だけ生成されたか否かを、そしてフラグ信
号Ｓｌｏｗが所定の回数だけ生成されるか否かを各々検
出する。フラグ信号Ｆａｓｔが所定の回数（例えば、８
回）だけ生成される場合に、コントローラ１８１は、ク
ロック信号ＣＬＫｉｎ、ＢＤＡｏｕｔの遅延時間が増加
するように選択信号ＳＥＬｉ（ここで、ｉ＝１〜８）の
うち一つを活性化させる。フラグ信号Ｓｌｏｗが所定の
回数（例えば、８回）だけ生成される場合に、コントロ
ーラ１８１は、クロック信号ＣＬＫｉｎ、ＢＤＡｏｕｔ
の遅延時間が減少するように選択信号ＳＥＬｉ（ここ
で、ｉ＝１〜８）のうち一つを活性化させる。選択信号
ＳＥＬｉは、第１遅延回路１８２の出力信号ＣＬＫｉｎ
Ｄｉ及び第２遅延回路１８４の出力信号ＢＤＡｏｕｔＤ
ｉに各々対応する。第１選択器１８３は、第１遅延回路
１８２からの出力信号ＣＬＫｉｎＤｉを受け入れ、選択
信号ＳＥＬｉのうち活性化される選択信号に対応する出
力信号ＣＬＫｉｎＤｉを遅延モニタ回路１２０の入力ク
ロック信号として選択する。第２選択器１８５は、第２
遅延回路１８３からの出力信号ＢＤＡｏｕｔＤｉを受け
入れ、選択信号ＳＥＬｉのうち活性化される選択信号に
対応する出力信号ＢＤＡｏｕｔＤｉをクロックドライバ
１７０の入力クロック信号として選択する。
【００３４】図７は図４に示したコントローラを示すブ
ロック図である。図７を参照すると、コントローラ１８
１は、第１検出器１８６、第２検出器１８７、カウンタ
１８８及び選択信号発生器１８９を含む。第１検出器１
８６は、フラグ信号Ｓｌｏｗが所定の回数だけ生成され
たか否かを検出する。フラグ信号Ｓｌｏｗが所定の回数
だけ生成された場合に、第１検出器１８６はカウントア
ップ信号ＵＰを発生する。第２検出器１８７は、フラグ
信号Ｆａｓｔが所定の回数だけ生成された場合に、第２
検出器１８７はカウントダウン信号ＤＯＷＮを発生す
る。各検出器１８６、１８７は、図８に示したように連
結されたバッファＢＵＦと三つのＴフリップフロップＴ
ＦＦで構成される分周器を利用して実現され、フラグ信
号Ｓｌｏｗ／Ｆａｓｔが８回生成されるごとにカウント
アップ／ダウンＵＰ／ＤＯＷＮが生成される。各検出器
１８６、１８７が他のロジックを利用して実現されるこ
とができることは、この分野の通常的な知識を持つ者に
自明である。
ロック図である。図７を参照すると、コントローラ１８
１は、第１検出器１８６、第２検出器１８７、カウンタ
１８８及び選択信号発生器１８９を含む。第１検出器１
８６は、フラグ信号Ｓｌｏｗが所定の回数だけ生成され
たか否かを検出する。フラグ信号Ｓｌｏｗが所定の回数
だけ生成された場合に、第１検出器１８６はカウントア
ップ信号ＵＰを発生する。第２検出器１８７は、フラグ
信号Ｆａｓｔが所定の回数だけ生成された場合に、第２
検出器１８７はカウントダウン信号ＤＯＷＮを発生す
る。各検出器１８６、１８７は、図８に示したように連
結されたバッファＢＵＦと三つのＴフリップフロップＴ
ＦＦで構成される分周器を利用して実現され、フラグ信
号Ｓｌｏｗ／Ｆａｓｔが８回生成されるごとにカウント
アップ／ダウンＵＰ／ＤＯＷＮが生成される。各検出器
１８６、１８７が他のロジックを利用して実現されるこ
とができることは、この分野の通常的な知識を持つ者に
自明である。
【００３５】再び、図７を参照すると、カウンタ１８８
は、アップダウンカウンタであり、第１検出器１８６か
らのカウントアップ信号ＵＰに応答してカウントアップ
動作を実行し、第２検出器１８７からのカウントダウン
信号ＤＯＷＮに応答してカウントダウン動作を実行す
る。カウンタ１８８は、図９に示したように連結された
三つのＯＲゲートＧ１１、Ｇ１２、Ｇ１３、三つのＴフ
リップフロップＴＦＦ、四つのＡＮＤゲートＧ１４、Ｇ
１５、Ｇ１６、Ｇ１７、及び六つのインバーターＩＮＶ
１６−ＩＮＶ２１で構成される。アップダウンカウンタ
１８８が他のロジック構成で実現されることができるこ
とはこの分野の通常的な知識をもつ者に自明である。カ
ウンタ１８８は、リセット信号Ｒｅｓｅｔによってリセ
ットされる。例えば、リセット信号Ｒｅｓｅｔとして、
この分野でよく知られたパワーオンリセット回路で生成
されるパワーオンリセット信号を使用することができ
る。選択信号発生器１８９は、カウンタ１８８の出力に
応答して選択信号ＳＥＬｉのうちいずれか一つを活性化
させる。
は、アップダウンカウンタであり、第１検出器１８６か
らのカウントアップ信号ＵＰに応答してカウントアップ
動作を実行し、第２検出器１８７からのカウントダウン
信号ＤＯＷＮに応答してカウントダウン動作を実行す
る。カウンタ１８８は、図９に示したように連結された
三つのＯＲゲートＧ１１、Ｇ１２、Ｇ１３、三つのＴフ
リップフロップＴＦＦ、四つのＡＮＤゲートＧ１４、Ｇ
１５、Ｇ１６、Ｇ１７、及び六つのインバーターＩＮＶ
１６−ＩＮＶ２１で構成される。アップダウンカウンタ
１８８が他のロジック構成で実現されることができるこ
とはこの分野の通常的な知識をもつ者に自明である。カ
ウンタ１８８は、リセット信号Ｒｅｓｅｔによってリセ
ットされる。例えば、リセット信号Ｒｅｓｅｔとして、
この分野でよく知られたパワーオンリセット回路で生成
されるパワーオンリセット信号を使用することができ
る。選択信号発生器１８９は、カウンタ１８８の出力に
応答して選択信号ＳＥＬｉのうちいずれか一つを活性化
させる。
【００３６】この実施形態において、フラグ信号Ｓｌｏ
ｗは、正方向遅延アレイ１３０の最後遅延ユニットＦＤ
ｎから出力される遅延クロック信号であり、フラグ信号
Ｆａｓｔは、正方向遅延アレイ１３０の第１遅延ユニッ
トＦＤｎから出力される遅延クロック信号である。フラ
グ信号Ｓｌｏｗの繰り返しの生成は、正方向遅延アレイ
１３０を通過するクロック信号の位相がミラー制御回路
１４０に入力されるクロック信号の位相より進んでいる
ことを意味する。このような状態は、正方向遅延アレイ
１３０を通過するクロック信号の位相が遅れるようにす
ることによって解決される。すなわち、第１検出器１８
でカウントアップ信号ＵＰが生成されることによって、
選択信号発生器１８９は、カウンタ１８８の出力に応答
して以前の遅延時間より増加されるように選択信号ＳＥ
Ｌｉを発生する。第１及び第２選択器１８３、１８５の
各々は、そのように生成される選択信号ＳＥＬｉに応答
して、以前の遅延時間より大きい遅延時間を有するクロ
ック信号ＣＬＫｉｎＤｉ／ＢＤＡｏｕｔＤｉを選択す
る。一方、フラグ信号Ｆａｓｔの繰り返しの生成は、正
方向遅延アレイ１３０を通過するクロック信号の位相が
ミラー制御回路１４０に入力されるクロック信号の位相
より遅れていることを意味する。このような状態は、正
方向遅延アレイ１３０を通過するクロック信号の位相を
進めることによって解決される。すなわち、第２検出器
１８７でカウントダウン信号ＤＯＷＮが生成されること
によって、選択信号発生器１８９は、カウンタ１８８の
出力に応答して以前の遅延時間より減少されるように選
択信号ＳＥＬｉを発生する。第１及び第２選択器１８
３、１８５の各々は、そのように生成される選択信号Ｓ
ＥＬｉに応答して、以前の遅延時間より少ない遅延時間
を有するクロック信号ＣＬＫｉｎＤｉ／ＢＤＡｏｕｔＤ
ｉを選択する。
ｗは、正方向遅延アレイ１３０の最後遅延ユニットＦＤ
ｎから出力される遅延クロック信号であり、フラグ信号
Ｆａｓｔは、正方向遅延アレイ１３０の第１遅延ユニッ
トＦＤｎから出力される遅延クロック信号である。フラ
グ信号Ｓｌｏｗの繰り返しの生成は、正方向遅延アレイ
１３０を通過するクロック信号の位相がミラー制御回路
１４０に入力されるクロック信号の位相より進んでいる
ことを意味する。このような状態は、正方向遅延アレイ
１３０を通過するクロック信号の位相が遅れるようにす
ることによって解決される。すなわち、第１検出器１８
でカウントアップ信号ＵＰが生成されることによって、
選択信号発生器１８９は、カウンタ１８８の出力に応答
して以前の遅延時間より増加されるように選択信号ＳＥ
Ｌｉを発生する。第１及び第２選択器１８３、１８５の
各々は、そのように生成される選択信号ＳＥＬｉに応答
して、以前の遅延時間より大きい遅延時間を有するクロ
ック信号ＣＬＫｉｎＤｉ／ＢＤＡｏｕｔＤｉを選択す
る。一方、フラグ信号Ｆａｓｔの繰り返しの生成は、正
方向遅延アレイ１３０を通過するクロック信号の位相が
ミラー制御回路１４０に入力されるクロック信号の位相
より遅れていることを意味する。このような状態は、正
方向遅延アレイ１３０を通過するクロック信号の位相を
進めることによって解決される。すなわち、第２検出器
１８７でカウントダウン信号ＤＯＷＮが生成されること
によって、選択信号発生器１８９は、カウンタ１８８の
出力に応答して以前の遅延時間より減少されるように選
択信号ＳＥＬｉを発生する。第１及び第２選択器１８
３、１８５の各々は、そのように生成される選択信号Ｓ
ＥＬｉに応答して、以前の遅延時間より少ない遅延時間
を有するクロック信号ＣＬＫｉｎＤｉ／ＢＤＡｏｕｔＤ
ｉを選択する。
【００３７】図１０の（ａ）乃至（ｈ）と図１１の
（ａ）乃至（ｈ）は、本発明の好適な実施の形態の同期
ミラー遅延回路の動作タイミング図である。まず、正方
向遅延アレイ１３０を通過するクロック信号の位相がミ
ラー制御回路１４０に入力されるクロック信号の位相よ
り進んでいる場合について、図１０の（ａ）乃至（ｈ）
に示した動作タイミング図に基づいて同期ミラー遅延回
路の動作を説明する。
（ａ）乃至（ｈ）は、本発明の好適な実施の形態の同期
ミラー遅延回路の動作タイミング図である。まず、正方
向遅延アレイ１３０を通過するクロック信号の位相がミ
ラー制御回路１４０に入力されるクロック信号の位相よ
り進んでいる場合について、図１０の（ａ）乃至（ｈ）
に示した動作タイミング図に基づいて同期ミラー遅延回
路の動作を説明する。
【００３８】先ず、外部クロック信号ＣＬＫｅｘｔは、
クロックバッファ回路１１０を経由して二つの経路に伝
達される。第１経路は、同期範囲制御回路１８０（具体
的には、第１遅延回路及び第１選択器）、遅延モニタ回
路１２０、及び正方向遅延アレイ１３０で構成される。
第２経路は、ミラー制御回路１４０で構成される。第１
経路において、クロックバッファ回路１１０からの内部
クロック信号ＣＬＫｉｎは、同期範囲制御回路１８０の
第１遅延回路１８２によって“Ｔｄ３”の遅延時間だ
け、そして遅延モニタ回路１２０によって“Ｔｄ１＋Ｔ
ｄ２”の遅延時間だけ遅延される。そのように遅延され
たクロック信号ＦＤＡｉｎは、正方向遅延アレイ１３０
の遅延ユニットＦＤ１〜ＦＤｎによって順次に遅延され
る。その次に、ミラー制御回路１４０は、各遅延ユニッ
トによって遅延されたクロック信号がクロックバッファ
回路１１０からの内部クロック信号ＣＬＫｉｎと一サイ
クルの位相差を有するか否かを検出する。もし、内部ク
ロック信号ＣＬＫｉｎと一サイクルの位相差を有する遅
延クロック信号（例えば、ＦＤＡ３）が検出されれば、
それに対応する比較器（例えば、ＰＤ３）が遅延クロッ
ク信号ＦＤＡ３の伝達経路として決められる。伝達経路
として決められた比較器ＰＤ３を通じて伝達される遅延
クロック信号ＦＤＡ３は、逆方向遅延アレイ１５０、同
期範囲制御回路１８０（具体的には、第２遅延回路１８
４と第２選択器１８５）及びクロックドライバ１７０を
通じて内部クロック信号ＣＬＫｉｎとして出力される。
外部クロック信号ＣＬＫｅｘｔに同期される内部クロッ
ク信号ＣＬＫｉｎｔが生成されるのにかかる時間は
（２）式で示す通りである。 Ｔ＿ｔｏｔ＝Ｔｄ１＋Ｔｄ３＋（Ｔｄ１＋Ｔｄ２）＋２｛Ｔｃｌｋ−（Ｔｄ１ ＋Ｔｄ２＋Ｔｄ３）｝＋Ｔｄ３＋Ｔｄ２＝２Ｔｃｌｋ ・・・（２） “Ｔｄ１”はクロックバッファ回路１１０の遅延時間で
あり、“Ｔｄ２”はクロックドライバ１７０の遅延時間
である。“Ｔｄ３”は同期範囲制御回路１８０の第１遅
延回路１８２の遅延時間であり、“Ｔｄ１＋Ｔｄ２”は
遅延モニタ回路１２０の遅延時間である。“Ｔｃｌｋ−
（Ｔｄ１＋Ｔｄ２＋Ｔｄ３）”は、ミラー制御回路１４
０に提供される入力クロック信号ＣＬＫｉｎと正方向遅
延アレイ１３０を通過するクロック信号が位相同期され
る地点での正方向／逆方向遅延アレイ１３０、１５０の
遅延時間である。（２）式から分かるように、内部クロ
ック信号ＣＬＫｉｎｔは、２サイクルの後に外部クロッ
ク信号ＣＬＫｅｘｔと同期される。すなわち、外部クロ
ック信号ＣＬＫｅｘｔが入力されて２サイクルの後に、
外部クロック信号ＣＬＫｅｘｔと同期された内部クロッ
ク信号ＣＬＫｉｎｔが生成される。
クロックバッファ回路１１０を経由して二つの経路に伝
達される。第１経路は、同期範囲制御回路１８０（具体
的には、第１遅延回路及び第１選択器）、遅延モニタ回
路１２０、及び正方向遅延アレイ１３０で構成される。
第２経路は、ミラー制御回路１４０で構成される。第１
経路において、クロックバッファ回路１１０からの内部
クロック信号ＣＬＫｉｎは、同期範囲制御回路１８０の
第１遅延回路１８２によって“Ｔｄ３”の遅延時間だ
け、そして遅延モニタ回路１２０によって“Ｔｄ１＋Ｔ
ｄ２”の遅延時間だけ遅延される。そのように遅延され
たクロック信号ＦＤＡｉｎは、正方向遅延アレイ１３０
の遅延ユニットＦＤ１〜ＦＤｎによって順次に遅延され
る。その次に、ミラー制御回路１４０は、各遅延ユニッ
トによって遅延されたクロック信号がクロックバッファ
回路１１０からの内部クロック信号ＣＬＫｉｎと一サイ
クルの位相差を有するか否かを検出する。もし、内部ク
ロック信号ＣＬＫｉｎと一サイクルの位相差を有する遅
延クロック信号（例えば、ＦＤＡ３）が検出されれば、
それに対応する比較器（例えば、ＰＤ３）が遅延クロッ
ク信号ＦＤＡ３の伝達経路として決められる。伝達経路
として決められた比較器ＰＤ３を通じて伝達される遅延
クロック信号ＦＤＡ３は、逆方向遅延アレイ１５０、同
期範囲制御回路１８０（具体的には、第２遅延回路１８
４と第２選択器１８５）及びクロックドライバ１７０を
通じて内部クロック信号ＣＬＫｉｎとして出力される。
外部クロック信号ＣＬＫｅｘｔに同期される内部クロッ
ク信号ＣＬＫｉｎｔが生成されるのにかかる時間は
（２）式で示す通りである。 Ｔ＿ｔｏｔ＝Ｔｄ１＋Ｔｄ３＋（Ｔｄ１＋Ｔｄ２）＋２｛Ｔｃｌｋ−（Ｔｄ１ ＋Ｔｄ２＋Ｔｄ３）｝＋Ｔｄ３＋Ｔｄ２＝２Ｔｃｌｋ ・・・（２） “Ｔｄ１”はクロックバッファ回路１１０の遅延時間で
あり、“Ｔｄ２”はクロックドライバ１７０の遅延時間
である。“Ｔｄ３”は同期範囲制御回路１８０の第１遅
延回路１８２の遅延時間であり、“Ｔｄ１＋Ｔｄ２”は
遅延モニタ回路１２０の遅延時間である。“Ｔｃｌｋ−
（Ｔｄ１＋Ｔｄ２＋Ｔｄ３）”は、ミラー制御回路１４
０に提供される入力クロック信号ＣＬＫｉｎと正方向遅
延アレイ１３０を通過するクロック信号が位相同期され
る地点での正方向／逆方向遅延アレイ１３０、１５０の
遅延時間である。（２）式から分かるように、内部クロ
ック信号ＣＬＫｉｎｔは、２サイクルの後に外部クロッ
ク信号ＣＬＫｅｘｔと同期される。すなわち、外部クロ
ック信号ＣＬＫｅｘｔが入力されて２サイクルの後に、
外部クロック信号ＣＬＫｅｘｔと同期された内部クロッ
ク信号ＣＬＫｉｎｔが生成される。
【００３９】しかし、正方向遅延アレイ１３０を通過す
るクロック信号とミラー制御回路１４０に伝達される入
力クロック信号ＣＬＫｉｎが同期されなければ、同期ミ
ラー遅延回路が同期範囲を外れたと判断される。正方向
遅延アレイ１３０を通過するクロック信号（ＦＤＡｉ、
図１０（ｅ）に図示）の位相がミラー制御回路１４０に
伝達される入力クロック信号（ＣＬＫｉｎ、図１０
（ｂ）に図示）の位相より“Ｔ＿ｅａｒｌｙ”だけ進ん
でいる場合、正方向遅延アレイ１３０の最終段の遅延ユ
ニットＦＤｎにおいてもクロック信号ＦＤＡｉ、ＣＬＫ
ｉは同期されない。このような場合、外部クロック信号
ＣＬＫｅｘｔと同期された内部クロック信号ＣＬＫｉｎ
ｔは生成されない。このような非同期状態は、外部クロ
ック信号ＣＬＫｅｘｔと内部クロック信号ＣＬＫｉｎｔ
との間の遅延時間が“２Ｔｃｌｋ”より小さいために生
じる。したがって、クロック信号ＦＤＡｉ、ＣＬＫｉｎ
が同期されるためには、遅延モニタ回路１２０に入力さ
れるクロック信号ＣＬＫｉｎＤの遅延時間を増加させる
べきである。これは次のような過程を通じて行われる。
るクロック信号とミラー制御回路１４０に伝達される入
力クロック信号ＣＬＫｉｎが同期されなければ、同期ミ
ラー遅延回路が同期範囲を外れたと判断される。正方向
遅延アレイ１３０を通過するクロック信号（ＦＤＡｉ、
図１０（ｅ）に図示）の位相がミラー制御回路１４０に
伝達される入力クロック信号（ＣＬＫｉｎ、図１０
（ｂ）に図示）の位相より“Ｔ＿ｅａｒｌｙ”だけ進ん
でいる場合、正方向遅延アレイ１３０の最終段の遅延ユ
ニットＦＤｎにおいてもクロック信号ＦＤＡｉ、ＣＬＫ
ｉは同期されない。このような場合、外部クロック信号
ＣＬＫｅｘｔと同期された内部クロック信号ＣＬＫｉｎ
ｔは生成されない。このような非同期状態は、外部クロ
ック信号ＣＬＫｅｘｔと内部クロック信号ＣＬＫｉｎｔ
との間の遅延時間が“２Ｔｃｌｋ”より小さいために生
じる。したがって、クロック信号ＦＤＡｉ、ＣＬＫｉｎ
が同期されるためには、遅延モニタ回路１２０に入力さ
れるクロック信号ＣＬＫｉｎＤの遅延時間を増加させる
べきである。これは次のような過程を通じて行われる。
【００４０】正方向遅延アレイ１３０を通過するクロッ
ク信号の位相がミラー制御回路１４０に伝達される入力
クロック信号の位相より進んでいる場合に、最終段の遅
延ユニットＦＤｎの出力クロック信号ＦＤＡｎがフラグ
信号Ｓｌｏｗとして同期範囲制御回路１８０に伝達され
る。同期範囲制御回路１８０のコントローラ１８１は、
フラグ信号Ｓｌｏｗが所定の回数（例えば８回）だけ生
成されたか否かを判別する。フラグ信号Ｓｌｏｗが所定
の回数だけ生成されない場合に、遅延モニタ回路１２０
に入力されるクロック信号ＣＬＫｉｎＤの遅延時間は変
わらない。フラグ信号Ｓｌｏｗが所定の回数（例えば、
８回）だけ生成されたか否かを判別することは、そのよ
うな非同期状態が温度またはノイズによって生じるか、
実質的に同期範囲の変化によって生じるかを区別するた
めである。
ク信号の位相がミラー制御回路１４０に伝達される入力
クロック信号の位相より進んでいる場合に、最終段の遅
延ユニットＦＤｎの出力クロック信号ＦＤＡｎがフラグ
信号Ｓｌｏｗとして同期範囲制御回路１８０に伝達され
る。同期範囲制御回路１８０のコントローラ１８１は、
フラグ信号Ｓｌｏｗが所定の回数（例えば８回）だけ生
成されたか否かを判別する。フラグ信号Ｓｌｏｗが所定
の回数だけ生成されない場合に、遅延モニタ回路１２０
に入力されるクロック信号ＣＬＫｉｎＤの遅延時間は変
わらない。フラグ信号Ｓｌｏｗが所定の回数（例えば、
８回）だけ生成されたか否かを判別することは、そのよ
うな非同期状態が温度またはノイズによって生じるか、
実質的に同期範囲の変化によって生じるかを区別するた
めである。
【００４１】もし、フラグ信号Ｓｌｏｗが所定の回数だ
け生成されれば、同期範囲制御回路１８０のコントロー
ラ１８１は、第１遅延回路１８２で生成されるクロック
信号ＣＬＫｉｎＤ１〜ＣＬＫｉｎＤ８のうち、以前のク
ロック信号より大きい遅延時間を有するクロック信号が
選択されるように選択信号ＳＥＬ１〜ＳＥＬ７のうちい
ずれか一つを活性化させる。遅延時間が増加されるクロ
ック信号ＣＬＫｉｎＤＩ（すなわち、Ｔｄ３'の遅延時
間を有するクロック信号、Ｔｄ３?Ｔｄ３'）は、遅延モ
ニタ回路１２０を通じて正方向遅延アレイ１３０に伝達
される。正方向遅延アレイ１３０は入力されるクロック
信号ＣＬＫｉｎＤを順次に遅延させ、ミラー制御回路１
４０は、各遅延ユニットによって遅延されたクロック信
号がクロックバッファ回路１１０からの内部クロック信
号ＣＬＫｉｎと一サイクルの位相差を有するか否かを検
出する。もし、内部クロック信号ＣＬＫｉｎと一サイク
ルの位相差を有する遅延クロック信号（例えば、図１０
（ｅ）に示したようなクロック信号）が検出されれば、
それに対応する比較器ＰＤｉが遅延クロック信号ＦＤＡ
ｉの伝達経路として決められる。伝達経路として決めら
れた比較器ＰＤｉを通じて伝達される遅延クロック信号
ＦＤＡｉは、逆方向遅延アレイ１５０、同期範囲制御回
路１８０（具体的には、第２遅延回路１８４と第２選択
器１８５）及びクロックドライバ１７０を通じて図１０
（ｈ）に示したような内部クロック信号ＣＬＫｉｎｔと
して出力される。
け生成されれば、同期範囲制御回路１８０のコントロー
ラ１８１は、第１遅延回路１８２で生成されるクロック
信号ＣＬＫｉｎＤ１〜ＣＬＫｉｎＤ８のうち、以前のク
ロック信号より大きい遅延時間を有するクロック信号が
選択されるように選択信号ＳＥＬ１〜ＳＥＬ７のうちい
ずれか一つを活性化させる。遅延時間が増加されるクロ
ック信号ＣＬＫｉｎＤＩ（すなわち、Ｔｄ３'の遅延時
間を有するクロック信号、Ｔｄ３?Ｔｄ３'）は、遅延モ
ニタ回路１２０を通じて正方向遅延アレイ１３０に伝達
される。正方向遅延アレイ１３０は入力されるクロック
信号ＣＬＫｉｎＤを順次に遅延させ、ミラー制御回路１
４０は、各遅延ユニットによって遅延されたクロック信
号がクロックバッファ回路１１０からの内部クロック信
号ＣＬＫｉｎと一サイクルの位相差を有するか否かを検
出する。もし、内部クロック信号ＣＬＫｉｎと一サイク
ルの位相差を有する遅延クロック信号（例えば、図１０
（ｅ）に示したようなクロック信号）が検出されれば、
それに対応する比較器ＰＤｉが遅延クロック信号ＦＤＡ
ｉの伝達経路として決められる。伝達経路として決めら
れた比較器ＰＤｉを通じて伝達される遅延クロック信号
ＦＤＡｉは、逆方向遅延アレイ１５０、同期範囲制御回
路１８０（具体的には、第２遅延回路１８４と第２選択
器１８５）及びクロックドライバ１７０を通じて図１０
（ｈ）に示したような内部クロック信号ＣＬＫｉｎｔと
して出力される。
【００４２】正方向遅延アレイ１３０を通過するクロッ
ク信号とミラー制御回路１４０に伝達される入力クロッ
ク信号ＣＬＫｉｎが同期されない場合に、同期範囲制御
回路１８０は、正方向遅延アレイ１３０からのフラグ信
号Ｓｌｏｗに応答して遅延モニタ回路１２０に入力され
るクロック信号ＣＬＫｉｎＤとクロックドライバ１７０
に入力されるクロック信号ＢＤＡｏｕｔＤの遅延時間を
増加させる。結果的に、８サイクルの間、フラグ信号Ｓ
ｌｏｗが繰り返して生成され、各クロック信号ＣＬＫｉ
ｎ、ＢＤＡｏｕｔの遅延時間が再調整される。その次
に、２サイクルの後に、先に説明のような過程を通じ
て、外部クロック信号ＣＬＫｅｘｔと同期された内部ク
ロック信号ＣＬＫｉｎｔが生成される。
ク信号とミラー制御回路１４０に伝達される入力クロッ
ク信号ＣＬＫｉｎが同期されない場合に、同期範囲制御
回路１８０は、正方向遅延アレイ１３０からのフラグ信
号Ｓｌｏｗに応答して遅延モニタ回路１２０に入力され
るクロック信号ＣＬＫｉｎＤとクロックドライバ１７０
に入力されるクロック信号ＢＤＡｏｕｔＤの遅延時間を
増加させる。結果的に、８サイクルの間、フラグ信号Ｓ
ｌｏｗが繰り返して生成され、各クロック信号ＣＬＫｉ
ｎ、ＢＤＡｏｕｔの遅延時間が再調整される。その次
に、２サイクルの後に、先に説明のような過程を通じ
て、外部クロック信号ＣＬＫｅｘｔと同期された内部ク
ロック信号ＣＬＫｉｎｔが生成される。
【００４３】正方向遅延アレイ１３０の最終段の遅延ユ
ニットＦＤｎを通過するクロック信号がミラー制御回路
１４０に伝達される入力クロック信号ＣＬＫｉｎと同期
される場合にも、フラグ信号Ｓｌｏｗが繰り返して生成
される。これは、同期ミラー遅延回路が現在の同期範囲
を外れる確立が高いことを意味する。これによって、同
期ミラー遅延回路の同期範囲が安定された範囲に再調整
される。
ニットＦＤｎを通過するクロック信号がミラー制御回路
１４０に伝達される入力クロック信号ＣＬＫｉｎと同期
される場合にも、フラグ信号Ｓｌｏｗが繰り返して生成
される。これは、同期ミラー遅延回路が現在の同期範囲
を外れる確立が高いことを意味する。これによって、同
期ミラー遅延回路の同期範囲が安定された範囲に再調整
される。
【００４４】次いで、正方向遅延アレイ１３０を通過す
るクロック信号の位相がミラー制御回路１４０に入力さ
れるクロック信号の位相より遅れている場合について、
図１１の（ａ）乃至（ｈ）に示した動作タイミング図に
基づいて同期ミラー遅延回路の動作を説明する。
るクロック信号の位相がミラー制御回路１４０に入力さ
れるクロック信号の位相より遅れている場合について、
図１１の（ａ）乃至（ｈ）に示した動作タイミング図に
基づいて同期ミラー遅延回路の動作を説明する。
【００４５】正方向遅延アレイ１３０を通過するクロッ
ク信号の位相がミラー制御回路１４０に入力されるクロ
ック信号の位相より遅れる場合は、正方向遅延アレイ１
３０を通過するクロック信号とミラー制御回路１４０に
伝達される入力クロック信号ＣＬＫｉｎが同期されな
い。例えば、図面に示したように、正方向遅延アレイ１
３０を通過するクロック信号（ＦＤＡｉ、図１１（ｅ）
に図示）の位相がミラー制御回路１４０に伝達される入
力クロック信号（ＣＬＫｅｘｔ、図１１（ｂ）に図示）
の位相より“Ｔ＿ｌａｔｅ”だけ遅れる場合、外部クロ
ック信号ＣＬＫｅｘｔと同期された内部クロック信号Ｃ
ＬＫｉｎｔは生成されない。このような非同期状態は、
外部クロック信号ＣＬＫｅｘｔと内部クロック信号ＣＬ
Ｋｉｎｔとの間の遅延時間が“２Ｔｃｌｋ”より大きい
ために生じる。したがって、クロック信号ＦＤＡｉ、Ｃ
ＬＫｉｎが同期されるためには、遅延モニタ回路１２０
に入力されるクロック信号ＦＤＡｉｎＤの遅延時間を減
少させるべきである。これは次のような過程を通じて行
われる。
ク信号の位相がミラー制御回路１４０に入力されるクロ
ック信号の位相より遅れる場合は、正方向遅延アレイ１
３０を通過するクロック信号とミラー制御回路１４０に
伝達される入力クロック信号ＣＬＫｉｎが同期されな
い。例えば、図面に示したように、正方向遅延アレイ１
３０を通過するクロック信号（ＦＤＡｉ、図１１（ｅ）
に図示）の位相がミラー制御回路１４０に伝達される入
力クロック信号（ＣＬＫｅｘｔ、図１１（ｂ）に図示）
の位相より“Ｔ＿ｌａｔｅ”だけ遅れる場合、外部クロ
ック信号ＣＬＫｅｘｔと同期された内部クロック信号Ｃ
ＬＫｉｎｔは生成されない。このような非同期状態は、
外部クロック信号ＣＬＫｅｘｔと内部クロック信号ＣＬ
Ｋｉｎｔとの間の遅延時間が“２Ｔｃｌｋ”より大きい
ために生じる。したがって、クロック信号ＦＤＡｉ、Ｃ
ＬＫｉｎが同期されるためには、遅延モニタ回路１２０
に入力されるクロック信号ＦＤＡｉｎＤの遅延時間を減
少させるべきである。これは次のような過程を通じて行
われる。
【００４６】正方向遅延アレイ１３０を通過するクロッ
ク信号の位相がミラー制御回路１４０に伝達される入力
クロック信号の位相より遅れる場合に、第１遅延ユニッ
トＦＤ１の出力クロック信号ＦＤＡ１がフラグ信号Ｆａ
ｓｔとして同期範囲制御回路１８０に伝達される。同期
範囲制御回路１８０のコントローラ１８１は、フラグ信
号Ｆａｓｔが所定の回数（例えば、８回）だけ生成され
たか否かを判別する。フラグ信号Ｆａｓｔが所定の回数
だけ生成されない場合に、遅延モニタ回路１２０に入力
されるクロック信号ＣＬＫｉｎＤの遅延時間は変わらな
い。
ク信号の位相がミラー制御回路１４０に伝達される入力
クロック信号の位相より遅れる場合に、第１遅延ユニッ
トＦＤ１の出力クロック信号ＦＤＡ１がフラグ信号Ｆａ
ｓｔとして同期範囲制御回路１８０に伝達される。同期
範囲制御回路１８０のコントローラ１８１は、フラグ信
号Ｆａｓｔが所定の回数（例えば、８回）だけ生成され
たか否かを判別する。フラグ信号Ｆａｓｔが所定の回数
だけ生成されない場合に、遅延モニタ回路１２０に入力
されるクロック信号ＣＬＫｉｎＤの遅延時間は変わらな
い。
【００４７】もし、フラグ信号Ｆａｓｔが所定の回数だ
け生成されれば、同期範囲制御回路１８０のコントロー
ラ１８１は、第１遅延回路１８２で生成されるクロック
信号ＣＬＫｉｎＤ１〜ＣＬＫｉｎＤ８のうち、以前のク
ロック信号より少ない遅延時間を有するクロック信号が
選択されるように選択信号ＳＥＬ１〜ＳＥＬ７のうちい
ずれか一つを活性化させる。遅延時間が減少されるクロ
ック信号ＣＬＫｉｎＤｉ（すなわち、Ｔｄ３'の遅延時
間を有するクロック信号、Ｔｄ３＞Ｔｄ３'）は、遅延
モニタ回路１２０を通じて正方向遅延アレイ１３０に伝
達される。正方向遅延アレイ１３０は入力されるクロッ
ク信号ＦＤＡｉｎを順次に遅延させ、ミラー制御回路１
４０は各遅延ユニットによって遅延されたクロック信号
がクロックバッファ回路１１０からの内部クロック信号
ＣＬＫｉｎと一サイクルの位相差を有するか否かを検出
する。もし、内部クロック信号ＣＬＫｉｎと１サイクル
の位相差を有する遅延クロック信号（例えば、図１１
（ｅ）に示したようなクロック信号）が検出されれば、
それに対応する比較器ＰＤｉが遅延クロック信号ＦＤＡ
ｉの伝達経路として決められる。伝達経路として決めら
れた比較器ＰＤｉを通じて伝達される遅延クロック信号
ＦＤＡｉは、逆方向遅延アレイ１５０、同期範囲制御回
路１８０（具体的には、第２遅延回路１８４と第２選択
器１８５）及びクロックドライバ１７０を通じて図１０
（ｈ）に示したような内部クロック信号ＣＬＫｉｎｔと
して出力される。
け生成されれば、同期範囲制御回路１８０のコントロー
ラ１８１は、第１遅延回路１８２で生成されるクロック
信号ＣＬＫｉｎＤ１〜ＣＬＫｉｎＤ８のうち、以前のク
ロック信号より少ない遅延時間を有するクロック信号が
選択されるように選択信号ＳＥＬ１〜ＳＥＬ７のうちい
ずれか一つを活性化させる。遅延時間が減少されるクロ
ック信号ＣＬＫｉｎＤｉ（すなわち、Ｔｄ３'の遅延時
間を有するクロック信号、Ｔｄ３＞Ｔｄ３'）は、遅延
モニタ回路１２０を通じて正方向遅延アレイ１３０に伝
達される。正方向遅延アレイ１３０は入力されるクロッ
ク信号ＦＤＡｉｎを順次に遅延させ、ミラー制御回路１
４０は各遅延ユニットによって遅延されたクロック信号
がクロックバッファ回路１１０からの内部クロック信号
ＣＬＫｉｎと一サイクルの位相差を有するか否かを検出
する。もし、内部クロック信号ＣＬＫｉｎと１サイクル
の位相差を有する遅延クロック信号（例えば、図１１
（ｅ）に示したようなクロック信号）が検出されれば、
それに対応する比較器ＰＤｉが遅延クロック信号ＦＤＡ
ｉの伝達経路として決められる。伝達経路として決めら
れた比較器ＰＤｉを通じて伝達される遅延クロック信号
ＦＤＡｉは、逆方向遅延アレイ１５０、同期範囲制御回
路１８０（具体的には、第２遅延回路１８４と第２選択
器１８５）及びクロックドライバ１７０を通じて図１０
（ｈ）に示したような内部クロック信号ＣＬＫｉｎｔと
して出力される。
【００４８】正方向遅延アレイ１３０を通過するクロッ
ク信号とミラー制御回路１４０に伝達される入力クロッ
ク信号ＣＬＫｉｎが同期されない場合、同期範囲制御回
路１８０は、正方向遅延アレイ１３０からのフラグ信号
Ｆａｓｔに応答して遅延モニタ回路１２０に入力される
クロック信号ＣＬＫｉｎＤとクロックドライバ１７０に
入力されるクロック信号ＢＤＡｏｕｔＤの遅延時間を減
少させる。結果的に、８サイクルの間、フラグ信号Ｆａ
ｓｔが繰り返して生成され、遅延時間が再調整される。
その次に、２サイクルの後に、先に説明のような過程を
通じて、外部クロック信号ＣＬＫｅｘｔと同期された内
部クロック信号ＣＬＫｉｎｔが生成される。
ク信号とミラー制御回路１４０に伝達される入力クロッ
ク信号ＣＬＫｉｎが同期されない場合、同期範囲制御回
路１８０は、正方向遅延アレイ１３０からのフラグ信号
Ｆａｓｔに応答して遅延モニタ回路１２０に入力される
クロック信号ＣＬＫｉｎＤとクロックドライバ１７０に
入力されるクロック信号ＢＤＡｏｕｔＤの遅延時間を減
少させる。結果的に、８サイクルの間、フラグ信号Ｆａ
ｓｔが繰り返して生成され、遅延時間が再調整される。
その次に、２サイクルの後に、先に説明のような過程を
通じて、外部クロック信号ＣＬＫｅｘｔと同期された内
部クロック信号ＣＬＫｉｎｔが生成される。
【００４９】正方向遅延アレイ１３０の第１遅延ユニッ
トＦＤ１を通過するクロック信号がミラー制御回路１４
０に伝達される入力クロック信号ＣＬＫｉｎと同期され
る場合にも、フラグ信号Ｆａｓｔが繰り返して生成され
る。これは同期ミラー遅延回路が現在の同期範囲を外れ
る確率が高いことを意味する。よって、同期ミラー遅延
回路の同期範囲が安定された範囲に再調整される。
トＦＤ１を通過するクロック信号がミラー制御回路１４
０に伝達される入力クロック信号ＣＬＫｉｎと同期され
る場合にも、フラグ信号Ｆａｓｔが繰り返して生成され
る。これは同期ミラー遅延回路が現在の同期範囲を外れ
る確率が高いことを意味する。よって、同期ミラー遅延
回路の同期範囲が安定された範囲に再調整される。
【００５０】図１２は本発明の第２実施形態による同期
範囲制御回路のコントローラを示すブロック図である。
図１２を参照すると、本発明の第２実施形態によるコン
トローラ２００は、検出器２１０、カウンタ２２０、及
び選択信号発生器２３０を含む。本発明の第２実施形態
による同期範囲制御回路は、コントローラ２００の構成
要素が第１実施形態と異なることを除いては、図４に示
したことと同一に構成される。したがって、これに対す
る説明は省略する。
範囲制御回路のコントローラを示すブロック図である。
図１２を参照すると、本発明の第２実施形態によるコン
トローラ２００は、検出器２１０、カウンタ２２０、及
び選択信号発生器２３０を含む。本発明の第２実施形態
による同期範囲制御回路は、コントローラ２００の構成
要素が第１実施形態と異なることを除いては、図４に示
したことと同一に構成される。したがって、これに対す
る説明は省略する。
【００５１】検出器２１０は、フラグ信号Ｓｌｏｗが所
定の回数だけ生成されたか否かを検出する。フラグ信号
Ｓｌｏｗが所定の回数だけ生成された場合に、検出器２
１０はカウントアップＵＰを発生する。検出器２１０ｈ
は、図８に示したように連結されたバッファＢＵＦと三
つのＴフリップフロップＴＦＦで構成される分周器を利
用して実現され、フラグ信号Ｓｌｏｗが８回生成される
ごとにカウントアップ信号ＵＰが生成される。カウンタ
２２０は、３ビットアップカウンタ（３−ｂｉｔ ｕｐ
ｃｏｕｎｔｅｒ）であり、検出器からのカウントアッ
プ信号ＵＰに応答してカウントアップ動作を実行する。
カウンタ２２０は、図１３に示したように連結された一
つのＮＯＲゲートＧ１９、三つのＴフリップフロップＴ
ＦＦ、三つのＮＡＮＤゲートＧ１８、Ｇ２０、Ｇ２１、
及び三つのインバーターＩＮＶ２２−ＩＮＶ２４で構成
される。アップカウンタ２２０が他のロジック構成で実
現されることは、この分野の通常の知識を持つ者に自明
である。カウンタ２２０は、リセット信号Ｒｅｓｅｔま
たはフラグ信号Ｆａｓｔによってリセットされる。選択
信号発生器２３０は、カウンタ１８８の出力に応答して
選択信号ＳＥＬｉのうちいずれか一つを活性化させる。
定の回数だけ生成されたか否かを検出する。フラグ信号
Ｓｌｏｗが所定の回数だけ生成された場合に、検出器２
１０はカウントアップＵＰを発生する。検出器２１０ｈ
は、図８に示したように連結されたバッファＢＵＦと三
つのＴフリップフロップＴＦＦで構成される分周器を利
用して実現され、フラグ信号Ｓｌｏｗが８回生成される
ごとにカウントアップ信号ＵＰが生成される。カウンタ
２２０は、３ビットアップカウンタ（３−ｂｉｔ ｕｐ
ｃｏｕｎｔｅｒ）であり、検出器からのカウントアッ
プ信号ＵＰに応答してカウントアップ動作を実行する。
カウンタ２２０は、図１３に示したように連結された一
つのＮＯＲゲートＧ１９、三つのＴフリップフロップＴ
ＦＦ、三つのＮＡＮＤゲートＧ１８、Ｇ２０、Ｇ２１、
及び三つのインバーターＩＮＶ２２−ＩＮＶ２４で構成
される。アップカウンタ２２０が他のロジック構成で実
現されることは、この分野の通常の知識を持つ者に自明
である。カウンタ２２０は、リセット信号Ｒｅｓｅｔま
たはフラグ信号Ｆａｓｔによってリセットされる。選択
信号発生器２３０は、カウンタ１８８の出力に応答して
選択信号ＳＥＬｉのうちいずれか一つを活性化させる。
【００５２】本発明の第２実施形態による同期範囲制御
回路において、フラグ信号Ｆａｓｔが入力される場合
に、カウンタ２２０がリセットされ、これにより第１遅
延回路１８２によって生成されるクロック信号ＣＬＫｉ
ｎＤｉのうち最小遅延時間を有するクロック信号が選択
される。第１実施形態による同期範囲制御回路の場合、
クロック信号ＣＬＫｉｎＤの遅延時間は、フラグ信号Ｆ
ａｓｔ、Ｓｌｏｗに従って徐々に減少、または増加す
る。一方、第２実施形態による同期範囲制御回路の場
合、クロック信号ＦＤＡｉｎＤの遅延時間は、フラグ信
号Ｓｌｏｗが生成される場合には徐々に増加される一
方、フラグ信号Ｆａｓｔが生成される場合には最小遅延
時間になる。このような点を除いては、同期範囲を調整
する過程は、先の説明と実質的に同一に実行される。し
たがって、これに対する説明は省略する。第２実施形態
による遅延時間制御方式は、十分な同期時間が保障さ
れ、決められたスペックより低速にシステムが動作する
ウェーハレベルテストに有用である。
回路において、フラグ信号Ｆａｓｔが入力される場合
に、カウンタ２２０がリセットされ、これにより第１遅
延回路１８２によって生成されるクロック信号ＣＬＫｉ
ｎＤｉのうち最小遅延時間を有するクロック信号が選択
される。第１実施形態による同期範囲制御回路の場合、
クロック信号ＣＬＫｉｎＤの遅延時間は、フラグ信号Ｆ
ａｓｔ、Ｓｌｏｗに従って徐々に減少、または増加す
る。一方、第２実施形態による同期範囲制御回路の場
合、クロック信号ＦＤＡｉｎＤの遅延時間は、フラグ信
号Ｓｌｏｗが生成される場合には徐々に増加される一
方、フラグ信号Ｆａｓｔが生成される場合には最小遅延
時間になる。このような点を除いては、同期範囲を調整
する過程は、先の説明と実質的に同一に実行される。し
たがって、これに対する説明は省略する。第２実施形態
による遅延時間制御方式は、十分な同期時間が保障さ
れ、決められたスペックより低速にシステムが動作する
ウェーハレベルテストに有用である。
【００５３】以上で、本発明による回路の構成及び動作
を上述の説明及び図面に基づいて図示したが、これは例
を挙げて説明したことに過ぎない。本発明の技術的思想
及び範囲を外れない範囲内で多様な変化及び変更が可能
である。
を上述の説明及び図面に基づいて図示したが、これは例
を挙げて説明したことに過ぎない。本発明の技術的思想
及び範囲を外れない範囲内で多様な変化及び変更が可能
である。
【００５４】
【発明の効果】上述のように、正方向遅延アレイに入力
されるクロック信号の遅延時間を調整することによっ
て、ジッタの大きさだけではなく、遅延ユニットの個数
を増加させず、同期ミラー遅延回路の同期範囲を再調整
することができる。
されるクロック信号の遅延時間を調整することによっ
て、ジッタの大きさだけではなく、遅延ユニットの個数
を増加させず、同期ミラー遅延回路の同期範囲を再調整
することができる。
【図１】従来の技術による同期ミラー遅延回路のブロッ
ク図である。
ク図である。
【図２】図１に示した同期ミラー遅延回路の動作タイミ
ング図である。
ング図である。
【図３】本発明の好適な実施の形態による同期ミラー遅
延回路のブロック図である。
延回路のブロック図である。
【図４】図３に示した同期範囲制御回路のブロック図で
ある。
ある。
【図５】図４に示した第１遅延回路と第２遅延回路のブ
ロック図である。
ロック図である。
【図６】図５に示した単パルス発生器の望ましい実施形
態を示す図である。
態を示す図である。
【図７】図４に示したコントローラのブロック図であ
る。
る。
【図８】図７に示した第１検出器と第２検出器のブロッ
ク図である。
ク図である。
【図９】図７に示したアップダウンカウンタの望ましい
実施形態を示す図である。
実施形態を示す図である。
【図１０】正方向遅延アレイを通過するクロック信号の
位相がミラー制御回路に入力されるクロック信号の位相
より進んでいる場合における本発明の好適な実施の形態
による同期ミラー遅延回路の動作タイミング図である。
位相がミラー制御回路に入力されるクロック信号の位相
より進んでいる場合における本発明の好適な実施の形態
による同期ミラー遅延回路の動作タイミング図である。
【図１１】正方向遅延アレイを通過するクロック信号の
位相がミラー制御回路に入力されるクロック信号の位相
より遅れている場合における本発明の好適な実施の形態
による同期ミラー遅延回路の動作タイミング図である。
位相がミラー制御回路に入力されるクロック信号の位相
より遅れている場合における本発明の好適な実施の形態
による同期ミラー遅延回路の動作タイミング図である。
【図１２】本発明の第２実施形態による同期範囲制御回
路のコントローラのブロック図である。
路のコントローラのブロック図である。
【図１３】図１２に示したカウンタの望ましい実施形態
を示す図である。
を示す図である。
１０，１１０ クロックバッファ回路
１２，１２０ 遅延モニタ回路
１４，１３０ 正方向遅延アレイ
１６，１４０ ミラー制御回路
１８，１５０ 逆方向遅延アレイ
２０，１６０ ダミーロード
２２，１７０ クロックドライバ
１８０ 同期範囲制御回路
１８６，１８７，２１０ 検出器
１８８，２２０ カウンタ
１８９，２３０ 選択信号発生器
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 金南錫
大韓民国ソウル成北区長位１洞212番地101
号29／３
(72)発明者 李光振
大韓民国ソウル江南区水西洞サミクアパー
ト401棟710号
Ｆターム(参考） 5B079 BC03 CC02 CC14 DD08
5J039 EE14 EE21 KK08 KK10 KK13
KK25 MM16
Claims (26)
- 【請求項１】 外部クロック信号に同期した内部クロッ
ク信号を発生するクロック発生回路において、 前記外部クロック信号をバッファリングして基準クロッ
ク信号を発生するクロックバッファ回路と、 前記基準クロック信号を遅延させる遅延モニタ回路と、 前記遅延モニタ回路の出力信号を正方向に順次に遅延さ
せて複数の遅延クロック信号を発生する正方向遅延アレ
イと、 前記複数の遅延クロック信号のうち前記基準クロック信
号に同期したクロック信号を検出するミラー制御回路
と、 前記ミラー制御回路によって検出された遅延クロック信
号を逆方向に遅延させる逆方向遅延アレイと、 前記逆方向遅延アレイの出力クロック信号を受け入れて
前記内部クロック信号を発生するクロックドライバと、 前記正方向遅延アレイの前記複数の遅延クロック信号の
うち一部に応答して動作し、前記正方向遅延アレイの遅
延クロック信号のうちいずれか一つが前記基準クロック
信号と同期しているか否かを検出する同期範囲制御回路
とを含み、 前記同期範囲制御回路は、前記正方向遅延アレイの遅延
クロック信号のうちいずれも前記基準クロック信号と同
期されない時に、前記遅延モニタ回路に、そして前記ク
ロックドライバに各々伝達されるクロック信号各々の遅
延時間を同一に調節することを特徴とするクロック発生
回路。 - 【請求項２】 前記正方向遅延アレイを通過するクロッ
ク信号の位相が前記基準クロック信号の位相より進んで
いる場合に、前記同期範囲制御回路は、前記遅延モニタ
回路に伝達されるクロック信号及び前記クロックドライ
バに伝達されるクロック信号の各遅延時間を増加させる
ことを特徴とする請求項１に記載のクロック発生回路。 - 【請求項３】 前記基準クロック信号の位相が前記正方
向遅延アレイを通過するクロック信号の位相より進んで
いる場合に、前記同期範囲制御回路は、前記遅延モニタ
回路に伝達される黒く信号及び前記クロックドライバに
伝達されるクロック信号の各遅延時間を減少させること
を特徴とする請求項１に記載のクロック信号発生回路。 - 【請求項４】 前記正方向遅延アレイの第１遅延クロッ
ク信号が繰り返して生成される場合に、前記同期範囲制
御回路は、前記遅延モニタ回路に伝達されるクロック信
号及び前記クロックドライバに伝達されるクロック信号
の各遅延時間を増加させることを特徴とする請求項１に
記載のクロック発生回路。 - 【請求項５】 前記正方向遅延アレイの最終段の遅延ク
ロック信号が繰り返して生成される場合に、前記同期範
囲制御回路は、前記遅延モニタ回路に伝達されるクロッ
ク信号及び前記クロックドライバに伝達されるクロック
信号の各遅延時間を減少させることを特徴とする請求項
１に記載のクロック発生回路。 - 【請求項６】 前記同期範囲制御回路は、 前記基準クロック信号を順次に遅延させて複数の第１遅
延基準クロック信号を発生する第１遅延回路と、 前記逆方向遅延アレイの出力クロック信号を順次に遅延
させて複数の第２遅延基準クロック信号を発生する第２
遅延回路と、 前記正方向遅延アレイの最終段の遅延クロック信号が繰
り返して生成されたか否かを検出し、検出の結果として
複数の選択信号のうちの一つを活性化させるコントロー
ラと、 前記活性化された選択信号に応答して前記第１遅延回路
の第１遅延基準クロック信号のうちの一つを選択し、前
記選択されたクロック信号を前記遅延モニタ回路の入力
クロック信号として出力する第１選択器と、 前記活性化された選択信号に応答して前記第２遅延回路
の第２遅延基準クロック信号のうちの一つを選択し、前
記選択されたクロック信号を前記クロックドライバの入
力クロック信号として出力する第２選択器を含むことを
特徴とする請求項１に記載のクロック発生回路。 - 【請求項７】 前記第１選択器によって選択されたクロ
ック信号は、前記第２選択器によって選択されたクロッ
ク信号と同一の遅延時間を有することを特徴とする請求
項６に記載のクロック発生回路。 - 【請求項８】 前記コントローラは、 前記正方向遅延アレイの最終段の遅延クロック信号が所
定の回数だけ繰り返して生成されたか否かを検出し、前
記正方向遅延アレイの最終段の遅延クロック信号が所定
の回数だけ繰り返して生成された場合に、カウントアッ
プ信号を発生する検出器と、 前記カウントアップ信号に応答してカウント−アップ動
作を遂行するカウンタと、 前記カウンタの出力に応答して前記選択信号を発生する
選択信号発生器とを含むことを特徴とする請求項６に記
載のクロック発生回路。 - 【請求項９】 前記カウンタは、前記正方向遅延アレイ
の第１遅延クロック信号が活性化される場合またはパワ
ーオン−リセット信号が活性化される場合にリセットさ
れることを特徴とする請求項８に記載のクロック信号発
生回路。 - 【請求項１０】 前記カウンタがリセットされる場合
に、最小遅延時間を有する第１及び第２遅延基準クロッ
ク信号が前記第１及び第２選択器を通じて選択されるよ
うに前記選択信号のうちの一つが活性化されることを特
徴とする請求項９に記載のクロック発生回路。 - 【請求項１１】 前記同期範囲制御回路は、 前記基準クロック信号を順次に遅延させて複数の第１遅
延基準クロック信号を発生する第１遅延回路と、 前記逆方向遅延アレイの出力クロック信号を順次に遅延
させて複数の第２遅延基準クロック信号を発生する第２
遅延回路と、 前記正方向遅延アレイの最後遅延クロック信号または第
１遅延クロック信号が繰り返して生成されたか否かを検
出し、検出結果として複数の選択信号のうちの一つを活
性化させるコントローラと、 前記活性化された選択信号に応答して前記第１遅延回路
の第１遅延基準クロック信号のうちの一つを選択し、前
記選択されたクロック信号を前記遅延モニタ回路の入力
クロック信号として出力する第１選択器と、 前記活性化された選択信号に応答して前記第２遅延回路
の第２遅延基準クロック信号のうちの一つを選択し、前
記選択されたクロック信号を前記クロックドライバの入
力クロック信号として出力する第２選択器とを含むこと
を特徴とする請求項１に記載のクロック発生回路。 - 【請求項１２】 前記第１選択器によって選択されたク
ロック信号は、前記第２選択器によって選択されたクロ
ック信号と同一の遅延時間を有することを特徴とする請
求項１１に記載のクロック信号発生回路。 - 【請求項１３】 前記コントローラは、 前記正方向遅延アレイの最後遅延クロック信号が所定の
回数だけ繰り返して生成されたか否かを検出し、前記正
方向遅延アレイの最終段の遅延クロック信号が所定の回
数だけ繰り返しで生成された場合に、カウントアップ信
号を発生する第１検出器と、 前記正方向遅延アレイの第１遅延クロック信号が所定の
回数だけ繰り返して生成されたか否かを検出し、前記正
方向遅延アレイの第１遅延クロック信号が所定の回数だ
け繰り返して生成された場合に、カウントダウン信号を
発生する第２検出器と、 前記カウントアップまたはカウントダウン信号に応答し
てカウントアップまたはカウントダウン動作を実行する
カウンタと、 前記カウンタの出力に応答して前記選択信号を発生する
選択信号発生器とを含むことを特徴とする請求項１１に
記載のクロック発生回路。 - 【請求項１４】 前記カウンタは、パワーオンリセット
信号が活性化される場合にリセットされることを特徴と
する請求項１３に記載のクロック発生回路。 - 【請求項１５】 前記カウンタがリセットされる場合
に、最小遅延時間を有する第１及び第２遅延基準クロッ
ク信号が前記第１及び第２選択器を通じて選択されるよ
うに前記選択信号のうちの一つが活性化されることを特
徴とする請求項１４に記載のクロック発生回路。 - 【請求項１６】 前記同期範囲制御回路は、 前記正方向遅延アレイの遅延された複数のクロック信号
のうちいずれも前記基準クロック信号に同期しない場合
に、前記クロック信号ドライバに伝達された信号各々の
遅延時間だけ前記遅延モニタ回路に伝達されたクロック
信号各々の遅延時間を制御することを特徴とする請求項
１に記載のクロック発生回路。 - 【請求項１７】 外部クロック信号に同期した内部クロ
ック信号を発生するクロック発生回路の同期範囲制御回
路において、 前記基準クロック信号を順次に遅延させて複数の第１遅
延基準クロック信号を発生し、遅延モニタ回路を通じて
正方向遅延アレイに提供する第１遅延回路と、 前記正方向遅延アレイと逆方向遅延アレイとの間に配置
されたミラー制御回路からのクロック信号を遅延させる
前記逆方向遅延アレイの出力クロック信号を順次に遅延
させて複数の第２基準遅延クロック信号を発生する第２
遅延回路と、 ミラー制御回路からのクロック信号を遅延させるための
前記逆方向遅延アレイは、 前記正方向遅延アレイの最終段の遅延クロック信号が繰
り返して生成されたか否かを検出し、検出結果に従って
複数の選択信号のうちの一つを活性化させるコントロー
ラとを含むことを特徴とする同期範囲制御回路。 - 【請求項１８】 前記活性化された選択信号に応答して
前記第１遅延回路の複数の第１遅延基準クロック信号の
うちの一つを選択し、前記選択されたクロック信号を前
記遅延モニタ回路の入力クロック信号として出力する第
１選択器をさらに含むことを特徴とする請求項１７に記
載の同期範囲制御回路。 - 【請求項１９】 前記活性化された選択信号に応答して
前記第２遅延回路の複数の第２遅延基準クロック信号の
うちの一つを選択し、前記選択されたクロック信号を前
記クロックドライバの入力クロック信号として出力する
第２選択器とを含むことを特徴とする請求項１８に記載
の同期範囲制御回路。 - 【請求項２０】 前記同期範囲制御回路は、前記正方向
遅延アレイの遅延されたクロック信号が前記基準クロッ
ク信号に同期していない場合に、前記クロックドライバ
に伝達された信号各々の遅延時間だけ前記遅延モニタ回
路に伝達されたクロック信号各々の遅延時間を制御する
ことを特徴とする請求項１９に記載の同期範囲制御回
路。 - 【請求項２１】 前記第１選択器によって選択されたク
ロック信号は、前記第２選択器によって選択されたクロ
ック信号と同一の遅延時間を有することを特徴とする請
求項２０に記載の同期範囲制御回路。 - 【請求項２２】 前記コントローラは、 前記正方向遅延アレイの最終段の遅延クロック信号が所
定の回数だけ繰り返して生成されたか否かを検出し、前
記正方向遅延アレイの最終段の遅延クロック信号が所定
の回数だけ繰り返しで生成された場合に、カウントアッ
プ信号を発生する検出器と、 前記カウントアップに応答してカウントアップ動作を実
行するカウンタと、 前記カウンタの出力に応答して前記選択信号を発生する
選択信号発生器とを含むことを特徴とする請求項２０に
記載の同期範囲制御回路。 - 【請求項２３】 前記カウンタは、前記正方向遅延回路
の第１遅延クロック信号が活性化またはパワーオンリセ
ット信号が活性化される場合にリセットされることを特
徴とする請求項２２に記載の同期範囲制御回路。 - 【請求項２４】 前記カウンタがリセットされる場合
に、最小遅延時間を有する第１及び第２遅延基準クロッ
ク信号が前記第１及び第２選択器を通じて選択されるよ
うに前記選択信号のうちの一つが活性化されることを特
徴とする請求項２３に記載の同期範囲制御回路。 - 【請求項２５】 正方向遅延アレイの遅延クロック信号
のうちの一つが基準クロック信号と同期したか否かを検
出し、前記遅延クロック信号のうち少なくとも一つに応
答して動作する同期範囲制御回路において、 前記基準クロック信号を順次に遅延させて複数の第１遅
延基準クロック信号を発生する第１遅延手段と、 逆方向遅延アレイの出力クロック信号を順次に遅延させ
て複数の第２遅延基準クロック信号を発生する第２遅延
手段と、 前記正方向遅延アレイの最終段の遅延クロック信号また
は第１遅延基準クロック信号が繰り返して生成されたか
否かを検出し、検出結果として複数の選択信号のうちの
一つを活性化させる制御手段と、 前記活性化された選択信号に応答して前記第１遅延回路
の第１遅延基準クロック信号のうちの一つを選択し、前
記選択されたクロック信号を遅延モニタ回路の入力クロ
ック信号として出力する第１選択手段と、 前記活性化された選択信号に応答して前記第２遅延回路
の第２遅延基準クロック信号のうちの一つを選択し、前
記選択されたクロック信号をクロックドライバの入力ク
ロック信号として出力する第２選択手段とを含み、 前記同期範囲制御回路は、前記基準クロック信号を選択
的に遅延させて前記基準クロック信号と内部クロック信
号を同期させることを特徴とする同期範囲制御回路。 - 【請求項２６】 前記同期範囲制御回路は、前記正方向
遅延アレイの遅延されたクロック信号が前記基準クロッ
ク信号に同期しない場合に、前記クロックドライバに伝
達された信号各々の遅延時間だけ遅延モニタ回路に伝達
されたクロック信号各々の遅延時間を制御することを特
徴とする請求項２５に記載の同期範囲制御回路。
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