JP2000077989A

JP2000077989A - 位相調整回路

Info

Publication number: JP2000077989A
Application number: JP10244310A
Authority: JP
Inventors: Teruhiko Nakasu; 輝彦中洲; Kiyoshi Nakatsuka; 清士中塚; Hiroya Nakamura; 浩也中村
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1998-08-31
Filing date: 1998-08-31
Publication date: 2000-03-14
Anticipated expiration: 2018-08-31
Also published as: JP3989099B2

Abstract

(57)【要約】【課題】ＳＭＤ(Synchronous mirror Mirror Delay)に
おいて生じるジッターを低減する技術を提供する。【解決手段】このＳＭＤ２は、ＦＤＡユニット１０で２
回反転された基準クロックと、基準クロックとの位相を
検出して位相が一致したか否かを判定するＮＡＮＤ回路
３２に加えて、ＦＤＡユニット１０で１回反転されたク
ロック信号と、反転された基準クロックとの位相を検出
し、位相が一致したか否かを判定するＮＯＲ回路３１が
設けられているので、クロック信号が２回反転される時
間だけジッターが生じていた従来と異なり、本発明では
クロック信号が１回反転される時間分のジッターが生じ
ることになるので、従来に比して、クロック信号が１回
反転される時間分だけジッターを少なくすることができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シンクロナスＤＲ
ＡＭ等に用いられるＳＭＤ(Synchronous MirrorDelay)
等の位相調整回路の改善に関する。

【０００２】

【従来の技術】外部からの基準クロックに同期して、そ
の内部回路でデータの読み出しや書き込みを行なうシン
クロナスＤＲＡＭでは、入力されたクロック信号が配線
の引き回しなどで遅延し、シンクロナスＤＲＡＭの内部
回路に入力されるまでに、元のクロック信号と位相がず
れてしまうという不具合があった。

【０００３】そこで、この不具合を解決するために、図
４の符号１０１に示す位相調整回路を用いて、かかる位
相のずれを修正した後に内部回路に入力させる技術が提
案されている。

【０００４】この位相調整回路１０１は、シンクロナス
ＤＲＡＭの内部に設けられた回路であって、遅延モデル
回路１０４と、ＳＭＤ１０２とを有している。遅延モデ
ル回路１０４は、シンクロナスＤＲＡＭ内のクロック信
号の入力端子３００から入力されたクロック信号を遅延
して、ＳＭＤ１０２に入力するように構成されている。
そしてＳＭＤ１０２の出力は、時間τなる遅延を有する
実配線１０５を介して、シンクロナスＤＲＡＭの内部回
路の入力端子３０１に接続されている。

【０００５】ＳＭＤ１０２は、ｍ個のＳＭＤユニット１
０３を有し、その各々がＦＤＡ(Forward delay array)
ユニット１１０と、ＢＤＡ(Backward delay array)ユニ
ット１２０と、ＭＣＣ(Mirror control circuit)ユニッ
ト１３０とを、それぞれ１つずつ有している。

【０００６】各ＦＤＡユニット１１０は、遅延モデル回
路１０４に接続されたＦＤＡユニット１１０₁を最前段
としてｍ個が直列接続されており、最前段のＦＤＡユニ
ット１１０₁から数えてｍ番目にあるＦＤＡユニット１
１０_mを最後段とするものとする。

【０００７】また、各ＢＤＡユニット１２０は、実配線
１０５に接続されたＢＤＡユニット１２０₁を最後段と
してｍ個が直列接続されており、最後段のＢＤＡユニッ
ト１２０₁から数えてｍ番目にあるＢＤＡユニット１２
０_mを最前段とするものとする。

【０００８】各ＳＭＤユニット１０３内では、図５に示
すように、ＦＤＡユニット１１０、ＢＤＡユニット１２
０は、それぞれがＮＡＮＤ回路２０１、２０３と、イン
バータ２０２、２０４とを１個ずつ有しており、入力さ
れた信号がＮＡＮＤ回路２０１、２０３と、インバータ
２０２、２０４とをそれぞれ経て、２回反転されて出力
されるので、それぞれのＦＤＡユニット１１０、ＢＤＡ
ユニット１２０は、入力された信号を一定時間遅延して
出力するように構成されている。さらに、ＦＤＡユニッ
ト１１０とＢＤＡユニット１２０とは、遅延する一定時
間が同じになるように構成されている。

【０００９】ＭＣＣユニット１３０は、ＮＡＮＤ回路２
０５から構成されている。そして、ＮＡＮＤ回路２０５
の一方の入力はＦＤＡユニット１１０の出力端子１５４
に、他方の入力はクロック信号の入力端子１５３にそれ
ぞれ接続され、ＦＤＡユニット１１０の遅延されたクロ
ック信号と、遅延されていないクロック信号(以下で元
のクロック信号と称する)の位相が一致したときにＢＤ
Ａユニット１２０に信号を出力できるように構成されて
いる。

【００１０】そして、ＦＤＡユニット１１０には入力端
子１５１、１５２と、出力端子１５４とがそれぞれ接続
され、ＭＣＣユニット１３０には遅延されていないクロ
ック信号の入力端子１５３と出力端子１５５とがそれぞ
れ接続されている。さらに、ＢＤＡユニット１２０に
は、入力端子１５５、１５６と出力端子１５７とが、そ
れぞれ接続されている。

【００１１】このような構成を有する位相調整回路１０
１では、初期状態では何らクロック信号が入力されてい
ないものとする。このとき、ＳＭＤユニット１０３の入
出力端子１５１〜１５７の状態は、下記の表１中の「初
期状態」に示すような状態になっているものとする。

【００１２】

【表１】

【００１３】そしてシンクロナスＤＲＡＭの外部から基
準クロックが入力されると、不図示の波形整形回路でパ
ルス状のクロック信号に変換され、遅延モデル回路１０
４でτだけ遅延された後に、最前段のＦＤＡユニット１
１０₁に入力される。このＦＤＡユニット１１０₁では、
遅延されたクロック信号が２回反転されながら一定時間
さらに遅延された後に、次段のＦＤＡユニット１１０₂
に出力されるとともに、ＭＣＣユニット１３０₁へと入
力される。

【００１４】このＭＣＣユニット１３０₁で、ＦＤＡユ
ニット１１０₁で遅延された基準クロックの位相と元の
基準クロックの位相とが検出される。

【００１５】最前段のＦＤＡユニット１１０₁で遅延さ
れたクロック信号の位相と、元のクロック信号の位相が
一致しなかったものとする。この場合は、遅延されたク
ロック信号が最前段のＦＤＡユニット１１０₁で２回反
転された後に次段のＦＤＡユニット１１０₂へと出力さ
れる。

【００１６】このとき、初期状態と異なり、”Ｈ”の遅
延されたクロック信号が入力端子１５２へと入力され、
入力端子１５１の状態は”Ｈ”のままであり、これら
の”Ｈ”と”Ｈ”がＮＡＮＤ回路２０１に入力され、Ｎ
ＡＮＤがとられる。この結果がインバータ２０２で反転
された結果、ＦＤＡユニット１１０の出力端子１５４の
状態は初期状態の”Ｌ”から、”Ｈ”に切り替わる。こ
のとき、表１の「状態Ａ」に示すように、ＢＤＡユニッ
ト１２０に接続された入出力端子１５５〜１５７は初期
状態と同じく”Ｈ”のままであって、ＢＤＡユニット１
２０は初期状態と同様に不活性状態になる。従って、Ｂ
ＤＡユニット１２０にクロック信号は伝達し得ず、ＦＤ
Ａユニット１１０の出力端子１５４から次段のＦＤＡユ
ニットへと出力される。

【００１７】クロック信号はパルス状の信号なので、”
Ｈ”が出力された直後には”Ｌ”が出力されるため、次
段のＦＤＡユニット１１０へクロック信号が出力された
後、クロック信号を出力した側のＦＤＡユニット１１０
は、表１の「初期状態」に復帰する。

【００１８】こうして、遅延されたパルス状のクロック
信号は、順次後段のＦＤＡユニット１１０へと伝達され
る間に、各ＦＤＡユニット１１０で２回反転されて遅延
される。

【００１９】そして、あるＦＤＡユニット１１０で、ク
ロック信号が遅延された結果、位相が一周期遅れ、元の
クロック信号の位相と一致したときには、そのＦＤＡユ
ニット１１０の出力に接続されたＭＣＣユニット１３０
が動作し、ＢＤＡユニット１２０に信号を出力し、ＢＤ
Ａユニット１２０は次段以降に信号を伝達する。

【００２０】このときには、ＦＤＡユニット１１０の出
力端子１５４と入力端子１５３とがともに”Ｈ”にな
る。すると、ＭＣＣユニット１３０を構成するＮＡＮＤ
回路２０５で”Ｈ”と”Ｈ”とのＮＡＮＤがとられるの
で、出力端子１５５の状態が、それまでの”Ｈ”から”
Ｌ”へと切り替わり、各入力端子１５１〜１５７の状態
は、表１の「状態Ｂ」に示すようになる。

【００２１】このとき、出力端子１５４は”Ｈ”なの
で、次段のＦＤＡユニット１１０には遅延されたクロッ
ク信号が伝達されるが、次々段のＦＤＡユニットの入力
端子１５１に接続された出力端子１５５は”Ｌ”なの
で、次々段のＦＤＡユニットには”Ｌ”が入力され、そ
れ以降のＦＤＡユニット１１０には”Ｌ”が入力される
ので初期状態と同じ不活性状態に復帰し、それ以降には
クロック信号が伝達されなくなる。

【００２２】以上説明したように、ＳＭＤ１０２に入力
されたクロック信号は、最前段のＦＤＡユニット１１０
₁に入力され、順次後段のＦＤＡユニット１１０へと遅
延されながら伝達された後に、ＢＤＡユニットへと伝達
され、順次後段のＢＤＡユニットへと遅延されながら伝
達され、最前段のＳＭＤユニット内のＢＤＡユニット１
２０₁から出力され、実配線１０５を介して図示しない
シンクロナスＤＲＡＭの内部回路に出力される。

【００２３】上記の位相調整回路１０１では、遅延モデ
ル回路１０４の遅延時間は実配線１０５の遅延時間と同
じになるように設定されている。このため、実配線１０
５での遅延時間をτとすると、遅延モデル回路１０４の
遅延時間もτに設定され、最前段のＦＤＡユニット１１
０₁には、τだけ遅れた信号が入力される。

【００２４】信号が、各ＦＤＡユニット１１０間を伝達
されるごとに、少しずつ信号の遅れが大きくなる。こう
してクロック信号の遅れが大きくなって、元のクロック
信号と一周期Ｔだけ遅れたときに、ＭＣＣユニット１３
０が動作する。このとき、ＦＤＡユニット１１０でのク
ロック信号の遅れをｄとすると、τ＋ｄ＝Ｔになってい
る。

【００２５】こうして、Ｔだけ遅れたクロック信号がＢ
ＤＡユニット１２０に入力され、ＢＤＡユニット１２０
を伝達される間にクロック信号の遅れはさらに大きくな
る。ＢＤＡユニット１２０では、ＦＤＡユニット１１０
と同じ段数だけ遅れるので、ＢＤＡユニット１２０での
クロック信号の遅れはｄであり、実配線１０５に出力さ
れるときには、元のクロック信号よりＴ＋ｄだけ遅れた
信号が入力される。

【００２６】そして、この信号は実配線１０５で更にτ
だけ遅れ、シンクロナスメモリ回路には、Ｔ＋ｄ＋τ＝
２Ｔだけ遅れた信号が出力される。この信号は元の信号
と同位相であり、位相遅れはないことになる。

【００２７】このとき、ＦＤＡユニット１１０が付加で
きる遅れ時間は、１段あたりの遅れ時間が最小単位とな
る。従って、ある段のＭＣＣユニット１３０が動作すべ
きか、次段のＭＣＣユニット１３０が動作すべきかが微
妙なタイミングであった場合には、動作するＭＣＣユニ
ット１３０の段が１段変動すると、１段分だけ遅れ時間
が異なることになる。

【００２８】例えば、ＮＡＮＤ回路の遅延時間とインバ
ータの遅延時間をともに１００psecとすると、各ＦＤＡ
ユニット１１０の１段分の遅延時間である２００psecだ
け遅れ時間が異なってしまうことになる(以下でこの遅
れ時間の差をジッターと称する)。

【００２９】各ＦＤＡユニット１１０、ＢＤＡユニット
１２０での遅延時間を短縮できれば、かかるジッターを
小さくすることができるが、従来ＦＤＡユニットやＢＤ
Ａユニットを構成していたＮＡＮＤ回路、インバータ回
路はそれぞれ図６(ａ)、(ｂ)に示すような構成を通常と
っており、ＮＡＮＤ回路とインバータの直列接続回路
が、信号を反転させずに伝達できる最小構成である。

【００３０】従って各ＮＡＮＤ回路、インバータ回路の
構成を変えて遅延時間をこれ以上短縮することは困難で
あり、上述したジッターを小さくすることは困難であっ
た。

【００３１】

【発明が解決しようとする課題】本発明は、このような
従来の技術の課題を解決するために創作されたものであ
り、その目的は、ジッターを少なくすることができるＳ
ＭＤを提供することにある。

【００３２】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の位相調整回路は、入力信号を反転し
た第１の遅延信号を生成する第１の遅延手段と上記第１
の遅延信号を反転した第２の遅延信号を生成する第２の
遅延手段とを含む前方遅延ユニットと、入力信号を反転
した第３の遅延信号を生成する第３の遅延手段と上記第
３の遅延信号を反転した第４の遅延信号を生成する第４
の遅延手段とを含む後方遅延ユニットと、クロック信号
と上記第２の遅延信号との位相を比較して第１の位相一
致信号を生成して上記第３の遅延手段に供給する第１の
位相比較手段と上記クロック信号と位相が１８０゜ずれ
ている反転クロック信号と上記第１の遅延信号との位相
を比較して第２の位相一致信号を生成して上記第４の遅
延手段に供給する第２の位相比較手段とを含む位相検出
ユニットと、を有する同期ミラー遅延ユニットがＮ個直
列に接続されており、ｎ番目の同期ミラー遅延ユニット
の上記前方遅延ユニットは上記第２の遅延信号をｎ＋１
番目の同期ミラー遅延ユニットの上記前方遅延ユニット
に上記入力信号として供給し、ｎ番目の同期ミラー遅延
ユニットの上記後方遅延ユニットは上記第４の遅延信号
をｎ−１番目の同期ミラー遅延ユニットの上記後方遅延
ユニットに上記入力信号として供給し、上記後方遅延ユ
ニットは上記第１の位相一致信号又は第２の位相一致信
号により活性化されて信号を出力するように構成されて
いる。

【００３３】また、請求項２記載の位相調整回路は、１
番目の同期ミラー遅延ユニットの上記前方遅延ユニット
に上記クロック信号に所定の遅延を与えた遅延クロック
信号を上記入力信号として供給する遅延モデル回路を有
し、上記所定の遅延は１番目の同期ミラー遅延ユニット
の上記後方遅延ユニットから出力される上記第４の遅延
信号が供給される回路における遅延時間に応じて設定さ
れるように構成されている。

【００３４】さらに、請求項３記載の位相調整回路は、
ｎ番目の同期ミラー遅延ユニットにおける上記第１の位
相一致信号によりｎ＋２番目の同期ミラー遅延ユニット
の上記前方遅延ユニットが非活性化され、ｎ番目の同期
ミラー遅延ユニットにおける上記第２の位相一致信号に
よりｎ＋１番目の同期ミラー遅延ユニットの上記前方遅
延ユニットが非活性化されるように構成されている。

【００３５】本発明の位相調整回路では、入力信号（ク
ロック信号）を伝達させて遅延させる際に、クロック信
号を２回反転させることで前方遅延ユニットが付加でき
る遅れ時間は、前方遅延ユニット１段あたりの遅れ時
間、すなわちクロック信号を２回反転させる際の遅れ時
間が最小単位となる。このため、ある段の位相検出ユニ
ットが動作すべきか、次段の位相検出ユニットが動作す
べきかが微妙なタイミングであった場合には、動作する
位相検出ユニットの段が１段変動すると、１段分だけ遅
れ時間が異なり、この１段分の遅れ時間の差がジッター
になっていた従来の位相調整回路と異なり、前方遅延ユ
ニットが付加できる遅れ時間を、１段の半分あたりの遅
れ時間、すなわちクロック信号を１回反転させる際の遅
れ時間とすることができる。

【００３６】従って、ある段の位相検出ユニットが動作
すべきか、次段の位相検出ユニットが動作すべきかが微
妙なタイミングであった場合、位相検出ユニットの段が
１段変動しても、１段の半分あたりの遅れ時間だけ遅れ
時間が異なるようにすることができ、従来の半分にジッ
ターを小さくすることができる。

【００３７】また、請求項２に記載するように、１番目
の前方遅延ユニットの入力には、所定の遅延時間でクロ
ック信号を遅延する遅延モデル回路が設けられているよ
うに構成してもよい。

【００３８】このように構成すると、位相調整回路の出
力に、配線を介して何らかの回路を接続したとき、配線
の引き回しなどによって遅延が生じる場合において、こ
の配線の引き回しなどによる遅延と同じ遅延時間と、遅
延モデル回路の遅延時間とを同じにすることにより、位
相調整回路に入力された後に外部回路へと出力されるク
ロック信号の位相を、元のクロック信号の位相と一致さ
せることができる。

【００３９】さらに、請求項３に記載するように、元の
クロック信号と遅延されたクロック信号の位相が一致し
た前方遅延ユニットより後段の、動作に必要ない前方遅
延ユニットを、不活性にすることで、省電力化を図るこ
とができる。

【００４０】

【発明の実施の形態】図１を参照し、符号６は、シンク
ロナスＤＲＡＭ内部の配線であり、この配線６内では、
信号がτだけ遅れて伝達されるものとする。

【００４１】また、符号７１は、シンクロナスＤＲＡＭ
内部の回路の入力端子であり、該入力端子７１には、Ｄ
ＲＡＭ外部から供給される基準クロックが波形整形され
たクロック信号が入力されるものとする。

【００４２】符号１は、本発明の一例の位相調整回路で
あり、入力端子７１に接続されたドライバ７の出力端子
と、遅延時間τを持った配線６の間に接続されている。
ここで、ドライバ７はインバータ５と同じ遅延をクロッ
ク信号に与えるが、クロック信号の論理は変化しない。

【００４３】この位相調整回路１は、上記従来技術の位
相調整回路と同様に、遅延モデル回路４と、ＳＭＤ２と
を有しており、該遅延モデル回路４は、配線６の遅れ時
間τと同じ遅れ時間τだけ信号を遅延させるように構成
されている。

【００４４】そして、入力端子７１から入力される整形
後のクロック信号は、従来技術と同様に、位相調整回路
１と配線６とを通過する間に、その周期の２倍だけ遅延
された後、元のクロック信号と位相遅れがない状態で、
配線６に接続されたシンクロナスメモリ回路に供給され
るように構成されている。

【００４５】以下、本発明の位相調整回路１の構造と動
作を説明する。ＳＭＤ２は、ｍ個のＳＭＤユニット３を
有し、その各々がＦＤＡ(Forward delay array)ユニッ
ト１０と、ＢＤＡ(Backward delay array)ユニット２０
と、ＭＣＣ(Mirror controlcircuit)ユニット３０と
を、それぞれ１つずつ有している。

【００４６】ＦＤＡユニット１０は、遅延モデル回路４
に接続されたＦＤＡユニット１０₁を最前段としてｍ個
が直列接続されており、最前段のＦＤＡユニット１０₁
から数えてｍ番目のＦＤＡユニット１０_mを最後段とす
るものとする。なお、本実施形態では、ｍを１２８と
し、１２８個のＳＭＤユニット３が設けられているもの
とする。

【００４７】また、ＢＤＡユニット２０は、遅延モデル
回路４に接続されたＢＤＡユニット２０₁を最後段とし
てｍ個が直列接続されており、最後段のＢＤＡユニット
２０₁から数えてｍ個目のＢＤＡユニット２０_mを最前段
とするものとする。

【００４８】このようなＳＭＤユニット３において、図
２に示すようにＦＤＡユニット１０、ＢＤＡユニット２
０は、ＮＡＮＤ回路１１、２１とＮＯＲ回路１２、２２
とがそれぞれ直列接続されることで構成されている。

【００４９】ＭＣＣユニット３０は、ＮＯＲ回路３１
と、ＮＡＮＤ回路３２とを有している。ＮＯＲ回路３１
には、インバータ５で反転されたクロック信号が、ＮＡ
ＮＤ回路３２には、ドライバ７から出力されたクロック
信号が、それぞれ入力されている。

【００５０】そして、ＮＯＲ回路３１は、反転されたク
ロック信号と、各ＦＤＡユニット１０のＮＡＮＤ回路１
１の出力とのＮＯＲをとって、ＢＤＡユニット２０のＮ
ＯＲ回路２２の一方の入力に出力できるように構成され
ている。さらに、ＮＡＮＤ回路３２は、ドライバ７から
出力されたクロック信号と、各ＦＤＡユニット１０のＮ
ＯＲ回路１２の出力とのＮＡＮＤをとって、ＢＤＡユニ
ット２０のＮＡＮＤ回路２１の一方の入力に出力できる
ように構成されている。

【００５１】ＦＤＡユニット１０のうち、１番目のＦＤ
Ａユニット１０₁のＮＡＮＤ回路１１₁の一方の入力、Ｎ
ＯＲ回路１２₁の一方の入力、２番目のＦＤＡユニット
１０ ₂のＮＡＮＤ回路１１₂の一方の入力、最前段のＢＤ
Ａユニット２０_mのＮＡＮＤ回路２１の一方の入力は、
一定電圧で固定されている。また、最後段のＦＤＡユニ
ット１０_mの出力には、ＮＡＮＤ回路７３が接続されて
おり、後述の初期状態を規定している。上述したような
構成を有する位相調整回路１では、初期状態では、クロ
ック信号が入力されていない。

【００５２】このとき、最前段のＳＭＤユニット３₁に
ついては、クロック信号の電位は”Ｌ”で、反転クロッ
ク信号の電位は”Ｈ”であって、ＮＡＮＤ回路１１の入
力電位は一定電圧の”Ｈ”に固定されており、ＮＯＲ回
路１２の入力電位は一定電圧の”Ｌ”に固定されてい
る。さらに、他のＳＭＤユニット３には、”Ｌ”のクロ
ック信号、”Ｈ”の反転クロック信号以外の信号が全く
入力されていないので、各ＳＭＤユニット３の接続中点
５１〜６２の電位状態は、下記の表２の「初期状態」に
示すような状態であるものとする。

【００５３】

【表２】

【００５４】なお、上記表２で、各欄の５１〜６２は図
２の接続中点５１〜６２に対応しており、以下の内容を
示すものとする。

【００５５】５１…前々段のＮＡＮＤ回路３２の出力電位５２…前段のＮＯＲ回路１２の出力電位５３…ドライバ７から出力されたクロック信号５４…前段のＮＯＲ回路３１の出力電位５５…ＮＡＮＤ回路１１の出力電位５６…ＮＯＲ回路３１の出力電位５７…ＮＯＲ回路１２の出力電位５８…ＮＡＮＤ回路３２の出力電位５９…前段のＢＤＡユニットのＮＯＲ回路２２の出力電
位６０…ＮＡＮＤ回路２１の出力電位６１…ＮＯＲ回路２２の出力電位６２…反転されたクロック信号次いで、シンクロナスＤＲＡＭの外部から入力端子７１
にクロック信号が入力されると、ドライバ７から出力さ
れるクロック信号が遅延モデル回路４で遅延された後
に、最前段のＳＭＤユニット３₁内のＦＤＡユニット１
０₁に入力される。このＦＤＡユニット１０₁では、遅延
されたクロック信号が２回反転されながら一定時間さら
に遅延された後に、次段のＳＭＤユニット３₂内のＦＤ
Ａユニット１０₂に出力されるとともに、ＭＣＣユニッ
ト３０₁へと入力される。

【００５６】最前段のＳＭＤユニット３₁のＭＣＣユニ
ット３０₁には、ドライバ７から出力されるクロック信
号（以下、単にクロック信号と称する）がそのまま入力
されるとともに、インバータ５で反転された、クロック
信号(以下で反転クロック信号と称する)が入力される。
ここで、クロック信号と反転クロック信号とは、互いに
位相が１８０゜ずれている。

【００５７】そして、ＭＣＣユニット３０₁では、クロ
ック信号と、ＦＤＡユニット１０₁で２回反転され、遅
延されたクロック信号（以下で第１の遅延クロックと称
する）との位相が検出され、それらの位相が一致したか
否かが判定される。

【００５８】このとき、最前段のＳＭＤユニット３₁で
は、第１の遅延クロックが最前段のＦＤＡユニット１０
₁で一定時間遅延された後に次段のＦＤＡユニット１０₂
へと出力される。そして、第１の遅延クロックは、クロ
ック信号と位相が一致しないときには、順次後段のＦＤ
Ａユニット１０へと、遅延されながら伝達される。

【００５９】このときには、初期状態と異なり、”Ｈ”
の第１の遅延クロックがＮＡＮＤ回路１１へと入力さ
れ、ＮＡＮＤ回路１１で１回反転され、ＮＡＮＤ回路１
１の出力電位(接続点５５の電位)は”Ｌ”となる。この
とき、反転クロック信号が”Ｌ”になり、このＮＡＮＤ
回路１１の出力”Ｈ”と、反転クロック信号”Ｌ”の位
相が一致していないときには、これらの”Ｈ”と”Ｌ”
のＮＯＲがＮＯＲ回路３２でとられ、”Ｌ”がＮＯＲ回
路２２の入力へと出力される。このときにはＢＤＡユニ
ット２０の入出力にある接続中点５８、５９、６１の状
態は初期状態と同じで、接続中点５１〜６２の状態は、
表２の「状態Ａ」に示すような状態になる。

【００６０】その後、ＮＡＮＤ回路１１の出力電位(接
続点５５の電位)の”Ｌ”が、ＮＯＲ回路１２で反転さ
れることにより、ＮＯＲ回路１２の出力電位(接続中点
５７の電位)が”Ｈ”に切り替わって次段のＦＤＡユニ
ット１０のＮＡＮＤ回路１１に伝達される。

【００６１】このとき、前段のＦＤＡユニット１０のＮ
ＯＲ回路１２から”Ｈ”が、ＮＡＮＤ回路１１へと入力
され、ＮＡＮＤ回路１１とＮＯＲ回路１２とで反転され
ることにより、ＮＯＲ回路１２の出力電位(接続中点５
７の電位)が”Ｈ”に切り替わって次段のＦＤＡユニッ
ト１０のＮＡＮＤ回路１１に伝達される。

【００６２】そして、クロック信号の入力側にある接続
中点５３の状態は”Ｌ”になり、ＮＡＮＤ回路３２でＮ
ＯＲ回路１２の出力”Ｈ”と接続中点５３の状態”Ｌ”
とのＮＡＮＤがとられて、ＮＡＮＤ回路２１の一方の入
力に出力されるので、接続中点５８の状態は初期状態と
同じく”Ｈ”である。

【００６３】そして、ＢＤＡユニット２０の入出力にあ
る接続中点５８、５９、６１の状態は表２の「状態Ｂ」
に示すように、初期状態と変わりない。このためＢＤＡ
ユニット２０は信号を伝達しない状態(以下で不活性状
態と称する)になり、ＦＤＡユニット１０で遅延された
クロック信号はＢＤＡユニット２０へは伝達されない。

【００６４】このようにして、第１の遅延クロックは、
クロック信号と位相が一致するまでは順次ＦＤＡユニッ
ト１０を伝達される。こうして、ｎ(ｎはｍ以下の自然
数)番目のＦＤＡユニット１０_nで、第１の遅延クロック
の位相が、クロック信号の位相と一致したものとする。

【００６５】すると、ＭＣＣユニット３０_nが動作し
て、後述の一致検出信号が生成されて、ＢＤＡユニット
２０_nへと出力される。

【００６６】このときには、前段のＦＤＡユニット１０
_n-1で遅延されたクロック信号(接続中点５７の電位)と
クロック信号(接続中点５３の電位)がともに”Ｈ”で一
致し、ＮＡＮＤ回路３２_nに入力され、”Ｈ”と”Ｈ”
とのＮＡＮＤがとられてＮＡＮＤ回路２１の一方の入力
へと出力され、ＮＡＮＤ回路３２_nの出力電位(接続中点
５８の電位)が”Ｈ”から”Ｌ”へと切り替わる。この
とき出力される”Ｌ”が、位相が一致したことを示す一
致検出信号である。この”Ｌ”なる一致検出信号は、Ｎ
ＡＮＤ回路２１_nへと出力される。

【００６７】こうして、”Ｌ”なる一致検出信号が出力
されると、ＢＤＡユニット２０_nは一致検出信号を２回
反転させて、第２の遅延クロックを生成する。このとき
には、ＮＡＮＤ回路３２_nの出力電位(接続中点５８の電
位)は”Ｌ”なので、これがＮＡＮＤ回路２１_n及びＮＯ
Ｒ回路２２_nで合計２回反転され、”Ｌ”なる第２の遅
延クロックが生成される。

【００６８】さらに、次々段以降のＳＭＤユニット３は
不活性状態になり、それ以降後段には第１の遅延クロッ
クを伝達しなくなる。このとき、ＮＡＮＤ回路２１_nと
ＮＯＲ回路２２_nを経てこの”Ｌ”なる一致検出信号が
２回反転され、ＮＯＲ回路２２_nの出力電位(接続中点６
１)が”Ｌ”に切り替わる。その結果、各接続中点５１
〜６２の状態は、それぞれ表１の「状態Ｄ」に示すよう
な状態になる。

【００６９】このときには、次段のＦＤＡユニット１０
_n+1には”Ｈ”が出力され、第１の遅延クロックが伝達
されるが、ＮＡＮＤ回路３２_nの出力電位(接続中点５６
の電位)は”Ｌ”なので、これに接続された次々段のＦ
ＤＡユニット１０_n+1のＮＡＮＤ回路１１_n+1の一方の入
力には”Ｌ”が入力される。従って、それ以降後段のＦ
ＤＡユニットには”Ｌ”が入力されるので初期状態と同
じ状態になり、第１の基準クロックはそれ以降後段へは
伝達されなくなる。

【００７０】以上までは、各ＦＤＡユニット１０ごとに
２回反転させながら遅延させた第１の遅延クロックと、
クロック信号との位相が一致したものとしたが、遅延モ
デル回路４の遅延時間τの設定いかんによっては、第１
の遅延クロックがＮＡＮＤ回路１１とＮＯＲ回路１２を
経て２回反転されたときに、第１の遅延クロックと、ク
ロック信号との位相が一致しないで、ＦＤＡユニット１
０のＮＡＮＤ回路１１で１回反転された時点で位相が一
致するような場合がありうる。

【００７１】本実施形態の位相調整回路１では、このよ
うな場合でも、ＮＡＮＤ回路１１の出力と、反転クロッ
ク信号とを、ＭＣＣユニット３０で検出し、位相検出信
号を出力して、位相が一致したことを判定することがで
きる。ここでは、第１の遅延クロックｎ番目のＦＤＡユ
ニット１０_nで１回反転された後に、反転クロック信号
と位相が一致するものとする。

【００７２】このように、各ＦＤＡユニット１０_nのＮ
ＡＮＤ回路１１_nに、”Ｈ”の第１の遅延クロックが入
力され、遅延されて出力されると、ＮＡＮＤ回路１１_n
の出力電位(接続中点５５の電位)が”Ｌ”になる。この
とき、反転クロック信号(接続中点６２の電位)も”Ｌ”
となる。

【００７３】するとＮＯＲ回路３１_nで”Ｌ”と”Ｌ”
とのＮＯＲがとられるので、ＮＯＲ回路３１_nの出力電
位(接続中点５６の電位)が”Ｌ”から”Ｈ”へと切り替
わる。この”Ｈ”は一致検出信号である。

【００７４】この”Ｈ”がＮＯＲ回路２２_nで１回反転
され、ＮＯＲ回路２２_nの出力電位(接続中点６１の電
位)が”Ｌ”に切り替わり、各接続中点５１〜６２の電
位は、それぞれ表２の「状態Ｃ」に示すようになる。

【００７５】このとき、次段のＦＤＡユニット１０_n+1
には”Ｈ”が出力され、第１の遅延クロックが伝達され
るが、ＮＯＲ回路３１_nの出力電位(接続中点５６の電
位)は”Ｌ”なので、これに接続された次々段のＦＤＡ
ユニット１０_n+2のＮＡＮＤ回路１１_n+2の一方の入力に
は”Ｌ”が入力される。従って、それ以降後段のＦＤＡ
ユニットには”Ｌ”が入力されるので初期状態と同じ状
態になり、第１の遅延クロックは伝達されなくなる。

【００７６】こうして、一致検出信号が出力されると、
ＢＤＡユニット２０_nは一致検出信号を１回反転させ
て、第２の遅延クロックを生成する。このときには、表
２の状態Ｃに示すようにＮＯＲ回路３１_nの出力電位(接
続中点５６の電位)は”Ｈ”なので、これがＮＯＲ回路
２２_nで１回反転され、”Ｌ”なる第２の遅延クロック
が生成される。

【００７７】そして、この動作の際に、次々段以降のＳ
ＭＤユニット３は不活性状態になり、それ以降後段へと
クロックを伝達しなくなる。このときＮＯＲ回路１２の
出力電位（接続中点５７の電位)は”Ｈ”なので、次段
のＦＤＡユニット１０には遅延されたクロック信号が伝
達されるが、ＮＡＮＤ回路３２の出力電位(接続中点５
８の電位)は”Ｌ”なので、これに接続された次々段の
ＦＤＡユニット１０のＮＡＮＤ回路１１の一方の入力に
は”Ｌ”が入力されるので、それ以降後段のＦＤＡユニ
ット１０には全て”Ｌ”が入力されて初期状態と同じ不
活性状態になり、それ以降後段には”Ｈ”の第１の遅延
クロックが伝達されなくなる。

【００７８】なお、上述したようにクロック信号はパル
ス状に整形された信号で、”Ｈ”が出力された直後に
は”Ｌ”が出力されるため、次段のＦＤＡユニット１０
へ第１の遅延クロックが出力された後、第１の遅延クロ
ックを出力した側のＦＤＡユニット１０の各接続中点５
１〜６２の状態は、表２の「初期状態」に復帰する。

【００７９】以上説明したように、１回反転された第１
の遅延クロックと、反転クロック信号との位相が検出さ
れ、位相が一致しなかったときにはさらにもう１回第１
の遅延クロックが反転されて、クロック信号と比較さ
れ、位相が検出される。そして、位相が一致したときに
は一致検出信号がＢＤＡユニット２０に出力される。

【００８０】このとき、位相が一致しているため、第１
の遅延クロックはクロック信号より一周期Ｔだけ遅れて
いる。

【００８１】その後、位相が一致した段よりも前段のＳ
ＭＤユニット３にあるＢＤＡユニット２０へと、順次第
２の遅延クロックが遅延されながら伝達され、最前段の
ＳＭＤユニット３₁のＢＤＡユニット２０₁から出力され
る。

【００８２】この間、第２の遅延クロックを伝達させる
ＦＤＡユニット１０の数とＢＤＡユニット２０の数とは
同じで、遅延時間も同じなので、複数のＦＤＡユニット
１０による第１の遅延クロックの遅延時間の総計をｄと
したとき、複数のＢＤＡユニット２０による第２の遅延
クロックの遅延時間の総計は、このｄと一致する。

【００８３】こうして、シンクロナスＤＲＡＭの入力端
子７１から入力されたクロック信号は、遅延モデル回路
４及びＦＤＡユニット１０で１周期Ｔ(＝τ＋ｄ)だけ遅
延された後に、さらにＢＤＡユニット２０及び実配線６
でτ＋ｄ(＝Ｔ)だけ遅延されるので、クロック信号は合
計２Ｔだけ遅延され、不図示の波形整形回路で元の基準
クロックと同じ波形に整形されてシンクロナスメモリ回
路の入力端子７２へと入力される。従って、シンクロナ
スメモリ回路に入力される遅延されたクロック信号は、
クロック信号と位相が一致している。尚、上記計算式で
は、インバータ５及びドライバ７の遅延は無視してい
る。

【００８４】本実施形態の位相調整回路１では、クロッ
ク信号を伝達させて遅延させる際に、ＦＤＡユニット１
０が付加できる遅れ時間を、各ＦＤＡユニット１０の１
段の半分あたりの遅れ時間、すなわち各ＮＡＮＤ回路１
１、ＮＯＲ回路１２でそれぞれクロック信号を１回反転
させる際の遅れ時間とすることができる。

【００８５】このため、本発明ではある段のＭＣＣユニ
ット３０が動作すべきか、次段のＭＣＣユニット１３０
が動作すべきかが微妙なタイミングであった場合に、動
作するＭＣＣユニット３０の段が１段変動しても、１回
反転させる際の遅れ時間のずれがジッターとなるので、
２回反転させる分の遅れ時間のずれがジッターとなって
いた従来の半分に、ジッターを小さくすることができ
る。

【００８６】図３(ａ)、(ｂ)を参照して本発明でジッタ
ーがどの程度低減されたかを説明する。図３(ａ)、(ｂ)
では、ともに横軸は時間であって、縦軸は位相を示して
いる。また、出力位相とは、出力端子３０１、７２から
それぞれ不図示のシンクロナスＤＲＡＭのシンクロナス
メモリ回路に出力されるクロックの位相を示しており、
目標位相とは、出力位相を一致させる目標となるクロッ
ク信号の位相を示している。

【００８７】また、従来回路では、各ＦＤＡユニット１
１０を構成するＮＡＮＤ回路２０１とインバータ２０２
との遅延時間をそれぞれ１００psecとするものとし、本
実施形態では各ＦＤＡユニット１０を構成するＮＡＮＤ
回路１１、ＮＯＲ回路１２の遅延時間をそれぞれ１００
psecとするものとし、ＦＤＡユニット１１０と、ＦＤＡ
ユニット１０ごとの遅延時間はともに２００psecである
ものとする。

【００８８】従来回路では、各ＦＤＡユニット１１０を
構成するＮＡＮＤ回路２０１とインバータ２０２とでそ
れぞれ１００psecずつ遅延され、合計２００psecだけ遅
延された後でなければ位相を検出することができなかっ
たため、図３(ａ)に示す目標位相と出力位相とのずれで
あるジッターは２００psecとなっていた。

【００８９】これに対し、本実施形態では、各ＦＤＡユ
ニット１０を構成するＮＡＮＤ回路１１や、ＮＯＲ回路
１２ごとに１００psecずつ遅延された時点で、遅延され
たクロック信号の位相を検出することができるので、位
相を検出する際の遅延時間の最小単位が従来の半分の１
００psecとなる。従って従来の２００psecの半分の１０
０psecまでジッターを低減することができる。図３(ｂ)
には、図３(ａ)に示す従来の半分にジッターが低減され
ていることが示されている。

【００９０】なお、本実施形態では、クロック信号を反
転するのにインバータ５を用いているが、本発明はこれ
に限らない。また、本実施形態では１２８個のＳＭＤユ
ニット３を設けているが、本発明はこれに限らず、例え
ば２５６個のＳＭＤユニット３を設けてもよい。

【００９１】

【発明の効果】本発明の位相調整回路では、各前方遅延
ユニットで１回反転されて遅延されたクロック信号の位
相を検出し、かつ反転されたクロック信号の位相を検出
することができるので、ジッターを少なくすることがで
きる。

【図面の簡単な説明】

【図１】本発明の実施形態の位相調整回路の構成図

【図２】本実施形態の各ＳＭＤユニットの構成を示す図

【図３】(ａ)：従来発生していたジッターについて説明
する図 (ｂ)：本発明で発生するジッターについて説明する図

【図４】従来の位相調整回路の構成図

【図５】従来のＳＭＤユニットの構成を示す図

【図６】(ａ)：一般的なＮＡＮＤ回路の構成を示す図 (ｂ)：一般的なインバータの構成を示す図

【符号の説明】

１…位相調整回路２…ＳＭＤ３、３₁〜３_m…Ｓ
ＭＤユニット４…遅延モデル回路５…インバー
タ６…実配線７…ドライバ１０、１０₁〜
１０_m…ＦＤＡユニット(前方遅延ユニット) １１、１
１₁〜１１_m…ＮＡＮＤ回路１２、１２₁〜１２_m…ＮＯ
Ｒ回路２０、２０₁〜２０_m…ＢＤＡユニット(後方遅
延ユニット) ３０、３０₁〜３０_m…ＭＣＣユニット(位
相検出ユニット) ３１、３１₁〜３１_m…ＮＯＲ回路(第
２の比較判定手段) ３２、３２₁〜３２_m…ＮＡＮＤ回
路(第１の比較判定手段)

───────────────────────────────────────────────────── フロントページの続き (72)発明者中村浩也茨城県稲敷郡美浦村木原2350番地日本テキサス・インスツルメンツ株式会社内Ｆターム(参考） 5J001 BB00 BB10 BB11 BB12 BB14

Claims

【特許請求の範囲】

【請求項１】入力信号を反転した第１の遅延信号を生成
する第１の遅延手段と上記第１の遅延信号を反転した第
２の遅延信号を生成する第２の遅延手段とを含む前方遅
延ユニットと、入力信号を反転した第３の遅延信号を生成する第３の遅
延手段と上記第３の遅延信号を反転した第４の遅延信号
を生成する第４の遅延手段とを含む後方遅延ユニット
と、クロック信号と上記第２の遅延信号との位相を比較して
第１の位相一致信号を生成して上記第３の遅延手段に供
給する第１の位相比較手段と上記クロック信号と位相が
１８０゜ずれている反転クロック信号と上記第１の遅延
信号との位相を比較して第２の位相一致信号を生成して
上記第４の遅延手段に供給する第２の位相比較手段とを
含む位相検出ユニットと、を有する同期ミラー遅延ユニットがＮ個直列に接続され
ており、ｎ番目の同期ミラー遅延ユニットの上記前方遅延ユニッ
トは上記第２の遅延信号をｎ＋１番目の同期ミラー遅延
ユニットの上記前方遅延ユニットに上記入力信号として
供給し、ｎ番目の同期ミラー遅延ユニットの上記後方遅延ユニッ
トは上記第４の遅延信号をｎ−１番目の同期ミラー遅延
ユニットの上記後方遅延ユニットに上記入力信号として
供給し、上記後方遅延ユニットは上記第１の位相一致信号又は第
２の位相一致信号により活性化されて信号を出力するよ
うに構成されている位相調整回路。
【請求項２】１番目の同期ミラー遅延ユニットの上記前
方遅延ユニットに上記クロック信号に所定の遅延を与え
た遅延クロック信号を上記入力信号として供給する遅延
モデル回路を有し、上記所定の遅延は１番目の同期ミラ
ー遅延ユニットの上記後方遅延ユニットから出力される
上記第４の遅延信号が供給される回路における遅延時間
に応じて設定されるように構成されている請求項１に記
載の位相調整回路。
【請求項３】ｎ番目の同期ミラー遅延ユニットにおける
上記第１の位相一致信号によりｎ＋２番目の同期ミラー
遅延ユニットの上記前方遅延ユニットが非活性化され、
ｎ番目の同期ミラー遅延ユニットにおける上記第２の位
相一致信号によりｎ＋１番目の同期ミラー遅延ユニット
の上記前方遅延ユニットが非活性化されるように構成さ
れている請求項１又は２に記載の位相調整回路。