JP2005318630A - ディジタル信号パターンにおけるビット移相方法 - Google Patents

Abstract

【課題】ディジタル信号パターンにおけるビット毎移相方法および装置を提供する。
【解決手段】ディジタル信号パターンにおけるビット移相方法は、ビット毎移相信号を外部クロック信号と結合して、摂動クロック信号を生成する（４０２）。この摂動クロック信号は、ディジタルパターン信号源へ供給されて（４０４）、シフトされたディジタル信号パターンが発生される。ここでは、少なくとも１つのビットは、ビット毎移相信号に従って選択的に移相される（４０６）。
【選択図】図４Ａ

Description

本発明は、一般に、ディジタル信号パターンに関し、特に、ディジタル信号パターンにおけるビット毎移相に関する。

ジッタは、高周波で発生する一連のデータビットにおける理想的なタイミングエッジからの実際のタイミングエッジの偏差である（通常は、ビットレートを２，５００で割ったものより大きな周波数においてであるが、他のジッタの定義は１０ＭＨｚ超で生ずるタイミングエラー、またはクロック再生によって追跡されないタイミングエラー等である）。ディジタルシステムにおけるジッタは、本質的には、ビットセル内のタイミング割り当てに影響を及ぼすことのあるタイミングエラーである。ジッタは通常、平衡電気信号に対しては差動ゼロ交差において、不平衡信号に対しては平均電圧レベルにおいて、および、光信号に対しては平均光パワーレベルにおいて測定される。ジッタはしばしば性能指数として用いられ、ある期間にわたるジッタ誘導エラーの追跡が、システムの安定性の指示をもたらすことができる。
不規則ジッタ、周期的ジッタ、およびデータ依存ジッタ（ＤＤＪ：data-dependent jitter）等の、様々なタイプのジッタが存在する。ＤＤＪは、異なるディジタル出力について異なる量のジッタを生ずる。例えば、「０００１０００１」なるディジタル出力は、同一のディジタル信号源からの「１１００１１００」なるディジタル出力とは異なる量のＤＤＪを有することになる。何故なら、後者のディジタル信号はより多くの遷移を有しており、それ故に、そのスペクトル内により多くの高周波成分が含まれるからである。より高い周波数成分を有するディジタルパターンは減衰し、より低い周波数パターンに対して移相される。ジッタのレベルとタイプの割り出しは、ディジタルシステム内で用いる部品の特性解明にとって重要である。一般に、より高い転送レート（通常はＭｂ／ｓ又はＧｂ／ｓで表わされる）を有するディジタルシステムは、ジッタに対する耐性のより乏しいタイミング余裕を有する。

リアルタイム高速オシロスコープ、時間サンプリングオシロスコープ、タイムインターバルアナライザ、ビットエラーレートテスタ（ＢＥＲＴ）、およびディジタルコミュニケーションアナライザ（ＤＣＡ）等のジッタ測定に用いる様々な技術や機器が存在する。しかしながら、異なる技術はしばしば良好な一致を示さない。換言すれば、１つの技術を用いて測定されたジッタは、別の技術を使用して測定されたジッタに等しくはない。

テストシステムの周波数応答における変動が、測定されるジッタに影響を及ぼすことがある。例えば、テストパターン信号源はジッタの高周波成分を制限する帯域を有する出力増幅器を有することもあり、またテストパターン信号源が相当な非定量化ジッタを有することもある。同様に、テスタの受信器が、ジッタ測定値を支配する未較正ジッタに寄与することもある。

遠隔通信（例えば、ＳＯＮＥＴ／ＳＤＨ／ＯＴＮ）と事業（例えば、イーサネット（登録商標））応用分野では、ジッタの仕様と測定は規格本文を通じて文書化されている。高速Ｉ／Ｏ領域では、多くの新しいバス規格がジッタの仕様及び測定に殆ど共通性を持つことなく導入されている。同様に、高速シリアル電気バックプレーンの特性化は広帯域の相互接続向けにそれらの用途が増えるにつれ益々注目を集めている。ジッタは、しばしば１〜１０Ｇｂ／ｓの範囲で動作する電気バックプレーンに対する制約因子となる。

ディジタル信号パターンにおけるビット移相方法は、ビット毎移相信号を外部クロック信号と結合（合成）して、摂動（perturbed）クロック信号を生成する。この摂動クロック信号はディジタルパターン信号源へ供給されて、シフトされたディジタル信号パターンが発生される。ここでは、少なくとも１つのビットは、ビット毎移相信号に従って選択的に移相される。

Ｉ．例示ジッタ基準信号源
図１Ａは、ジッタ基準信号源１０である。ジッタ基準信号源は、並列ＢＥＲＴ（ＰａｒＢＥＲＴ）等の多チャンネルディジタルパターン発生器１２を含む。適当なＰａｒＢＥＲＴの一例が、カリフォルニア州パロアルト市のアジレント・テクノロジーズ社（ＡＧＩＬＥＮＴ ＴＥＣＨＮＯＬＯＧＩＥＳ， ＩＮＣ．）から入手可能なモデル８１２５０である。多チャンネルディジタルパターン発生器は、特定用途向け集積回路（ＡＳＩＣ）或いはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）等のプログラム可能論理デバイスである。

多チャンネルディジタルパターン発生器１２は５つのＰａｒＢＥＲＴモジュール（「チャンネル」としても知られるＢ₀，Ｂ₁，Ｂ₂，Ｂ₃，Ｂ₄）１４，１６，１８，２０，２２とクロックモジュール２４を含む。ＰａｒＢＥＲＴモジュールＢ₀１４はディジタルパターン信号源であり、クロックモジュール２４によりクロック（刻時）される。他のＰａｒＢＥＲＴモジュールＢ₁，Ｂ₂，Ｂ₃，Ｂ₄は、パワーコンバイナ２６，２８，３０において結合される異なる電力レベルの同期ディジタル信号パターンを生成する。補正チャンネルは、互いに同期され、かつディジタルパターン信号源モジュールＢ₀１４に同期される。パワーコンバイナはまた、２抵抗式および３抵抗式パワースプリッタ／コンバイナ等の「パワースプリッタ」としても知られている。４つの補正ＰａｒＢＥＲＴチャンネルは、ビット単位ベースで変更できる可変補償電圧を与えるべく、パワーコンバイナの２進ラダー構成において総和される。これらのＰａｒＢＥＲＴモジュールは、「補正チャンネル」と呼ぶが、それは、それらの出力が、テストシステム内のディジタルパターン信号源モジュール１４及び／又はＤＵＴ（被試験デバイス）におけるＤＤＪを補正するのに用いられるからである。代替として、補正チャンネルの出力は、ディジタルパターン信号源モジュールからのディジタル信号におけるＤＤＪをシミュレートするのに用いられる。

２進ラダーの出力３２は「電力」と呼ぶが、５０Ωシステムインピーダンス等の特性システムインピーダンスを有する高周波システムを用いたときは当分野では一般的であるようにボルト（電圧）で表わされる。例えば、ディジタルパターン出力Ｂ₁が−ＸボルトとＸボルトの間で変化し、ディジタルパターン出力Ｂ₂が−Ｘ／２ボルトとＸ／２ボルトの間で変化し、ディジタルパターン出力Ｂ₃が−Ｘ／４ボルトとＸ／４ボルトの間で変化し、ディジタルパターン出力Ｂ₄が−Ｘ／８ボルトとＸ／８ボルトの間で変化した場合、これら４個のＢＥＲＴチャンネルが１６分の１の分解能（すなわち、２ⁿステップ）をもたらす。チャンネルを増やすことで、より大きな分解能がもたらされよう。

最後のパワーコンバイナ３０の出力３２は、パワーコンバイナ３６を用いて外部クロック信号３４に印加され、摂動クロック信号４０が生成される。外部クロック信号は、シンセサイザ或いは信号発生器等の外部のクロック信号源３８によって発生される正弦波である。摂動クロック信号４０はＰａｒＢＥＲＴのクロックモジュール２４へ供給され、これが摂動クロック信号４０をＰａｒＢＥＲＴモジュール１４，１６，１８，２０，２２へ分配する。ディジタルパターン信号源モジュール１４は、摂動クロック信号４０に起因するタイミング変化を有するディジタル信号パターン４２を発生する。代替実施形態では、ディジタルパターン信号源モジュール１４とクロックモジュール２４とはＰａｒＢＥＲＴの一部ではなく、非摂動（unperturbed）外部クロック信号３４等の異なるクロック信号が他のＰａｒＢＥＲＴモジュール１６，１８，２０，２２へ供給される。しかしながら、信号源出力と補正チャンネルとは通常、共通のタイムベースを共有する。

例えば、非摂動クロック信号は信号源出力モジュールへ供給され、これがＤＵＴ（図示せず）に供給される選択されたディジタル出力パターンを発生する。ＤＵＴからのディジタル出力はＤＣＡ（図示せず）を用いて測定され、最悪の場合のＤＤＪをもつビットパターンが、測定データを評価することによって割り出される。最悪の場合のＤＤＪは、（ＤＣＡがディジタル信号源及び／又はＤＵＴよりもずっと少ないＤＤＪを有すると仮定し）測定データのタイミングが平均タイミングから最も逸脱する箇所で発生すると仮定する。換言すれば、測定データ内のディジタルパルスの平均タイミングが、例えば恐らくはケーブル遅延により、公称クロック信号から０．５ｐｓ遅れていて、特定のデータ系列がパルスエッジ（遷移）において２．５ｐｓの遅延を生成する場合、そのとき、ＤＤＪはほぼ２．０ｐｓとなる。他のデータ系列が２．５ｐｓを超える遅延を生成していない場合、その特定のデータ系列は最悪のケースのＤＤＪを生成する。信号源出力モジュールからのディジタル出力パターンに含まれないデータ系列は、代替状況下で異なる最悪の場合のＤＤＪを生成しよう。

ディジタル出力パターンにおける最悪の場合のデータ系列に関するＤＤＪを補正するのに十分なディジタルレベルが、割り出される。適切なディジタルレベルは、クロックトリガ電圧における、外部クロック信号源３８からの正弦波出力３４の勾配を評価し、平均パルスタイミングのより近くで発生するよう遷移タイミングを移相するために、十分な電圧を正弦波出力と総和することにより、割り出される。図１に示した実施形態では、全ての補正チャンネルが共に駆動されたときの値は２Ｘ未満である。例えば、Ｂ₁出力がＸボルト、Ｂ₂出力がＸ／２ボルト、Ｂ₃出力がＸ／４ボルト、Ｂ₄出力がＸ／８ボルトである場合、２進ラダーの出力３２は１⁷／₈Ｘボルトとなる。各補正チャンネル上の遷移がクロックエッジと整列するように、ＢＥＲＴモジュール１６，１８，２０，２２が同期され、デスキュー（deskew：スキュー除去）される。補正チャンネルパルスが十分に長い場合、そのときは完全なタイミング整列は必要とされない。一般に、クロックトリガ電圧に達成したときに補正チャンネルからの出力の総和が整定（安定）していることが望ましい。

外部クロック信号源３８からの正弦波（外部クロック信号３４）は、かなり緩慢な立ち上がり時間を有する。パワーコンバイナ３６を通じて正のディジタル電圧レベルを総和することにより（図２および図３を参照）、摂動クロック信号４０の全体電圧が持ち上げられ、摂動クロック信号４０のエッジタイミングが変化して、摂動クロック信号がクロックモジュール２４のトリガ電圧に達する時刻が変えられる。クロックエッジタイミングにおけるシフトは、摂動を行う信号の振幅（例えば、出力３２の電圧）とエッジトリガ電圧近傍の正弦波の勾配とに依存する。より急峻な傾斜は、所与のディジタル電圧レベルに対するクロック信号のエッジタイミングに及ぼす影響は小さい。複数のディジタル補正チャンネルを総和し、それをクロック信号に加えることに対する代替は、バラクタ調整式遅延線等の移相器を用いて、クロックモジュール２４からのクロック信号のエッジタイミングをシフト（摂動）することである。移相器は、比較的幅広（例えば、約２ピコ秒（ｐｓ）乃至約２０ｐｓ）のタイミングエッジシフトが所望される場合の固定クロック周波数において、特に望ましい。

別の技術は、直交（quadrature）ハイブリッドカプラを用い、これは、連続波入力（例えば、クロック信号）から正弦波出力と余弦波出力とを生成する。ＰＩＮ減衰器等の高速減衰器を出力の１つに結合して、ビット毎（すなわち、ビット単位）ベースで、一方の出力の振幅を他方の出力の振幅に対して変える。例えば、図１Ａに示したコンバイナ３０の出力３２を、ＰＩＮダイオードをバイアスするために用いる。直交ハイブリッドカプラの出力を合成して、クロック信号の移相（すなわち、摂動）をもたらす。クロックモジュールを駆動する合成電圧を制限するため、出力が合成された後に制限増幅器が随意選択的に加えられる。代替実施形態では、減衰器は直交ハイブリッドカプラの両出力に結合され、ビット毎ベースで差動的にバイアスされて、選択された振幅を有する摂動クロック信号を生成する。

随意選択の任意波形発生器４４が、シンセサイザ３８のＦＭ入力端子４６へ任意波形或いは擬似ランダム波形を供給する。任意波形発生器４４は、ＰａｒＢＥＲＴ１２と同期される。任意波形発生器４４からの信号４８は、周期的ジッタおよびランダムジッタをシミュレートする。周期的ジッタは、いわゆるＭｕｘジッタに起因することがあり、通常は幾つかの少数ビットの周波数（例えば、１６で除したビットレート）であり、ランダムジッタは、通常は、約１０００ビットごとの程度であり、通常は無視可能である。比較対照するに、ＤＤＪは一般に高帯域幅ＢＥＲＴにおける最大ジッタ成分であり、例えば２〜２０ＧＨｚにおいて約１０ｐｓであり得る。

図１Ｂは、ディジタルテストシステム５０内の図１Ａのジッタ基準信号源を示す。ＰａｒＢＥＲＴ１２のＰａｒＢＥＲＴモジュール１４，１６，１８，２０，２２は、クロックモジュール２４から共通クロック信号４０を受信する。補正チャンネル（ＰａｒＢＥＲＴモジュール）１６，１８，２０，２２の出力は、パワーコンバイナ２６，２８，３０を含む２進ラダーにおいて総和される。２進ラダーの出力３２は、外部クロック信号源３８からの正弦波出力３４と合成されて、摂動クロック信号４０が形成される。

摂動クロック信号は、選択された量のジッタをクロック信号４０へ、それ故、ディジタルパターン信号源モジュール１４によって発生されるディジタル信号パターン４２へ導入するのに用いられる。ディジタル信号パターン４２はＤＵＴ５２へ供給され、ＤＵＴ５２の出力５４をＤＣＡ５６が測定する。ジッタ基準信号源を、ディジタルパターン信号源モジュール１４及び／又はＤＵＴ５２から生ずる、ディジタル信号パターン４２におけるジッタを補償するために用いることができ、或いは、選択された量およびタイプのジッタをディジタル信号パターンに導入して、ＤＵＴ５２及び／又はＤＣＡ５６の性能を評価することができる。

図２は、図１Ａに示したＢＥＲＴモジュール１６，１８，２０，２２からの出力と、パワーコンバイナ３０の出力３２とに関する電圧対時間（共に任意の単位）を表わす一連のプロット１００，１０２，１０４，１０６，１０８を示す。ＢＥＲＴモジュールＢ₁は、Ｘボルト１１０または−Ｘボルト１１１のディジタル信号を生成し、ここで、Ｘは任意の値である。正と負の電圧を供給することで、クロックトリガタイミングの進相と遅相の両方が可能である（図３および関連説明を参照）。代替実施形態では、補正チャンネルの出力は全て正の電圧を生成するか、或いは全てが負の電圧を生成する。他の実施態様では、１つ以上の補正チャンネルに対し、パルスは−⁷／₈Ｘボルトから１¹／₈Ｘボルトへの如く、０ボルトに関して非対称である。

いくつかの実施形態では、Ｘは、補正チャンネルからの電圧レベルの総和が、ディジタルパターン信号源から或いはこのディジタルパターン信号源に結合されたＤＵＴからのいずれかからの、ディジタル信号パターンにおける最悪の場合のＤＤＪを補償するのに十分な移相をもたらすように選択される。他の実施形態においては、Ｘは、ディジタル信号パターンにおける既知のＤＤＪ分布（例えば、選択されたタイミングシフトに等しい標準偏差を有するガウス分布）等をもたらすように、既知の量のＤＤＪをシミュレートするように選択される。もう１つの場合、ＰａｒＢＥＲＴモジュールの多用性により、遷移毎（すなわち、ビット毎）ベースでの、選択されたジッタの付加が可能となる。

ビット毎信号は、それが、選択されたディジタルパターンを発生してジッタをシミュレートしようがジッタを補正しようが、説明の便宜上、いずれの場合も「移相信号」と呼ぶ。いくつかの応用例において、ビット毎移相信号は、選択された量の移相をディジタル信号パターンにおける少数ビットのみか或いは１ビットのみに付加する。他の応用例において、ビット移相信号は、選択された量の移相をディジタル信号パターンにおける大半のビット或いは全てのビットへ付加する。いくつかの応用例において、移相信号は、選択された量の移相をディジタル信号パターンにおける多数のビットへ付加して、ＤＤＪをシミュレート或いは補正し、残りの量（例えば、最下位ビット）の移相をディジタル信号パターンにおける残りのビットへ付加する。

補正チャンネルからの信号は、図示と説明の便宜上、理想的なパルスとして表わしてある。ＰａｒＢＥＲＴモジュールＢ₂は、Ｘ／２ボルト１１２か又は−Ｘ／２ボルト１１３のいずれかのディジタル信号を生成する。ＰａｒＢＥＲＴモジュールＢ₃はＸ／４ボルト１１４か又は−Ｘ／４ボルト１１５のディジタル信号を生成し、ＰａｒＢＥＲＴモジュールＢ₄はＸ／８ボルト１１６か又は−Ｘ／８ボルト１１７のディジタル信号を生成する。代替実施形態では、ディジタル出力信号レベルの振幅（電圧）は互いに１／２ⁿ倍とはならない。

パワーコンバイナ３０（図１参照）からの出力３２「Ｂ_SUM」（すなわち、２進ラダーからの出力）が、プロット１０８（「出力プロット」）に示してある。出力プロットの電圧は、ＰａｒＢＥＲＴモジュールＢ₁〜Ｂ₄からの同期出力の総和に従って変化する。合成電圧は、説明目的のため、損失なしで加算されるものとして示される。実際には、或る量の信号損失が２進ラダーで発生する。しかしながら、２進ラダーを介する各信号路に関する損失はほぼ同一である。何故なら、各ディジタル信号は２つのパワーコンバイナを介して伝搬するからである。各ＰａｒＢＥＲＴモジュールの出力レベルは、個別調整可能である。

いくつかのパルスは負であるが、いくつかのパルスは正である。例えば、パルス１８８は１⁷／₈ボルトであり、パルス１２０は−１⁷／₈ボルトである。正と負の両方のパルスを供給することで、いくつかの実施形態におけるタイミングクロック遷移エッジを進相或いは遅相することができる。他の実施態様では、クロックタイミング遷移エッジを進相だけさせるか或いは遅相だけさせるのが望ましかろう。さらに他の実施形態では、最悪の場合のＤＤＪタイミング遅相は最悪の場合のＤＤＪタイミング進相とは異なり、パルス振幅は零ボルトに関して対称ではない。同様に、外部クロック信号源からの正弦波の勾配はクロックトリガ点近傍で変わることがあり、ＢＥＲＴモジュールの振幅を補正して、この変化を補償することができる。他の場合において、ディジタルシステム内のケーブル遅延によって随意選択的に補償される、最下位ビット（例えば、−Ｘ／８ １２２）に等しいオフセット等の公称オフセットを設けることが望ましいことがある。

図２は、多種多様な電圧レベルがＢＥＲＴモジュールからのパルスの様々な組み合わせにより得られることを示す。本例では、８個の正レベル（１⁷／₈，１⁵／₈等）と８個の負レベルが１⁷／₈Ｘと−１⁷／₈Ｘとの間の全１６個のレベルについて可能である。基本的には、４個のＰａｒＢＥＲＴモジュールは、出力モジュールに同期され非常に高周波（例えば、１０ＧＨｚ以上）で動作可能な同期した４ビットディジタル・アナログ変換器として機能する。

さらなる実施形態では、Ｘに関する補正値（すなわち、ディジタル信号パターンにおける最悪の場合のＤＤＪを修正するのに十分な値）を割り出した後、ディジタル信号パターンをビット単位に基づき評価し、在るとすればディジタルパターンにおけるＤＤＪを減らすべく適切な移相を割り出す。この過程は一般に自動化され、補正チャンネルのディジタル出力はコンピュータメモリ内のコンピュータ読み取り可能な命令に従って発生される。コンピュータメモリは、例えば、ＰａｒＢＥＲＴ内へ、或いはＦＰＧＡのＡＳＩＣ内へ組み込むことができる。

換言すれば、図１Ｂを参照するに、信号源又は信号源／ＤＵＴからの未補正ディジタルパターンはＤＣＡを用いて測定される。平均的な遷移エッジを割り出し、最悪の場合のＤＤＪを有するデータ遷移（ビット）を特定する。正弦波外部クロック信号と合成されることになる移相信号の振幅を割り出し、補正チャンネルの振幅を設定して所望の移相信号を得る。残りの遷移（ビット）のＤＤＪが割り出され、補正チャンネルが、総和して所望の移相信号（図１Ａの参照番号３２、図２のプロット１０８参照）をもたらす同期出力（図２のプロット１００，１０２，１０４，１０６参照）を提供するようプログラムされる。各補正チャンネルが、所望のディジタルストリームを生成するデータファイルを読み取る。同様に、ディジタルパターン信号源モジュールが所望のディジタルパターン出力を生成するデータファイルを読み取る。ディジタルパターン信号源モジュールへのクロック信号に対する所望の移相が適切な時間に発生するように、補正チャンネルとディジタルパターン信号源モジュールとが同期される。

図１Ａを参照するに、摂動外部クロック信号４０に従ってクロックモジュール２４によって発生されるクロック信号４０が補正チャンネル（ＰａｒＢＥＲＴモジュール１６，１８，２０，２２）へ供給される。補正モジュールからの出力のタイミングは通常、合成出力３２がクロックモジュール２４のトリガ電圧近くで安定（整定）しているように設定される。ディジタル信号パターンにおける遷移（ビット）から移相信号における遷移（ビット）をオフセットさせることは、例えばケーブル遅延、及び／又は移相信号に遅れてディジタル信号パターンをスキューする（skew）ことによって等、様々な方法で達成される。かくして、移相信号上のジッタは、ディジタル信号出力上のビットが移相される仕方に影響を与えない。何故なら、ジッタ（すなわち、移相信号の遷移エッジ）が、クロックのトリガ点から（時間的に）比較的遠くに離れているからである。

図３は、Ｖ_SUM（図１の参照番号３２、図２の参照番号１０８を参照）がシンセサイザ（図１の参照番号３８を参照）の正弦波出力Ｖ_SYNTHを摂動する仕方を示す電圧対時間（共に任意の単位）のプロットを示す。クロックモジュール（図１の参照番号２４を参照）は、外部クロック信号が正弦波の立ち上がりエッジ上でトリガ電圧Ｖ_tに達したときにトリガする。正弦波出力３４が摂動されなかった場合、クロックエッジはｔ₀１３０において発生する。別のクロックエッジは、正弦波が立ち上がりエッジ上でＶ_tと再交差するときのｔ₁１３２においてトリガされる。代替として、トリガは、立ち下がりエッジ、負電圧、及び／又はゼロ交差においてなされる。

振幅Ｖ_jを有する合成ディジタル出力（Ｖ_SUM）からのディジタルパルス１３４をシンセサイザからの正弦波３４に付加した場合、摂動正弦波（Ｖ_TOTAL）３４’が生成される。トリガ電圧は、今や、より早い時点ｔ₀’１３６において発生する。次のクロックエッジは、依然としてｔ₁において発生する。何故なら、この正弦波のこの部分にわたって、ディジタルパルスが発生しなかったからである。ディジタルパルスの付加が、パルス持続期間（パルス幅）中、Ｖ_TOTALを引き上げる。パルスが既知の移相をクロックトリガに提供することは、一般に望ましいことである。例示目的で、パルス幅は誇張してある。特に、パルス１３４の前縁１３５と後縁１３７はトリガ電圧点ｔ₀’の十分前或いは十分後で発生する。換言すれば、パルス１３４はクロック回路がトリガする時間までに整定する。Ｖ_TOTALがＶ_tに達する前にパルスが整定するのを可能にすることにより、既知の再現可能なオフセットがＶ_TOTALに提供され、それ故に、再現可能な移相が提供される。

正弦波出力に対し、ビット単位ベースで電圧を加算或いは減算することにより、ジッタ基準信号源（図１の参照番号４２参照）から出力されるディジタル信号上のクロック遷移タイミングが、ビット単位ベースで進相され遅相される。パルス１３４の振幅がより高いものであれば、進相はより大きく、その振幅がより小さければ、進相はより小さくなることになる。

ＩＩ．例示方法
図４Ａは、ディジタル信号パターンにおけるビット移相方法４００のフローチャートである。ビット毎移相信号をクロック信号に付加して、摂動クロック信号を生成する（ステップ４０２）。摂動クロック信号はディジタルパターン信号源へ供給（ステップ４０４）され、ディジタルパターン信号源は、シフトされたディジタル信号パターンを発生する（ステップ４０６）。ここでは、少なくとも１つのビットが、ビット毎移相信号に従って選択的に移相される。図２を参照するに、ビット毎移相信号（例えば、Ｂ_SUM、プロット１０８）が、図１Ａに示したＰａｒＢＥＲＴ内のディジタル信号源モジュール１４からの如き、ディジタル信号パターンにおけるビットパターンに関連する遷移に対する選択されたディジタルレベルを提供する。これらの遷移は、ディジタル信号パターン上のビット間で発生し、それ故、移相信号はビット毎となる。各ビットに補正（移相）を加えることは必須ではない（何故なら、ディジタル信号パターンは、同じディジタル値のビット間では、遷移を伴うことなく数個の１と数個の０の部分を含むことがあるからである）。同様に、各遷移に補正を加えることは必須ではない。何故なら、いくつかの遷移は、ビット毎移相信号の分解能限界未満のＤＤＪ等の重大なＤＤＪを発生することがないからである。

図４Ｂは、ディジタル信号パターンにおけるＤＤＪを補償するための、ディジタル信号パターンにおけるビット移相方法４２０のフローチャートである。ディジタル信号パターンのＤＤＪが測定され（ステップ４２２）、最悪の場合のＤＤＪが割り出される（ステップ４２４）。例えば、平均的な遷移タイミングからの最大の偏差を生み出すディジタル信号パターンにおける遷移が割り出される。最悪の場合のＤＤＪを補正するのに十分なディジタルレベルが選択される（ステップ４２６）。このディジタルレベルは、ディジタルレベルが外部クロック信号に対し加算或いは減算される場合、遷移のタイミングエラーとクロックトリガタイミングの感受性とに従って選択される。

さらなる実施形態では、ジッタ基準信号源は、ビット毎移相信号におけるディジタルレベルを発生するようにプログラムされる（ステップ４２８）。またさらなる実施形態では、ディジタル信号パターンにおける複数のデータ依存ジッタ遷移を補償するのに十分なディジタル信号レベルが算出される（ステップ４３０）。ジッタ基準信号源は、ビット毎移相信号を発生して、ディジタル信号パターンにおける複数のＤＤＪ遷移を補償（すなわち、ジッタを低減）する（ステップ４３２）。特定の実施形態では、ビット毎移相信号を発生するステップは、複数の同期したディジタルパターン発生器からの複数のディジタル信号を発生するサブステップ（ステップ４３４）と、２進ラダー等を用いて、複数のディジタル信号を合成するサブステップ（ステップ４３６）と、を含む。

本発明の好適な実施形態を詳しく説明してきたが、これらの実施形態に対する改変や適用が特許請求の範囲に記載した本発明範囲から逸脱することなく当事者に想起されるであろうことは言うまでもない。

ジッタ基準信号源を示す図である。 ディジタルテストシステム内の図１Ａのジッタ基準信号源を示す図である。 ＢＥＲＴモジュールからの出力と、図１Ａに示したパワーコンバイナの出力とに関する、電圧対時間（共に任意の単位）を表わす一連のプロットを示す図である。 Ｖ_SUMがシンセサイザの正弦波出力Ｖ_SYNTHを摂動する仕方を説明する電圧対時間（共に任意の単位）のプロットを示す図である。 ディジタル信号パターンにおけるビット移相方法のフローチャートである。 ディジタル信号パターンにおけるＤＤＪを補償するための、ディジタル信号パターンにおけるビット移相方法のフローチャートである。

符号の説明

１０：ジッタ基準信号源
１２：多チャンネルディジタルパターン発生器
１４，１６，１８，２０，２２：ＰａｒＢＥＲＴモジュール
２４：クロックモジュール
２６，２８，３０，３６：パワーコンバイナ
３８：外部クロック信号源
４４：任意波形発生器

Claims (10)

1. ディジタル信号パターンにおけるビット移相方法であって、
   クロック信号にビット毎移相信号を印加して、摂動クロック信号を生成するステップと、
   前記摂動クロック信号をディジタルパターン信号源へ供給するステップと、
   シフトされたディジタル信号パターンを発生するステップであって、少なくとも１つのビットが、前記ビット毎移相信号に従って選択的に移相される、ステップと、
   を含む、方法。
2. 前記ビット毎移相信号が、前記ディジタルパターン信号源からの前記ディジタル信号パターンにおけるデータ依存ジッタを補償する、請求項１に記載の方法。
3. 前記ディジタルパターン信号源からの前記シフトされたディジタル信号パターンが、前記ビット毎移相信号に従ってデータ依存ジッタをシミュレートする、請求項１に記載の方法。
4. 前記ビット毎移相信号が、複数のディジタルパターン発生器からの複数のディジタル信号の総和からなる、請求項１に記載の方法。
5. 前記複数のディジタルパターン発生器が、並列ビットエラーレートテスタの一部であり、前記ディジタルパターン信号源が、前記並列ビットエラーレートテスタ内のビットエラーレートテスタモジュールを含む、請求項４に記載の方法。
6. 前記複数のディジタルパターン発生器と前記ディジタルパターン信号源とが、集積回路の少なくとも一部を形成する、請求項４に記載の方法。
7. 前記ビット毎移相信号を印加するステップの前に、
   前記ディジタル信号パターンのデータ依存ジッタを測定するステップと、
   最悪の場合のデータ依存ジッタ遷移を割り出すステップと、
   前記最悪の場合のデータ依存ジッタ遷移を補正するのに十分なディジタルレベルを選択するステップと、
   をさらに含む、請求項１に記載の方法。
8. 前記ビット毎移相信号における前記ディジタルレベルを発生するよう、ジッタ基準信号源をプログラムするステップをさらに含む、請求項７に記載の方法。
9. 前記ディジタルレベルを選択するステップの後に、
   前記ディジタル信号パターンにおける複数のデータ依存ジッタ遷移を補償するのに十分なディジタル信号レベルを算出するステップと、
   前記シフトされたディジタル信号パターンにおける複数のデータ依存ジッタ遷移を補償するための前記ビット毎移相信号を発生するステップと、
   をさらに含む、請求項７に記載の方法。
10. 前記ビット毎移相信号を発生するステップが、
    複数の同期したディジタルパターン発生器から複数のディジタル信号を発生するサブステップと、
    前記複数のディジタル信号を合成するサブステップと、
    を含む、請求項９に記載の方法。
    

Images