JPH02231833A - 同期パイプライン結合フルアダーセルアレイを有する高速デジタルデータコレレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はランダムビット誤差を含んだ高速情報データス
トリームの既知の相関語を検出するための装置（コレレ
ータ即ち相関器〕に関する。

本発明の装置は全てデジタル回路要素からなシ、高いビ
ット速度の直列データストリームを処理することができ
る。

〔従来技術の説明〕

データストリームのデジットの予め決定されたシーケン
ス（一般的に相関語として呼ばれている）の存在を検出
するデジタルコレレータ即ち相関器は公知である。この
相関語は伝送に先立ってデータストリームに挿入される
。受信時に、この相関語の生起は相関回路によって検出
され、受信装置の動作を同期するために使用される。例
えば回転ヘッド磁気記録装置において、それぞれのヘッ
ド通路の開始時にテープに既知のデジタル相関語を記録
されることは公知である。再生時に、相関語の存在が検
出され、再生信号を同期するために使用される。ある応
用において、２つのこのような同期信号即ち２つの異な
った相関胎（例えば１つはフレーム同期と呼ばれる走査
あるいはフレームオフテープの開始を指示し、他のもの
はブロック同期と呼ばれるフレーム内でのそれぞれのデ
ータブロックの開始を指示する）を検出することが所望
される。

一般的に、既知の同期語はメモリあるいは電子的テンプ
レートに記憶される。入来する直列データストリームは
直列シフトレジスタに与えられ、そこで直列データ速度
でビット的にシフトされる。それぞれのシフトの後に、
レジスタのデータは記憶された相関語と比較される。そ
れぞれの整合ビットは例えば論理１のような論理「真」
出力信号レベルを与える。整合しないビットは例えば論
理０のような「偽」論理レベルを生じさせる。整合ビッ
トの数は加算回路で加算され、その結果の和はスレッシ
ョルドに比較される。この和がスレッショルドよシも低
ケれば、シフトレジスタのデータは相関語に対応しない
と想定される。和がスレッショルドに等しいかあるいは
それを越える時には、相関語が検出される。

高速の応用においては、加算回路の動作速度を最大に維
持する必要がある。特に、同期デジタル加算回路全使用
する時には、その回路によシデータをクロッキングする
速度はそれぞれのビット時間で相関の結果が決定される
ことができるため入力データ速度と等しくされなければ
ならない。比較的に低速で動作する高位数２進加算回路
が知られておシ、デジタルコレレータに使用される時に
は、全体の相関回路の演算速度は制限される。特に、こ
のような加算回路は高速デジタルデータス｝　ＩＪ−ム
の比較的長い相関語を検出しなければならない応用にお
しては好ましくない。これら回路は、一般的に、相関処
理を低速にしてしまい、それによシ附与をよシ低いデー
タ速度に制限してしまう。

加算及びキャリービットを別々に取シ扱うための並列パ
イプライン結合構造を有する典型的な２進アダ−回路の
例は米国特許第４，６６０，１６５号に記載される。ピ
ラミッドキャリーアダーと呼ばれているその形式の回路
はそれぞれの段に多ヒットアダーを含んでいる。それぞ
れのこのような多ビットアダーはキャリービットに加え
１以上の２進位数の入力加数を受け、これら受けた加数
の部分和を出力する。第１の段は出力として多数の和ビ
ットとキャリービットとを与える。１つあるいはそれ以
上の附加した段は前の段から得られたキャリー出力と部
分和出力とを別々に結合し、キャリービットの数を減少
させるように別々のキャリー及び和出力ビットヲ与える
。周知のように、アダー段の位数が高くなれば高くなる
ほど、アダ−回路に使用されている結合論理のレベルは
深くなシ、従ってその段によって与えられる演算遅延は
よシ長くなる。

この周知の回路は完全にデジタル環境で動作するが、そ
の動作速腿即ち処理されるべきデータの速度はその最も
遅い結合論理通路によって制限されて、その通路は結合
論理遅延の最も高いレベルを有するものである。

一層の欠点と゛して、多ビットアダーに互いに離れテ置
カれ、シリコンチップの比較的に大きな領域を占める。

従って、継絖したアダー段間で和及びキャリービットの
ため比較的に長い接続ラインが必要である。相互接続ラ
インが長くなれば、加算回路のそれぞれの段間の経路遅
延時間は増大し、それによシ全体のデータコレレータ回
路のための演算速度及び得ることができるビット速度を
同様制限する。また、上述したピラミッド形アダーは入
力で高密度の論理回路素子を有し、それは出力に向かう
ほど密度を減少し、従って論理回路累子の分布にファン
ネル化効果を生じさせる。加算回路が形成されるシリコ
ンチップの領域會効果的に使用するために、７アンネル
化回路は方形あるいは矩形の領域に渡って典型的に分散
されなければならず、これにより近接した股間の経路の
距離は増大する。

この結果、演算速度を増大するため、全体の加算回路の
入力から出力までアダー段間の経路長を最小にした状態
でより均一な回路素子分布を与えることが好ましい。

公知のデジタル加算回路によって得られることができる
比較的に遅−演算速度のため、相関語との比較の結果に
よるビット整合の数を加算するためのアナログ回路を使
用する高速データコレレータは公知であった。１つのこ
のような高速コレレータは例えは本出願人による米国特
許第４，４９８，１４１号Ｋ記載されている。それぞれ
のビット整合のためのそのコレレータにおいて、既知の
アナログ信号変化は共通の端子に与えられる。従って、
共通端子での高速アナログ信号変化はビット整合の数に
比例し、それらは加算されたアナログ信号に対応する。

その共通端子の変化するアナログ信号はデータストリー
ムの相関語の存在を検出するようにアナログ基準スレッ
ショルド信号と比較される。この特定のコレレータは１
００ＭＨＺ’ｉ越えるデータ速度で動作することができ
る。しかしながら、このアナログコレレータは多くの個
別部品全必袈とし、ノイズを検出し易く、回路要素の精
度と温度に対して感応性であるためスレッショルド検出
の正確さは低い。

〔従米技術の上記問題点を解決するための本発明の手段
〕本発明の高速デジタルデータコレレータは加算回路と
して同期パイプライン結合したアレイ構成において単一
ビットフルアダーセルを使用し、直列データストリーム
の選択された相関語とのビット整合の数を加算する。そ
れぞれのアダーセルは３つまでの入力を有し、２の等し
い累乗の３までのビットヲ加算することによって部分和
’ｔ４える。この単純なフルアダーセル構造は加算回路
の近接した同期段間の相互接続長を最小にし、これら股
間に渡ってほぼ一定の回路密度を維持する。これら特徴
は任意の与えられた回路技術のためコレレータの演算速
度の最適化に寄与する。本発明の好適実施例のコレレー
タは同一の相関回路を用いて２つの相補的で相互に排他
的相関語を検出する。

〔発明の作用効果〕

本発明の目的、特徴及び長所は簡単に述べれば以下の通
シである。本発明の高速デジタルデータコレレータは同
期パイプライン結合単一ビット７ルアダーセルアレイを
使用する。それぞれの７ルアダーセルは３までの入方を
有し、それぞれは等しい次数の大きさの単一のビット、
加算出力及びキャリー出力を受ける。フルアダーセルに
与えられる結合論理の最も低いレベルのため、それぞれ
のアダー段はチップで最小の空間を占め、このため継続
した段間の必要な相互接続の長さを最不にする。従って
、股間の信号伝搬遅延は結合論理遅延を最小にしかつ相
互接続遅延のような２つの態様で減少される。本発明の
相関回路の別の長所は、継続したパイプライン股間の回
路密度が上述したビラミツドアダー回路の場合よｐもよ
シ均一に分散されるということである。このため、シリ
コンチップの利用可能な表面積はピラミッド構成のもの
と比較してより効果的に使用され、よシ均一な回路要累
分布及び最小の経路長が得られることになる。

以上の長所に加え、全てのアダーセルは同一であｐ１こ
のため回路設計の複雑性が少なくなシ、製造コストが減
少する。

これらのことから、本発明の回路は長い相関語を用いる
高速、高データ速度デジタル信号相関のために好まし−
わけである。同時に、この回路は全てデジタル回路要素
からなり、アナログコレレータと比較して回路要素の変
動に左右されなくなる。

また上に述べた長所に加え、好適実施例の相関回路は共
通の回路素子を用いて２つの相互に排他的で相補的な相
関語全検出することができる。

〔実施例の説明〕

全ての図の対応する回路素子は比較を容易にするために
同様の参照番号が附されている。第１図において、直列
データストリームは例えば４　０　ＭＨｚのクロック速
度でライン１０で受けられ、直列対並列シフトレジスタ
１２の入力ＤＯに与えられる。データと同期したクロッ
ク信号は、例えばクロツク回復方式において使用されて
周知なように、好ましいクロック発生器（図示せず）に
よってライン１４でシフトレジスタに与えられる。デー
タストリームは、この実施例において、４８ビット長と
なるように選択された予め決定された長さ及び既知のビ
ットシーケンスを有する反復データブロックを含んでい
る。このようなデータブロックは、通信方式、デジタル
磁気記録／再生及び他の周知の方式を含んだデータ伝送
の応用において同期のため使用されるものとして公知で
あるような相関語として後に説明される。選択された相
関語はライン１０で受けられる前に当該技術で周知な何
らかの技術によってデータストリームに挿入される。例
えば、選択された最初の相関語はメモリ（図示せず）に
記憶されており、メモリ出力は磁気テープ記録の分野に
おいて周知で一般的にフレーム同期と呼ばれているテー
プ上のそれぞれの磁気記録ヘッド通路即ち走査の開始の
ような予め決定された手段でデータス｝　ＩＪ−ムにス
イッチされてもよい。この例において、第１の相関語の
２進補数である第２の相関語が相関語４−１た周知の技
術を用いて一般的にブロック同期と呼ばれているフレー
ム内のそれぞれのデータブロックの開始を指示するよう
にデータストリームに挿入される。

好ましくは、シフトレジスタ１２は直列に接続した４８
個のＤ形フリップフロップ（図示せず）を有する通常の
形式のものである。以下のようにテンプレート比較器と
してもシフトレジスタを使用することによってハードウ
エアの単純化が得られる。当該技術で周知なように、そ
れぞれのＤ形フリップ７ロップはそれぞれデータ入力Ｄ
１クロック入カ及び非反転及び反転並列出力Ｑ．Ｑｔ−
有する。ライン１４に与えられるそれぞれのクロック信
号のためライン１ｏでの入カデータはシフトレジスタ１
２内で直列接続したフリップフロップを通って１ビット
位置だけ徐々にシフトせしめられる。データがシフトせ
しめられる際に、以下のように「整合」あるいは「非整
合」を決定するようにテンプレートに記憶されている４
８ビット相関語とそれぞれのクロック時間で並列に比較
される。

それぞれの７リップフロップのＱあるいはＱ出力の１つ
は以下のようにテンプレート比較のためシフトレジスタ
からの出力として接続される。値１を有する相関語のそ
れぞれのビットに対して、対応するフリップフロップの
非反転Ｑ出力は次に述べる加算回路１３のそれぞれの並
列入力の１つに接続される。値０を有する相関語のそれ
ぞれのビットに対して、対応するクリップフロツプの反
転出力Ｑは加算回路１３の入力に接続される。この結果
、それぞれの入カデータビット１に対して、特定のフリ
ップフロップに与えられると、「整合」がその非反転出
力Ｑから１を出力することによって指示され、他方その
フリツプフロツブに与えられるそれぞれの入カデータビ
ット０に対して、「非整合」０がその出力によって出力
される。同様に、それぞれの入カデータビット１に対し
て、特定のフリップフロップに与えられると、「非整合
」がその反転出力Ｑから０を出力することによって指示
され、その出力に与えられるそれぞれの０入力データビ
ットに対しては、１が「整合」を指示するように出力さ
れる。

第１図の回路から明らかなように、この特定の集施例に
おいて、「真」即ち「整合」論理レペル１に対応する非
反転出力ＱＯ，Ｑ２及びＱ４５でのテンプレート接続は
１に等しいそれらの対応する７リツプフロツプ入力に対
してシフトレジスタ１２から出力として選択され、「真
」即ち「整合」論理レベル１に対応する反転出力Ｑ１，
　Ｑ３，　Ｑ４６及びＱ４７での接続が０に等しいそれ
らの対応するフリップフロップ入力に対して選択される
。従って、シフトレジスタ１２からの上述した及び他の
選択された非反転出力のそれぞれは、入カビット１がそ
れぞれの対応するフリップフロップに与えられる時に「
整合」を指示する１を出力する。しかしながら、上述し
た非反転田力のそれぞれは、入カビットロがそれらそれ
ぞれのフリップフロップに与えられる時に「非整合」を
指示する０′｛ｉｌ：出力する。同様に、シフトレジス
タの上述した及び他の反転出力は、入カビットロがそれ
らの対応するフリップフロップに与えられる時に「整合
」全指示する１を出力し、それらは入カビット１が与え
られる時に「非整合」を指示する０を出力する。

好ましくは、テンプレート接続はそれぞれの７リップフ
ロツブから反転あるいは非反転出力信号を選択するよう
にプログラム可能である。

これは例えば当該技術で周知なようにそれぞれのフリッ
プフロップ出力で選択可能な相補的出力を有するように
することによって行なわれてもよい。これはハードウエ
ア接続を変えずに必要に応じて選択された相関語を簡便
に変えて行なってもよい。

本発明によれば、テンプレートからのビット１出力値に
よって指示される全てのビット整合は例えば第１図に示
されかつ以下に記載されるように、同期パイプライン結
合した単一のとットフルアダーセルアレイ回路として与
えられる加算回路１３によって加算される。

以上の記載から、シフトレジスタに存在する入来データ
ストリームの４８個全てのビットがテンプレートに記憶
された相関語と整合する時に、シフトレジスタからの４
８個全ての並列出力は論理１を出力することとなる。加
算回路によって与えられる整合ビットの和は４８に等し
くなシ、コレレータからの出力は第１の相関語が検出さ
れたことを指示する。しかしながら、ビット整合が全て
ではない時には、これら非整合ビットはシフトレジスタ
１２から００の出力を有し、和は４８よシも小さくなる
。換言すれば、ビット整合がなければシフトレジスタ１
２からの出力は０の値を有し、その状況は０に等しい和
に対応し、それによシ相補的な第２の相関語がコレレー
タによって検出される。

好適実施例によって、第１図の加算回路１３によって与
えられる和はスレッショルド比較器２０の予め決定され
た高あるいは低スレッショルドと比較される。例えば、
始動動作時即ち始動動作時に即ち記録／再生装置の動作
がオフテープデータストリームと同期せしめられる前に
高スレッショルドが制御ライン４０及び４１に与えられ
、即ちテンプレートでの４８個全てのビットに対する実
際の整合が必要とされ、ビット誤差は相関語ＣＷあるい
は相補的な相関語ＣＷには存在しない。従って、この場
合に、ライン４０での高スレッショルドＣＷは４８に等
しく選４１れ、ライン４１での高スレッショルドＣＷは
０に等しく選択される。

この装置の動作が入力データストリームにロックされた
後には、低スレッショルドが制御ライン４０及び４１に
与えられ、相関＠ＣＷ及びＣＷにある誤差を許容する。

従って、この例において、低スレッショルドに対し７ま
でのビット誤シ整合が許容される。従って、和が４８及
び４１間である時には、第１の低スレッショルド相関語
が検出され、フレーム同期パルスＣＷがライン３７に出
力される。和が０と７との間にある時には、第２の相補
的な低スレッショルド相関語の検出は比較器２０からラ
イン３９のブロック同期パルスＣＷ＝ｊｉ−出力するこ
とによって指示される。従って、和が８と４０との間に
ある時には、２つの相関語のいずれもが検出されなかっ
たことが指示される。

更に第１図を参照する。シフトレジスタ１２のそれぞれ
の並列出力は単一ビットフルアダーセル１６の１つの入
力に接続される。それぞれのアダーセルは３つまでの入
力と２つの出力を有し、それぞれの入力は上述したテン
プレートを得るようにシフトレジスタの１つの選択され
た非反転あるいは反転出力ＱＯ　−Ｑ４　７あるいはＱ
Ｏ−Ｑ４７に接続されている。加算回路１３の全てのア
ダーセルは同一の設計のものであシ第２図に関連して記
載される。

第２図は本発明の好適実施例に従ったパイプライン結合
論理アダーセルアレイ１３に使用された周知の設計の単
一ビットフルアダーセル１６を示す。アダーセル１６は
３つの入力ライン１５を有し、それぞれは同一の位数の
大きさ２ｎの単一のビットヲ受ける。従って、セル１６
は整合あるいは非整合を指示する１がら３までの入力ビ
ット、同一の位数２の全てをシ７ト１２から受けること
ができる。それは、入カビットと同じ位数の加算ビット
を有する加算ラインでかつｎ−１−１ 次のより高い位数の大きさ２　のキャリービットを有す
るキャリーラインでのこれら入力ビットの部分和をそれ
ぞれパイプライン結合したセルアレイ１３のそれぞれの
アダーセルの内部の２つの７リップフロップ５１．３２
に内部的に与える。これらフリツブフロツブはライン１
４のクロツク信号を受け、このクロツクと同期してフリ
ツプフロツブ３１はライン１７に加算ビットを出力しか
つフリップフロップ３２はライン１８にキャリービット
を出力する。

更に第１図を参照する。第２図で１６で示されたと同じ
形式の上述したアダーセルは同期パイプライン結合アダ
ーセル回路１３の段の全てに使用嘔れている。動作を最
もよく表わすために、第１図において、回路１３の継続
したアダー段及び対応する継続したクロックサイクルｔ
Ｏ−ｔ９は回路１３に渡る部分和の同期クロッキングを
表わすために示されている。ｔ１に対応する第１の段の
それぞれのアダーセル１６は上述したようにライン１５
を介してシフトレジスタ１２の１つの選択されたＱある
いはＱ出力にその入力において並列に接続されている。

全てのアダーセルは同一であるために、任意のセル１６
は任意の適切に選択されたシフトレジスタ出力に接続さ
れてもよい。従って、任意のシフトレジスタ出力に最も
近いアダーがそれに接続され、それによ）信号通路の長
さ、従って信号遅延を最小にする（それはよシ高いデー
タ速度動作にとって必要である）。従って、第１の段の
アダーセルはシフトレジスター２からのテンプレート整
合の部分和金与え、それぞれは位数２の３つまでの単一
ビット整合を加える。それぞれのアダーセル１６の出力
ライン１７はライン１５の入カビットと同じ位数の加算
ビットを有し、ｔ２で第２の段として示された次の継続
した段のアダーセルに接続される。セル１６ｎ＋１ からの出力ライン１８はよシ高い位数２　　のキャリー
ビットヲ有し、第２の段ｔ２のアダーセル１９に接続さ
れる。従って、各それぞれのアダーセル１６の出力ライ
ン１７及び１８は共に非整合に対応する値０を有する部
分和、２つの整合を表わす値２１あるいは３つの整合を
表わす値２°及び２　を与える。次の第３の段ｔ３は位
数２の加算ビットのための並列アダーセル１６，位数２
１の加算ビットのためのアダーセル１９及び位数２２の
加算ビットのためのアダーセル２２を含み、これらは前
の段ｔ２から受けられる。

それぞれの段には、前の段からキャリービットとして得
られた前の段と同じ位数の並列アダーセル及びよシ高い
位数ビットを加えるためのアダーセルが設けられてもよ
い。従って、段ｔ４は前の段で使用されたセル１６．１
９及び２２に加え、位数２３のビットを加えるために必
要な１つあるいはそれ以上のセル２４を有する。新たな
よシ高い位数のセルは、第１図においてライン２５−５
０によって示されるように、加算回路１３から出力での
加算された信号がそれぞれのビット位数２°−　２　Ｈ
に対する別々の単一ラインに減少されて、継続した段に
設けられる。

第１図から明らかなように、加算回路１３は、ある段に
おいて、ただ１つの入力と１つの出力とを有する単純な
アダーセル３３を使用する。

これらセル３５は１クロツク遅延レジスタとして同期パ
イプライン結合回路１３に使用されて並列データ通路の
信号遅延を補償し、それによシこのアレイを通る全ての
並列通路での部分的加算データビットの同期パイプライ
ン結合伝送を確保する。好ましくは、これら遅延器３３
は簡単な非反転Ｄ形フリップフロップあるいは第２図で
１６にて示されたようなアダーセルと同じ形式のものに
よって構成され、３つの入力の内の２つは０に等しい。

上述した同期パイプライン結合加算回路１５はその入力
及び出力間での並列信号通路でほほ均一のセル分布を有
するように容易に構成嘔れ得る。例えば、シフトレジス
タは２つあるいはそれ以上のハードウエア部分に分割さ
れることができ、それぞれの部分は第１のアダー段のセ
ルに密着して配置されることができる。この結果として
、第１の段に渡るセルの最大数は少なくとも半分に減少
せしめられることができる。

例えば、第３図の詳細な回路図を参照して記載されるよ
うに、シフトレジスタ及びアダーセルアレイの両者は２
つの同一のセルアレイ回路５１，５２によって構成され
ることができる。これら回路のそれぞれはセルアレイに
渡って配置された最大８つのアダーセルを有している。

この結果、ピラミッド形パイプラインから知られるよう
なファンネル化効果が減少せしめられ、継続した段の回
路累子の密度はよク均一に分散せしめられる。従って、
股間の接続長は最小にされる。このような長所はコレレ
ータを構成するために使用される任意の与えられた電子
回路技術のための動作速度の向上に寄与する。比較のた
め、よシ高い位数の結合論理を有するアダーが公知のデ
ジタルコレレータの場合のように使用された時に、動作
速度はその結合論理の最も高い位数に比例して減少せし
められる。更に、最も高い位数のアダーは一般的によ９
大きく、従つてチップのよ夛大きな表面積を占める。つ
いで、段間の接続はよシ長くされなければならず、それ
によシ段間のデジタル信号の経路時間は弓き伸ばされる
。更に、それぞれの遅延レジスタ３３はフルアダーセル
によって占められる面積の約半分を占めることが認めら
れる。上述したヨウに、デジタルコレレータの動作速度
はデータが回路の継続した股間で効果的に伝送されるこ
とができる速度に部分的に依存する。本発明の加算回路
の上述した特徴はデータ伝送時間を減少し、それによっ
て回路動作を加速する。一例として第１図の同期アダー
セルアレイにおいて、直列データストリームの最も高い
得ることができるビット速度は使用された所定の回路技
術の単一ビットフルアダーセルに固有な動作遅延及び必
要な相互接続遅延によってのみ制限される。

動作において、第１図に示される好適実施例のシフトレ
ジスタ１２はライン１０を介して直列データストリーム
を受け、そのデータストリ一ムはランダムビット誤差を
含む場合がある。

データの到着の際に、シフトレジスタはライン１４で受
けたクロック信号と同期してデータビットを直列シフト
し始める。従って、第１のクロックパルスで、ライン１
０のデータビットはシフトレジスタ１２に含まれた第１
の直列フリツプフロツブのテンプレート出力ＱＯに行き
、第２のクロツクパルスで、そのビットは第２の直列フ
リツブフロツプのＱ１テンプレート出力に行き、以下こ
のような動作を続ける。この結果として、４８のクロツ
クパルスの期間の後に、このようにしてシフトされたデ
ータは最後のテンプレート出力Ｑ４７に到着する。上述
したように、シフトレジスタ１２のテンプレート出力か
らの並列出力ビットは相関語ビットとのビット対ビット
整合を指示し、パイプライン結合加算回路１３の継続し
た段１１−ｔ９によシ加算される。この加算回路は９個
の段を有しかつそれぞれはそれを通る部分和の１クロッ
クサイクルの待ち時間を生じさせるため、ＤＯでのシフ
トレジスタ入力からライン２５−３０での加算回路出力
まで全体の待ち時間は１ｏクロックサイクルである。従
って、シフトレジスタの並列出カＱＯ−Ｑ４７に存在す
るそれぞれの新たな４８ビットデータ語に対して出力ラ
イン２５−３０での整合ビットの和は９クロックサイク
ル遅れて得られることになる。シフトレジスタの入方Ｄ
Ｏから出力ＱＯ−１で入力データの附加的な１クロック
サイクルの遅延が存在する。従って、同期及び配列の目
的のため、好適央施例において、直列データストリーム
は１ロクロツタサイクルだけ遅延せしめられ、そのため
それはライン３７，３９での相関フラッグＣＷあるいは
ｃｗと整列する。これはシフトレジスタ１２０９番目の
直列フリップフロップ出力からライン６４の遅延された
データを出力することによって得られる。

しかしながら、待ち時間は相関和を得るために必要な時
間期間の間データ処理を遅延するが、どのようにせよ本
発明のコレレータの高速動作速度を影響することはない
。

シフトレジスタ１２によって検出されるビット整合の数
を表わすライン２５−３０での２進和は第１図に示され
るようなスレッショルド比較器２０に与えられる。好適
実施例において、比較器２０Ｆｉプログラマプル読出し
専用メモリ（　ＰＲ，ＯＭ　）からなシ、そこにおいて
相互に排他的な選択された高及び低スレッショルド比較
値はルックアップテーブルの形で記憶されている。

ライン４０．４１ｉプログラマプルスレッショルド比較
器２０において高あるいは低スレッショルド全選択する
ための上述した制御ラインである。ライン２５−３０で
の得られた和及びスレッショルド選択ラインはメモリア
ドレスを表わす。

従ってそれぞれの特定の和は以下のように選択されたス
レッショルド値を表わす。例えばフレーム同期高スレッ
ショルドがライン４０によシ選択されかつその和が４８
に等しい時には、それは高スレッショルド実際整合をア
ドレスし、実際整合フラッグがライン３７に出力される
。

フレーム同期低スレッショルドがライン４０を介して選
択されかつその和が４８と４１との間にある時は、コレ
レータはライン３７に低スレッショルドフラッグを出力
する。従って、これら２つの整合比較のいずれかに応じ
て、ライン３７での同期パルスはフレーム同期に対応し
た第１の相関語ＣＷの有効検出を指示する。

同様に、ブロック同期高スレッショルド！＞Ｅ　，＞イ
ン４１ｔ−介して選択されかつ和が例えば０に等しい時
には、コレレータは相関語のビットのいずれ本が整合し
ないということを指示する高スレッショルド非整合フラ
ッグをライン３９に出力する。ブロック同期低スレッシ
ョルドがライン４１を介して選択されかつ和が０と７と
の間にある時には、コレレータはライン３９に低スレッ
ショルド非整合フラッグを出力する。最後の２つの非整
合比較及びライン３９でのその結果の同期化パルスは第
２の相補的な相関語ＣＷの検出を指示する。しかしなが
ら、その和が８と４０との間の値を有する時にはそれは
高あるいは低スレッショルド整合のいずれもが得られす
、同期パルスがライン３７あるいは３９のいずれにも４
えられないということを指示するメモリ位置をアドレス
する。

上述したように、同期の目的のため、ライン３７．３９
での同期化パルスがシフトレジスタ１２において比較さ
れている相関語の最後のビットと時間的に一致すること
が所望される。これを得るために、ライン１０での入カ
データは部分和の同期パイプライン処理及びスレッショ
ルド比較器による遅延を補償するように必要な数のクロ
ツクサイクルだけ遅延せしめられる。好適実施例におい
て、スレッショルド比較器によって生ぜしめられる信号
遅延は１クロツクサイクルである。

第６図は第１図の高速デジタルデータコレレータの構成
の一実施例を示す。第１図の．４８ビットシフトレジス
タ１２及び加算回路１３の両者はＸｉ　ｌ　ｉｎｘ社に
よって製造されているＸＣ２０１８型の２つのＣ−ＭＯ
Ｓ論理セルアレイ（ＬＣＡ）　５　１　．５２によって
構成される。これらＬＣＡは直列に接続され、それぞれ
は２４ビット直列対並列シフトレジスタ及び同期パイプ
ライン結合単一ビットフルアダーセルアレイとしてプロ
グラミングされ、共にそれらは第１図のシフトレジスタ
１２及びアレイ１３に対応する。セルアレイ５１からの
直列データはＬＣＡ　５　１及び５２間の接続の同期動
作を高速化するために使用される７リツプフロツプ５４
によって再クロッキングされる。

この特定の実施例において、それぞれのセルアレイはシ
フトレジスタ及びこれらフリップフロツブに直接的ある
いは間接的に接続されたアダーセルを構成した４８の直
列フリップフロップの内の半分だけ即ち２４を含んでい
る。それぞれのセルアレイ５１．５２はそれぞれ２４ビ
ット比較の部分和を与える。これらそれぞれの部分和は
並列ライン５５．５６を介して４　０　ＭＨｚでの再ク
ロッキングのためそれぞれの７リップ７ロップ５９．６
０に与えられる。これらフリップフロツプは短いセット
アップ時間及び伝搬遅延を有し、従ってルックアップテ
ーブルを１んだ次のプログラマプル読出し専用メモリ（
ＦＲＯＭ）６５のためのデータアクセス時間を増大する
ように高速化レジスタとして働く。ＦＲＯＭ６５は例え
ばＴｅｘａｓ社によって製造されているＴＢＰ３４８１
６２として構成され、これは第１図のスレッショルド比
較器２０に対応し、他方それはまた以下のようにライン
６２．６３での２つの部分和を加算する。このようにし
て再クロッキングされた部分和はライン６２．６５ｆ介
してＦＲＯＭ６５のアドレス入力に与えられる。この部
分和はルックアップテーブルによって加算され、これは
また種々の高及び低スレッショルド比較値を含み、この
値は第１図に関連して上述したように和によってアドレ
スされる。

フレームあるいはクロツク同期相関語の存在がＦＲＯＭ
６５によって検出される時に、それはそれぞれライン６
６あるいは６７に同期化パルスを出力する。それぞれの
同期パルスはそれぞれのフリップフロップ６８．６９に
よって４０ＭＨｚのデータクロックと同期して再クロッ
キングされる。フリツプフロツブ６８．６９からのライ
ン３７．３８で与えられるこの結果の再クロッキングさ
れた同期パルスは第１図に関連して上述したように同期
化フレーム及びブロック同期パルスｃｗ，ｃｗに対応す
る● ライン３７．３９での同期パルスをシフトレジスタのフ
レーム同期あるいはブロック同期相関語の最後のビット
の存在と同期するために、ライン１０での入カデータは
必要な数のクロックサイクルだけ遅延され、これは好適
実施例において、上述したように１０クロツクサイクル
である。このようにして遅延されたデータストリームは
ライン６４を介してゲートアレイ５１のシフトレジスタ
から与えられ、Ｃ−ＭＯ８のＬＣＡ５１によって与えら
れるより遅い出力速度を取り除くため高速化の目的のた
め４　０　ＭＨｚでフリツブフロツプ７０によシ再クロ
ッキングされる。

以上の記載に従って、フリツプフロップ５４，５９．６
０及び６Ｂ−７０の全ては回路５１．５２及び６５のそ
れぞれの出力から他に得られることができるものよりも
よシ速いデータ速度で処理することを可能なように好ま
しくは４　０　ＭＨｚでのデータの高速再クロッキング
を行なうことができる本のとして選択されるということ
が第３図の上述した実施例のだめの重要な配慮である。

【図面の簡単な説明】

第１Ａ及び第１Ｂ図は本発明の好適実施例に従った高速
デジタル信号コレレータを示す部分ブロック図の概略回
路図である。 第２図は第１図の回路で使用された３人力、２出力フル
アダーセルのよシ詳細な回路図である。 第３図は第１図の回路の具体的構成の例を示す回路図で
ある。 図において１２はシフトレジスタ／ビット比較器、１５
はアダーセルアレイ、２０はスレッショルド比較器、５
１．３２はフリツブフロツプを示す。

Claims (8)

【特許請求の範囲】
1. （１）既知のデータ速度を有する直列データストリーム
   の既知の相関語を検出するための高速デジタルデータコ
   レレータにおいて、上記直列データストリームとそれと
   同期したクロック信号とを受けるための第１の手段とを
   具備しており、この第１の手段は上記データストリーム
   を上記選択された相関語と上記データ速度でビット対ビ
   ット比較を行ない、上記第１の手段は並列出力を有し、
   それぞれの出力はビット整合が得られると第１の論理レ
   ベルの出力を与えかつビット整合が得られない時には第
   ２の論理レベルの出力を与え、上記第１の手段によつて
   得られる多数のビット整合に対応する２進和を与えるた
   めの同期パイプライン結合単一ビットフルアダーセルア
   レイ手段を具備し、このアレイ手段は継続した段を有し
   、それぞれのアレイセルは３つまでの入力を有し、同じ
   アダーセルのそれぞれの入力は等しい位数の大きさの単
   一のビットを受けるように結合され、それぞれのアダー
   セルはその入力ビットの位数と同じ位数の単一のビット
   を出力するための加算出力を有し、上記アレイ手段は次
   のより高い位数のビットを出力するためのキャリー出力
   を有し、第１の同期段の上記アダーセルのそれぞれの入
   力は上記第１の手段のそれぞれの出力に結合されており
   、アダーセルのそれぞれの入力は第２の同期段から結合
   されており、上記継続した段はそれぞれ前の段のアダー
   セルのそれぞれの出力に結合され、上記アレイ手段によ
   つて与えられる上記和を受け、この和を予め決定された
   スレッショルドと比較しかつこの比較が得られた時に同
   期出力信号を与える第２の手段を具備したことを特徴と
   する上記高速デジタルデータコレレータ。
2. （２）上記アレイ手段はそれぞれの並列出力を有し、そ
   れぞれの出力はそれぞれの位数の大きさの２進数加算ビ
   ットを有し、上記第２の手段は上記スレッショルドとの
   上記比較のため上記２進加算ビットを受けることを特徴
   とする請求項１記載のコレレータ。
3. （３）遅延レジスタを具備し、それぞれのレジスタは先
   行した段の特定のアダーセルからの出力信号を１クロッ
   クサイクルだけ遅延して上記遅延レジスタと並列に結合
   したアダーセルによつて与えられる信号処理遅延を補償
   することを特徴とする請求項１記載のコレレータ。
4. （４）上記第２の手段は、上記和を選択可能な高及び低
   スレッショルドの１つと比較し、上記高スレッショルド
   が選択されて上記和が上記高スレッショルドに等しい時
   に高スレッショルド同期出力信号を与え、上記低スレッ
   ショルドが選択されて上記和が上記高スレッショルドに
   等しいかあるいはそれよりも小さくかつ上記低スレッシ
   ョルドと等しいかあるいはそれよりも大きい時に低スレ
   ッショルド同期出力信号を与えるように結合されたこと
   を特徴とする請求項１記載のコレレータ。
5. （５）第１及び第２の相互に排他的な相関語が上記デー
   タストリームで検出され、上記第２の相関語は上記第１
   の相関語の２進補数であり、上記第２の手段は、上記２
   進相が予め決定された第１のスレッショルドと等しいか
   あるいはそれよりも大きい時に上記第１の相関語の検出
   に対応する第１の同期出力信号を与え、上記和が予め決
   定された第２のスレッショルドに等しいかあるいはそれ
   より小さい時に上記第２の相関語の検出に対応する第２
   の同期出力信号を与えることを特徴とする請求項１記載
   のコレレータ。
6. （６）上記第２の手段は、上記和を選択可能な高及び低
   の第１及び第２のスレッショルドの内の１つと比較し、
   選択された第１及び第２の高スレッショルドに応じて上
   記和が上記第１の高スレッショルドに等しい時に第１の
   高スレッショルド同期出力信号を与えかつ上記和が上記
   第２の高スレッショルドに等しい時に第２の高同期出力
   信号を与え、選択された第１及び第２の低スレッショル
   ドに応じて上記和が上記第１の高スレッショルドに等し
   いかまたは上記第１の低スレッショルドに等しいかある
   いはそれよりも大きい時に第１の低スレッショルド同期
   出力信号を与え、かつ上記和が上記第２の高スレッショ
   ルドに等しいかまたは上記第２の低スレッショルドに等
   しいかあるいはそれよりも小さい時に第２の低同期出力
   信号を与えるように結合されたことを特徴とする請求項
   ５記載のコレレータ。
7. （７）上記データストリームは回転ヘッド磁気記録／再
   生回路を用いて磁気記録媒体から再生されたデジタル信
   号であり、上記第１の相関語はヘッドが上記媒体を通過
   する開始を指示するフレーム同期に対応し、上記第２の
   相関語はそれぞれのヘッド通過内のデータブロックの開
   始を指示するブロック同期に対応することを特徴とする
   請求項５記載のコレレータ。
8. （８）上記第１の手段は多数の直列接続したフリップフ
   ロップを有する同期直列対並列シフトレジスタであり、
   それぞれのフリップフロップはそれぞれ非反転及び反転
   出力を有し、上記フリップフロップはそれぞれの受けた
   直列データビットをそれぞれのクロックパルスと同期し
   て１ビット位置だけシフトするように結合されており、
   上記相関語の２進１を上記直列データストリームと比較
   するように使用されるそれぞれのフリップフロップは上
   記第１の手段の１つの上記出力として結合されたその非
   反転出力を有し、上記相関語の２進０を上記直列データ
   ストリームと比較するように使用されているそれぞれの
   フリップフロツプは上記第１の手段の１つの上記出力と
   して結合されたその反転出力を有することを特徴とする
   請求項１記載のコレレータ。