JP2002204146A - フリップフロップ回路及び半導体装置 - Google Patents
フリップフロップ回路及び半導体装置Info
- Publication number
- JP2002204146A JP2002204146A JP2000402735A JP2000402735A JP2002204146A JP 2002204146 A JP2002204146 A JP 2002204146A JP 2000402735 A JP2000402735 A JP 2000402735A JP 2000402735 A JP2000402735 A JP 2000402735A JP 2002204146 A JP2002204146 A JP 2002204146A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- clock signal
- signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【課題】 レイアウト面積及び内部消費電力を増大させ
ることなく、クロックツリーで消費される電力を低減さ
せること。 【解決手段】 クロック生成回路で第１のクロック信号
及びこの第１のクロック信号より遅延した第２のクロッ
ク信号を生成し、これら第１のクロック信号がハイレベ
ルで且つ第２のクロック信号がローレベルの期間及び第
１のクロック信号がローレベルで且つ第２のクロック信
号がハイレベルの期間、入力される論理値が通過して出
力に伝達されるスイッチ回路を論理値を保持する論理値
保持回路の前段に配置するフリップフロップ回路の構成
により、レイアウト面積を増大させることなく消費電力
を低減させることができる。
ることなく、クロックツリーで消費される電力を低減さ
せること。 【解決手段】 クロック生成回路で第１のクロック信号
及びこの第１のクロック信号より遅延した第２のクロッ
ク信号を生成し、これら第１のクロック信号がハイレベ
ルで且つ第２のクロック信号がローレベルの期間及び第
１のクロック信号がローレベルで且つ第２のクロック信
号がハイレベルの期間、入力される論理値が通過して出
力に伝達されるスイッチ回路を論理値を保持する論理値
保持回路の前段に配置するフリップフロップ回路の構成
により、レイアウト面積を増大させることなく消費電力
を低減させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、同期動作する順序
論理回路に係り、特にＤＥＴ（Double Edge Trigger)の
フリップフロップ及びこのＤＥＴフリップフロップを搭
載した半導体装置に関する。
論理回路に係り、特にＤＥＴ（Double Edge Trigger)の
フリップフロップ及びこのＤＥＴフリップフロップを搭
載した半導体装置に関する。
【０００２】
【従来の技術】近年、ＬＳＩの動作周波数の高速化に伴
って、フリップフロップ等の同期回路を駆動するクロッ
クツリーで消費される電力が増大し、ＬＳＩチップ全体
の消費電力に占める割合が大きくなってきている。ま
た、高速なクロックを大面積のチップ全体にクロックス
キューを小さく抑えつつ分配する場合、特にクロック周
波数がＧＨｚオーダーに達した場合にクロック配線に寄
生するインダクタンス成分の効果が顕著となり、スキュ
ーの小さいクロック信号を分配することが困難となる。
って、フリップフロップ等の同期回路を駆動するクロッ
クツリーで消費される電力が増大し、ＬＳＩチップ全体
の消費電力に占める割合が大きくなってきている。ま
た、高速なクロックを大面積のチップ全体にクロックス
キューを小さく抑えつつ分配する場合、特にクロック周
波数がＧＨｚオーダーに達した場合にクロック配線に寄
生するインダクタンス成分の効果が顕著となり、スキュ
ーの小さいクロック信号を分配することが困難となる。
【０００３】このような問題を解決する一つの手段とし
て、分配するクロック周波数を従来の１／２に下げて、
その代りに従来クロック信号の立上がり／立下がり（ri
se/fall)いずれか一方のエッジでしかラッチ動作をしな
いsingle edge trigger 型フリップフロップ（ＳＥＴ−
Ｆ／Ｆ）を、立上がり／立下がりの両方のエッジで動作
するフリップフロップ（ＤＥＴ−Ｆ／Ｆ）に置き換える
方法がある。
て、分配するクロック周波数を従来の１／２に下げて、
その代りに従来クロック信号の立上がり／立下がり（ri
se/fall)いずれか一方のエッジでしかラッチ動作をしな
いsingle edge trigger 型フリップフロップ（ＳＥＴ−
Ｆ／Ｆ）を、立上がり／立下がりの両方のエッジで動作
するフリップフロップ（ＤＥＴ−Ｆ／Ｆ）に置き換える
方法がある。
【０００４】また、パイプライン動作するロジックＬＳ
Ｉ回路では、動作周波数の増大と伴にパイプラインステ
ージを分割するフリップフロップ回路の個数が増加し、
フリップフロップがチップレイアウト全体の面積に占め
る割合が増大してきている。このことから、フリップフ
ロップ回路の小面積化もＬＳＩ回路設計において非常に
重要な課題となる。
Ｉ回路では、動作周波数の増大と伴にパイプラインステ
ージを分割するフリップフロップ回路の個数が増加し、
フリップフロップがチップレイアウト全体の面積に占め
る割合が増大してきている。このことから、フリップフ
ロップ回路の小面積化もＬＳＩ回路設計において非常に
重要な課題となる。
【０００５】まず、以降の説明に必要な回路単位の定義
を図９〜図１６に示す。図９は入力クロック信号ＣＫが
ローレベルの期間に値をラッチするマスターラッチを示
しており、（１）がクロック生成回路を、（２）がラッ
チ回路を、（３）はマスターラッチを表す記号を示して
いる。
を図９〜図１６に示す。図９は入力クロック信号ＣＫが
ローレベルの期間に値をラッチするマスターラッチを示
しており、（１）がクロック生成回路を、（２）がラッ
チ回路を、（３）はマスターラッチを表す記号を示して
いる。
【０００６】図１０は入力クロック信号ＣＫがハイレベ
ルの期間に値をラッチするスレーブラッチを示してお
り、（１）がクロック生成回路を、（２）がラッチ回路
を示し、ローカルクロック（ＣＫＰ、ＣＫＰＢ）のゲー
ト入力が図９と反対になっている。（３）はスレーブラ
ッチを表した記号を示している。
ルの期間に値をラッチするスレーブラッチを示してお
り、（１）がクロック生成回路を、（２）がラッチ回路
を示し、ローカルクロック（ＣＫＰ、ＣＫＰＢ）のゲー
ト入力が図９と反対になっている。（３）はスレーブラ
ッチを表した記号を示している。
【０００７】図１１は２−１マルチプレクサを示してお
り、（１）がＸとＸＢのいずれかを選択して出力するマ
ルチプレクサの回路を、（２）はマルチプレクサを表し
た記号を示している。
り、（１）がＸとＸＢのいずれかを選択して出力するマ
ルチプレクサの回路を、（２）はマルチプレクサを表し
た記号を示している。
【０００８】図１２はクロック制御インバータを示して
おり、（１）がクロック制御インバータの回路を、
（２）はＸ，Ｙ及びそれらの反転信号ＸＢ，ＹＢで制御
されるクロック制御インバータを表した記号を示してい
る。図１３はインバータを構成するＭＯＳトランジスタ
のサイズが標準サイズ（×１）と２倍サイズ（×２）の
２通りの場合を示しており、白抜きに対して斜線で示し
たものは２倍のサイズであることを示している。
おり、（１）がクロック制御インバータの回路を、
（２）はＸ，Ｙ及びそれらの反転信号ＸＢ，ＹＢで制御
されるクロック制御インバータを表した記号を示してい
る。図１３はインバータを構成するＭＯＳトランジスタ
のサイズが標準サイズ（×１）と２倍サイズ（×２）の
２通りの場合を示しており、白抜きに対して斜線で示し
たものは２倍のサイズであることを示している。
【０００９】
【発明が解決しようとする課題】上記の定義を用いて、
従来のＳＥＴ−Ｆ／Ｆおよび２種類のＤＥＴ−Ｆ／Ｆを
消費電力とレイアウト面積の点から比較した場合、各々
のフリップフロップ回路で以下に述べるような問題が存
在する。
従来のＳＥＴ−Ｆ／Ｆおよび２種類のＤＥＴ−Ｆ／Ｆを
消費電力とレイアウト面積の点から比較した場合、各々
のフリップフロップ回路で以下に述べるような問題が存
在する。
【００１０】図１４は最も一般的なＳＥＴ−Ｆ／Ｆの従
来構成例である。図１４のようにマスターラッチ１とス
レーブラッチ２を直列接続してＳＥＴ−Ｆ／Ｆが構成さ
れている。５０はＳＥＴ−Ｆ／Ｆを表す記号である。こ
のフリップフロップ回路では入力クロックＣＫ１の立上
がりエッジのみで入力データＤの論理値をラッチするた
め、後述するＤＥＴ−Ｆ／Ｆと同一タイミングでラッチ
動作をさせるためには、ＤＥＴ−Ｆ／Ｆに供給するクロ
ックの２倍の周波数のクロック信号を供給する必要があ
り、ＬＳＩ内のクロックツリー（図示せず）での消費電
力が大きくなるという欠点がある。
来構成例である。図１４のようにマスターラッチ１とス
レーブラッチ２を直列接続してＳＥＴ−Ｆ／Ｆが構成さ
れている。５０はＳＥＴ−Ｆ／Ｆを表す記号である。こ
のフリップフロップ回路では入力クロックＣＫ１の立上
がりエッジのみで入力データＤの論理値をラッチするた
め、後述するＤＥＴ−Ｆ／Ｆと同一タイミングでラッチ
動作をさせるためには、ＤＥＴ−Ｆ／Ｆに供給するクロ
ックの２倍の周波数のクロック信号を供給する必要があ
り、ＬＳＩ内のクロックツリー（図示せず）での消費電
力が大きくなるという欠点がある。
【００１１】図１５はＤＥＴ−Ｆ／Ｆの従来構成例（従
来例１）である。図に示す如くマスターラッチ３とスレ
ーブラッチ４の入力同士を共通接続し、各ラッチの出力
を２−１マルチプレクサ５に接続して構成されている。
この時、マスターラッチ３、スレーブラッチ４を駆動す
るクロックＣＫ２は、図１４に示したＳＥＴ−Ｆ／Ｆを
駆動するクロック信号ＣＫ１の１／２の周波数を持って
いる。また、２−１マルチプレクサ５のセレクト信号と
しては、（３）に示すようにクロックＣＫ２を入力する
２個のインバータを接続して成るインバータチェインか
ら構成されたクロック生成回路６により生成されるＣＫ
２Ｐ、ＣＫ２ＰＢを使用する。
来例１）である。図に示す如くマスターラッチ３とスレ
ーブラッチ４の入力同士を共通接続し、各ラッチの出力
を２−１マルチプレクサ５に接続して構成されている。
この時、マスターラッチ３、スレーブラッチ４を駆動す
るクロックＣＫ２は、図１４に示したＳＥＴ−Ｆ／Ｆを
駆動するクロック信号ＣＫ１の１／２の周波数を持って
いる。また、２−１マルチプレクサ５のセレクト信号と
しては、（３）に示すようにクロックＣＫ２を入力する
２個のインバータを接続して成るインバータチェインか
ら構成されたクロック生成回路６により生成されるＣＫ
２Ｐ、ＣＫ２ＰＢを使用する。
【００１２】この図１５に示したような回路構成にする
ことで、クロック信号ＣＫ２の立上がり／立下がりの両
方のエッジで入力データＤの論理値をラッチするＤＥＴ
−Ｆ／Ｆが実現でき、ＳＥＴ−Ｆ／Ｆと同一タイミング
で動作し且つ供給クロック信号の周波数を１／２に下げ
ることができ、クロックツリーの消費電力は小さくなる
ことが期待されるが、マルチプレクサ５のように駆動す
る素子が増えているため消費電力削減効果はない。しか
も、この回路ではマスター、スレーブの２つのラッチ
３、４に加えて出力部に２−１マルチプレクサ５を必要
とするため、図１４に示した従来ののＳＥＴ−Ｆ／Ｆと
比べてレイアウト面積が大きくなるという欠点がある。
ことで、クロック信号ＣＫ２の立上がり／立下がりの両
方のエッジで入力データＤの論理値をラッチするＤＥＴ
−Ｆ／Ｆが実現でき、ＳＥＴ−Ｆ／Ｆと同一タイミング
で動作し且つ供給クロック信号の周波数を１／２に下げ
ることができ、クロックツリーの消費電力は小さくなる
ことが期待されるが、マルチプレクサ５のように駆動す
る素子が増えているため消費電力削減効果はない。しか
も、この回路ではマスター、スレーブの２つのラッチ
３、４に加えて出力部に２−１マルチプレクサ５を必要
とするため、図１４に示した従来ののＳＥＴ−Ｆ／Ｆと
比べてレイアウト面積が大きくなるという欠点がある。
【００１３】図１６は図１５に示した従来例と同様に、
入力クロック信号ＣＫ２の立上がり／立下がりの両エッ
ジで入力データＤの論理値をラッチするＤＥＴ−Ｆ／Ｆ
の従来構成例（従来例２）を示した図である。この回路
はデータ保持用のスレーブラッチ７と、このスレーブラ
ッチ７を駆動するパルス信号ＰＣＫを生成するマルチプ
レクサ８から構成され、更にマルチプレクサ８の入力で
あるクロックＣＫ２Ｐ、ＣＫ２ＰＢとその遅延信号ＤＣ
Ｋ２Ｐ、ＤＣＫ２ＰＢを生成する複数インバータのイン
バータチェインで構成されるクロック生成回路９を有し
ている。マルチプレクサ８はＣＫ２Ｐ、ＣＫ２ＰＢとそ
の遅延信号ＤＣＫ２Ｐ、ＤＣＫ２ＰＢのexclusiveＯＲ
（ＥＯＲ）演算を行って、パルス信号ＰＣＫを生成す
る。
入力クロック信号ＣＫ２の立上がり／立下がりの両エッ
ジで入力データＤの論理値をラッチするＤＥＴ−Ｆ／Ｆ
の従来構成例（従来例２）を示した図である。この回路
はデータ保持用のスレーブラッチ７と、このスレーブラ
ッチ７を駆動するパルス信号ＰＣＫを生成するマルチプ
レクサ８から構成され、更にマルチプレクサ８の入力で
あるクロックＣＫ２Ｐ、ＣＫ２ＰＢとその遅延信号ＤＣ
Ｋ２Ｐ、ＤＣＫ２ＰＢを生成する複数インバータのイン
バータチェインで構成されるクロック生成回路９を有し
ている。マルチプレクサ８はＣＫ２Ｐ、ＣＫ２ＰＢとそ
の遅延信号ＤＣＫ２Ｐ、ＤＣＫ２ＰＢのexclusiveＯＲ
（ＥＯＲ）演算を行って、パルス信号ＰＣＫを生成す
る。
【００１４】ＰＣＫはＣＫ２の立上がり／立下がりの両
クロックエッジでハイレベルとなり、パルスがハイレベ
ル期間にスレーブラッチ７内のパストランジスタがスル
ー状態となり、そのタイミングでスレーブラッチ７で入
力データＤがラッチされる。従って、データＤのラッチ
タイミングはやはりＳＥＴ−Ｆ／Ｆと同一になる。
クロックエッジでハイレベルとなり、パルスがハイレベ
ル期間にスレーブラッチ７内のパストランジスタがスル
ー状態となり、そのタイミングでスレーブラッチ７で入
力データＤがラッチされる。従って、データＤのラッチ
タイミングはやはりＳＥＴ−Ｆ／Ｆと同一になる。
【００１５】この回路では、ラッチ回路がスレーブｌ個
に削減されたことにより回路のレイアウト面積は小さく
なることが期待されるが、実際にはクロック生成回路９
が占めるレイアウト面積が増えるため、ＤＥＴ−Ｆ／Ｆ
全体のレイアウトサイズは図１５に示した従来のＤＥＴ
−Ｆ／Ｆと比べてさほど小さくならない。また、クロッ
クツリーでの消費電力についても、ラッチ回路がスレー
ブｌ個に削減された代りにクロック生成回路９での消費
電力が新たに発生すること及びスレーブラッチ７を駆動
するパルス信号ＰＣＫの周波数はクロックＣＫ２の２倍
でクロックＣＫ１と同じであるため、ラッチ回路の充放
電回数がＣＫ１を用いた場合と同一となり、低消費電力
化は期待できない。
に削減されたことにより回路のレイアウト面積は小さく
なることが期待されるが、実際にはクロック生成回路９
が占めるレイアウト面積が増えるため、ＤＥＴ−Ｆ／Ｆ
全体のレイアウトサイズは図１５に示した従来のＤＥＴ
−Ｆ／Ｆと比べてさほど小さくならない。また、クロッ
クツリーでの消費電力についても、ラッチ回路がスレー
ブｌ個に削減された代りにクロック生成回路９での消費
電力が新たに発生すること及びスレーブラッチ７を駆動
するパルス信号ＰＣＫの周波数はクロックＣＫ２の２倍
でクロックＣＫ１と同じであるため、ラッチ回路の充放
電回数がＣＫ１を用いた場合と同一となり、低消費電力
化は期待できない。
【００１６】結局、図１５に示した従来のＤＥＴ−Ｆ／
Ｆでは、フリップフロップ内のローカルクロックツリー
での消費電力を図１４に示したＳＥＴ−Ｆ／Ｆと同一と
することができるが、上位クロックツリーの消費電力が
低減できないと共にレイアウト面積が増大してしまう。
図１６に示した従来のＤＥＴ−Ｆ／Ｆでは、上位クロッ
クツリーの消費電力を図１４に示したＳＥＴ−Ｆ／Ｆよ
りも低減できるが、フリップフロップ内のローカルクロ
ックツリーでの消費電力が増大してしまうと共にレイア
ウト面積が増大してしまうという問題があった。
Ｆでは、フリップフロップ内のローカルクロックツリー
での消費電力を図１４に示したＳＥＴ−Ｆ／Ｆと同一と
することができるが、上位クロックツリーの消費電力が
低減できないと共にレイアウト面積が増大してしまう。
図１６に示した従来のＤＥＴ−Ｆ／Ｆでは、上位クロッ
クツリーの消費電力を図１４に示したＳＥＴ−Ｆ／Ｆよ
りも低減できるが、フリップフロップ内のローカルクロ
ックツリーでの消費電力が増大してしまうと共にレイア
ウト面積が増大してしまうという問題があった。
【００１７】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、レイアウト面積
及びフリップフロップ内のローカルクロックツリーでの
消費電力を増大させることなく、上位クロックツリーで
消費される電力を低減させることができるフリップフロ
ップ回路及びこのフリップフロップ回路を搭載した半導
体装置を提供することである。
るためになされたもので、その目的は、レイアウト面積
及びフリップフロップ内のローカルクロックツリーでの
消費電力を増大させることなく、上位クロックツリーで
消費される電力を低減させることができるフリップフロ
ップ回路及びこのフリップフロップ回路を搭載した半導
体装置を提供することである。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明の特徴は、第１のクロック信号とそ
の反転信号及びこの第１のクロック信号より遅延した第
２のクロック信号とその反転信号を生成するクロック生
成回路と、前記クロック生成回路により生成された第１
のクロック信号がハイレベルで且つ第２のクロック信号
がローレベルの期間及び第１のクロック信号がローレベ
ルで且つ第２のクロック信号がハイレベルの期間、入力
される論理値を通過させて出力に伝達するスイッチ回路
と、前記スイッチ回路を通過した論理値を保持する論理
値保持回路と、前記論理値保持回路が保持する論理値を
出力する出力回路とを具備することにある。
に、請求項１の発明の特徴は、第１のクロック信号とそ
の反転信号及びこの第１のクロック信号より遅延した第
２のクロック信号とその反転信号を生成するクロック生
成回路と、前記クロック生成回路により生成された第１
のクロック信号がハイレベルで且つ第２のクロック信号
がローレベルの期間及び第１のクロック信号がローレベ
ルで且つ第２のクロック信号がハイレベルの期間、入力
される論理値を通過させて出力に伝達するスイッチ回路
と、前記スイッチ回路を通過した論理値を保持する論理
値保持回路と、前記論理値保持回路が保持する論理値を
出力する出力回路とを具備することにある。
【００１９】請求項２の発明の特徴は、第１のクロック
信号とその反転信号及びこの第１のクロック信号より遅
延した第２のクロック信号とその反転信号を生成する回
路で、複数のインバータを接続して形成されたインバー
タチェインにより構成されるクロック生成回路と、前記
クロック生成回路により生成された第１のクロック信号
がハイレベルで且つ第２のクロック信号がローレベルの
期間及び第１のクロック信号がローレベルで且つ第２の
クロック信号がハイレベルの期間、入力される論理値を
通過させて出力に伝達する回路で、２個のパストランジ
スタを直列接続して成る第１の回路と２個のパストラン
ジスタを直列接続して成る第２の回路とを並列接続して
構成されるスイッチ回路と、前記スイッチ回路を通過し
た論理値を保持する論理値保持回路と、前記論理値保持
回路が保持する論理値を出力する出力回路とを具備する
ことにある。
信号とその反転信号及びこの第１のクロック信号より遅
延した第２のクロック信号とその反転信号を生成する回
路で、複数のインバータを接続して形成されたインバー
タチェインにより構成されるクロック生成回路と、前記
クロック生成回路により生成された第１のクロック信号
がハイレベルで且つ第２のクロック信号がローレベルの
期間及び第１のクロック信号がローレベルで且つ第２の
クロック信号がハイレベルの期間、入力される論理値を
通過させて出力に伝達する回路で、２個のパストランジ
スタを直列接続して成る第１の回路と２個のパストラン
ジスタを直列接続して成る第２の回路とを並列接続して
構成されるスイッチ回路と、前記スイッチ回路を通過し
た論理値を保持する論理値保持回路と、前記論理値保持
回路が保持する論理値を出力する出力回路とを具備する
ことにある。
【００２０】請求項３の発明の特徴は、第１のクロック
信号とその反転信号及び前記第１のクロック信号より遅
延した第２のクロック信号とその反転信号を生成する回
路で、複数のインバータを接続して形成されたインバー
タチェインにより構成されるクロック生成回路と、第１
のパストランジスタと第２のパストランジスタの入力を
共通接続し、第１のパストランジスタの出力と第３のパ
ストランジスタの入力を接続し、第２のパストランジス
タの出力と第４のパストランジスタの入力を接続し、第
３のパストランジスタと第４のパストランジスタの出力
を共通接続した構成を有し、更に前記クロック生成回路
で生成された前記第１のクロック信号が前記第１のパス
トランジスタのＰＭＯＳゲートに前記第１のクロック信
号の反転信号が前記第１のパストランジスタのＮＭＯＳ
ゲートに入力され、前記第１のクロック信号の反転信号
が前記第２のパストランジスタのＰＭＯＳゲートに前記
第１のクロック信号が前記第２のパストランジスタのＮ
ＭＯＳゲートに入力され、及び前記第２のクロック信号
の反転信号が前記第３のパストランジスタのＰＭＯＳゲ
ートに前記第２のクロック信号が前記第３のパストラン
ジスタのＮＭＯＳゲートに入力され、前記第２のクロッ
ク信号が前記第４のパストランジスタのＰＭＯＳゲート
に前記第２のクロック信号の反転信号が前記第４のパス
トランジスタのＮＭＯＳゲートに入力される信号接続経
路を有するスイッチ回路と、前記スイッチ回路を通過し
た論理値を保持する論理値保持回路と、前記論理値保持
回路が保持する論理値を出力する出力回路とを具備する
ことにある。
信号とその反転信号及び前記第１のクロック信号より遅
延した第２のクロック信号とその反転信号を生成する回
路で、複数のインバータを接続して形成されたインバー
タチェインにより構成されるクロック生成回路と、第１
のパストランジスタと第２のパストランジスタの入力を
共通接続し、第１のパストランジスタの出力と第３のパ
ストランジスタの入力を接続し、第２のパストランジス
タの出力と第４のパストランジスタの入力を接続し、第
３のパストランジスタと第４のパストランジスタの出力
を共通接続した構成を有し、更に前記クロック生成回路
で生成された前記第１のクロック信号が前記第１のパス
トランジスタのＰＭＯＳゲートに前記第１のクロック信
号の反転信号が前記第１のパストランジスタのＮＭＯＳ
ゲートに入力され、前記第１のクロック信号の反転信号
が前記第２のパストランジスタのＰＭＯＳゲートに前記
第１のクロック信号が前記第２のパストランジスタのＮ
ＭＯＳゲートに入力され、及び前記第２のクロック信号
の反転信号が前記第３のパストランジスタのＰＭＯＳゲ
ートに前記第２のクロック信号が前記第３のパストラン
ジスタのＮＭＯＳゲートに入力され、前記第２のクロッ
ク信号が前記第４のパストランジスタのＰＭＯＳゲート
に前記第２のクロック信号の反転信号が前記第４のパス
トランジスタのＮＭＯＳゲートに入力される信号接続経
路を有するスイッチ回路と、前記スイッチ回路を通過し
た論理値を保持する論理値保持回路と、前記論理値保持
回路が保持する論理値を出力する出力回路とを具備する
ことにある。
【００２１】請求項４の発明の特徴は、第１のクロック
信号とその反転信号及びこの第１のクロック信号より遅
延した第２のクロック信号とその反転信号を生成する回
路で、複数のインバータを接続して形成されたインバー
タチェインにより構成されるクロック生成回路と、前記
クロック生成回路により生成された第１のクロック信号
がハイレベルで且つ第２のクロック信号がローレベルの
期間及び第１のクロック信号がローレベルで且つ第２の
クロック信号がハイレベルの期間、入力される論理値を
通過させて出力に伝達する回路で、２個のクロック制御
インバータを並列接続して構成されるスイッチ回路と、
前記スイッチ回路を通過した論理値を保持する論理値保
持回路と、前記論理値保持回路が保持する論理値を出力
する出力回路とを具備することにある。
信号とその反転信号及びこの第１のクロック信号より遅
延した第２のクロック信号とその反転信号を生成する回
路で、複数のインバータを接続して形成されたインバー
タチェインにより構成されるクロック生成回路と、前記
クロック生成回路により生成された第１のクロック信号
がハイレベルで且つ第２のクロック信号がローレベルの
期間及び第１のクロック信号がローレベルで且つ第２の
クロック信号がハイレベルの期間、入力される論理値を
通過させて出力に伝達する回路で、２個のクロック制御
インバータを並列接続して構成されるスイッチ回路と、
前記スイッチ回路を通過した論理値を保持する論理値保
持回路と、前記論理値保持回路が保持する論理値を出力
する出力回路とを具備することにある。
【００２２】請求項５の発明の特徴は、第１のクロック
信号とその反転信号及び前記第１のクロック信号より遅
延した第２のクロック信号とその反転信号を生成する回
路で、複数のインバータを接続して形成されたインバー
タチェインにより構成されるクロック生成回路と、第１
のクロック制御インバータと第２のクロック制御インバ
ータの入力を共通接続すると共に、出力を共通接続した
構成を有し、前記クロック生成回路で生成された前記第
１のクロック信号が前記第１のクロック制御インバータ
の第１のＰＭＯＳゲートに前記第１のクロック信号の反
転信号が前記第１のクロック制御インバータの第１のＮ
ＭＯＳゲートに入力され、前記第２のクロック信号の反
転信号が前記第１のクロック制御インバータの第２のＰ
ＭＯＳゲートに前記第２のクロック信号が前記第１のク
ロック制御インバータの第２のＮＭＯＳゲートに入力さ
れ、及び前記第１のクロック信号の反転信号が前記第２
のクロック制御インバータの第１のＰＭＯＳゲートに前
記第１のクロック信号が前記第２のクロック制御インバ
ータの第１のＮＭＯＳゲートに入力され、前記第２のク
ロック信号が前記第２のクロック制御インバータの第２
のＰＭＯＳゲートに前記第２のクロック信号の反転信号
が前記第２のクロック制御インバータの第２のＮＭＯＳ
ゲートに入力される信号接続経路を有するスイッチ回路
と、前記スイッチ回路を通過した論理値を保持する論理
値保持回路と、前記論理値保持回路が保持する論理値を
出力する出力回路とを具備することにある。
信号とその反転信号及び前記第１のクロック信号より遅
延した第２のクロック信号とその反転信号を生成する回
路で、複数のインバータを接続して形成されたインバー
タチェインにより構成されるクロック生成回路と、第１
のクロック制御インバータと第２のクロック制御インバ
ータの入力を共通接続すると共に、出力を共通接続した
構成を有し、前記クロック生成回路で生成された前記第
１のクロック信号が前記第１のクロック制御インバータ
の第１のＰＭＯＳゲートに前記第１のクロック信号の反
転信号が前記第１のクロック制御インバータの第１のＮ
ＭＯＳゲートに入力され、前記第２のクロック信号の反
転信号が前記第１のクロック制御インバータの第２のＰ
ＭＯＳゲートに前記第２のクロック信号が前記第１のク
ロック制御インバータの第２のＮＭＯＳゲートに入力さ
れ、及び前記第１のクロック信号の反転信号が前記第２
のクロック制御インバータの第１のＰＭＯＳゲートに前
記第１のクロック信号が前記第２のクロック制御インバ
ータの第１のＮＭＯＳゲートに入力され、前記第２のク
ロック信号が前記第２のクロック制御インバータの第２
のＰＭＯＳゲートに前記第２のクロック信号の反転信号
が前記第２のクロック制御インバータの第２のＮＭＯＳ
ゲートに入力される信号接続経路を有するスイッチ回路
と、前記スイッチ回路を通過した論理値を保持する論理
値保持回路と、前記論理値保持回路が保持する論理値を
出力する出力回路とを具備することにある。
【００２３】請求項６の発明の特徴は、第１のクロック
信号がハイレベルで且つ第２のクロック信号がローレベ
ルの期間及び第１のクロック信号がローレベルで且つ第
２のクロック信号がハイレベルの期間、入力される論理
値を通過させて出力に伝達するスイッチ回路と、前記ス
イッチ回路を通過した論理値を保持する論理値保持回路
と、前記論理値保持回路が保持する論理値を出力する出
力回路とから構成されるフリップフロップを複数個具備
し、且つ、これら複数のフリップフロップに供給する第
１のクロック信号とその反転信号及び前記第１のクロッ
ク信号より遅延した第２のクロック信号とその反転信号
を生成する共通のクロック生成回路を具備することにあ
る。
信号がハイレベルで且つ第２のクロック信号がローレベ
ルの期間及び第１のクロック信号がローレベルで且つ第
２のクロック信号がハイレベルの期間、入力される論理
値を通過させて出力に伝達するスイッチ回路と、前記ス
イッチ回路を通過した論理値を保持する論理値保持回路
と、前記論理値保持回路が保持する論理値を出力する出
力回路とから構成されるフリップフロップを複数個具備
し、且つ、これら複数のフリップフロップに供給する第
１のクロック信号とその反転信号及び前記第１のクロッ
ク信号より遅延した第２のクロック信号とその反転信号
を生成する共通のクロック生成回路を具備することにあ
る。
【００２４】請求項７の発明の特徴は、順序論理回路を
含む論理回路を有する半導体装置において、他の論理回
路部分よりも２倍の周波数で動作させたい論理回路部分
の順序論理回路として、請求項１に記載のフリップフロ
ップ回路を用い、論理回路全体に１種類の周波数のクロ
ックだけを供給することにある。
含む論理回路を有する半導体装置において、他の論理回
路部分よりも２倍の周波数で動作させたい論理回路部分
の順序論理回路として、請求項１に記載のフリップフロ
ップ回路を用い、論理回路全体に１種類の周波数のクロ
ックだけを供給することにある。
【００２５】請求項８の発明の特徴は、順序論理回路を
含む論理回路を有する半導体装置において、所定周波数
で動作させたい順序論理回路として、請求項１に記載の
フリップフロップ回路を用い、前記順序論理回路に前記
所定周波数の半分の周波数のクロックを供給することに
ある。
含む論理回路を有する半導体装置において、所定周波数
で動作させたい順序論理回路として、請求項１に記載の
フリップフロップ回路を用い、前記順序論理回路に前記
所定周波数の半分の周波数のクロックを供給することに
ある。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明のフリップフロッ
プ回路の一実施形態に係る構成を示した図である。フリ
ップフロップ回路は、スイッチ回路１１と論理値保持＆
出力回路１２及びクロック生成回路１３から構成されて
いる。尚、フリップフロップ全体を（ｐ）で示した記号
で表し、スイッチ回路１１と論理値保持＆出力回路１２
のみを（ｑ）で示した記号で表すものとする。
に基づいて説明する。図１は、本発明のフリップフロッ
プ回路の一実施形態に係る構成を示した図である。フリ
ップフロップ回路は、スイッチ回路１１と論理値保持＆
出力回路１２及びクロック生成回路１３から構成されて
いる。尚、フリップフロップ全体を（ｐ）で示した記号
で表し、スイッチ回路１１と論理値保持＆出力回路１２
のみを（ｑ）で示した記号で表すものとする。
【００２７】次に本実施形態の動作について説明する。
本例のフリップフロップ回路はクロック生成回路１３に
よって図２（ｂ）で示したクロックＣＫ２から生成され
る図２（ｃ）で示したＣＫ２Ｐと、図２（ｄ）で示した
その遅延信号ＤＣＫ２Ｐを用いる。ここでは図示してい
ないが、実際にはＣＫ２Ｐの反転信号及びＤＣＫ２Ｐの
反転信号も用いる。本例は、これらのクロック信号から
パルス信号を生成するのではなく、これらクロック信号
で制御されるスイッチ回路１１を入力データＤに対して
初段に設け、その後段に、論理値保持＆出力回路１２を
接続した構造を有している。
本例のフリップフロップ回路はクロック生成回路１３に
よって図２（ｂ）で示したクロックＣＫ２から生成され
る図２（ｃ）で示したＣＫ２Ｐと、図２（ｄ）で示した
その遅延信号ＤＣＫ２Ｐを用いる。ここでは図示してい
ないが、実際にはＣＫ２Ｐの反転信号及びＤＣＫ２Ｐの
反転信号も用いる。本例は、これらのクロック信号から
パルス信号を生成するのではなく、これらクロック信号
で制御されるスイッチ回路１１を入力データＤに対して
初段に設け、その後段に、論理値保持＆出力回路１２を
接続した構造を有している。
【００２８】図３は上記したスイッチ回路の真理値表で
ある。スイッチ回路１１は、ＣＫ２Ｐがハイレベル（hi
gh）、ＤＣＫ２Ｐがローレベル（low ）の期間に入力と
出力が導通状態となって、入力データＩＮが論理値保持
＆出力回路１２に入力されてラッチされる。また、スイ
ッチ回路１１は、ＣＫ２Ｐがローレベル、ＤＣＫ２Ｐが
ハイレベルの期間にも、入力と出力が導通状態となっ
て、入力データＩＮが論理値保持＆出力回路１２に入力
されてラッチされる。尚、図中の（Ａ）、（Ｂ）の表記
はＩＮがＯＵＴに出力される際の経路（図４、図５）に
対応している。
ある。スイッチ回路１１は、ＣＫ２Ｐがハイレベル（hi
gh）、ＤＣＫ２Ｐがローレベル（low ）の期間に入力と
出力が導通状態となって、入力データＩＮが論理値保持
＆出力回路１２に入力されてラッチされる。また、スイ
ッチ回路１１は、ＣＫ２Ｐがローレベル、ＤＣＫ２Ｐが
ハイレベルの期間にも、入力と出力が導通状態となっ
て、入力データＩＮが論理値保持＆出力回路１２に入力
されてラッチされる。尚、図中の（Ａ）、（Ｂ）の表記
はＩＮがＯＵＴに出力される際の経路（図４、図５）に
対応している。
【００２９】従って、図２（ｃ）、（ｄ）で示すよう
に、ＣＫ２の立上がりと、立ち下がりσ期間にスイッチ
回路１１が導通するため、ＣＫ２の両方のエッジでデー
タＤが論理値保持＆出力回路１２にラッチされ、ＤＥＴ
−Ｆ／Ｆの動作が実現されている。このＤＥＴ−Ｆ／Ｆ
では、スイッチ回路１１を駆動するＣＫ２Ｐ，ＤＣＫ２
Ｐの各クロック信号はクロックＣＫ２と同一の周波数で
あり、従来例のＳＥＴ−Ｆ／Ｆで用いるクロックＣＫ１
（図２（ａ）参照）に比べて１／２の周波数となってい
る。従って、スイッチ回路１１の各素子での充放電回数
も１／２で、内部の電力消費を低減させることができ
る。
に、ＣＫ２の立上がりと、立ち下がりσ期間にスイッチ
回路１１が導通するため、ＣＫ２の両方のエッジでデー
タＤが論理値保持＆出力回路１２にラッチされ、ＤＥＴ
−Ｆ／Ｆの動作が実現されている。このＤＥＴ−Ｆ／Ｆ
では、スイッチ回路１１を駆動するＣＫ２Ｐ，ＤＣＫ２
Ｐの各クロック信号はクロックＣＫ２と同一の周波数で
あり、従来例のＳＥＴ−Ｆ／Ｆで用いるクロックＣＫ１
（図２（ａ）参照）に比べて１／２の周波数となってい
る。従って、スイッチ回路１１の各素子での充放電回数
も１／２で、内部の電力消費を低減させることができ
る。
【００３０】図４は図１に示したフリップフロップ回路
の第１の実施例である詳細構成例を示した回路図であ
る。スイッチ回路１１は、２個のパストランジスタ２１
ａを直列接続した回路と２個のパストランジスタ２１ｂ
直列接続した回路を並列接続した構成で、計４個のパス
トランジスタを用いて構成されている。尚、パストラン
ジスタ２１ａと２１ｂは同一のものである。
の第１の実施例である詳細構成例を示した回路図であ
る。スイッチ回路１１は、２個のパストランジスタ２１
ａを直列接続した回路と２個のパストランジスタ２１ｂ
直列接続した回路を並列接続した構成で、計４個のパス
トランジスタを用いて構成されている。尚、パストラン
ジスタ２１ａと２１ｂは同一のものである。
【００３１】論理値保持＆出力回路１２はデータを保持
する２個のインバータ２２と出力用インバータ２３とか
ら構成されている。クロック生成回路１３は複数のイン
バータ２４、２５から成るインバータチェインで構成さ
れている。
する２個のインバータ２２と出力用インバータ２３とか
ら構成されている。クロック生成回路１３は複数のイン
バータ２４、２５から成るインバータチェインで構成さ
れている。
【００３２】クロック生成回路１３はクロックＣＫ２Ｐ
とその遅延クロックＤＣＫ２Ｐを発生し、更にそれらの
反転信号ＣＫ２ＰＢ，ＤＣＫ２ＰＢを発生して、スイッ
チ回路１１の各パストランジスタ２１ａ、２１ｂのゲー
トに供給する。図２（ｃ），（ｄ）から分かるように、
ＣＫ２ＰとＤＣＫ２ＰＢがハイレベルの期間、即ち、Ｃ
Ｋ２Ｐの立上がりにパス（Ａ）が導通し、ＣＫ２ＰＢと
ＤＣＫ２Ｐがハイレベルの期間、即ち、ＣＫ２Ｐの立下
がりにパス（Ｂ）が導通する。論理値保持＆出力回路１
２の動作は従来と同様で、入力されるデータＤを２個の
インバータ２２で保持し、インバータ２３で出力する。
とその遅延クロックＤＣＫ２Ｐを発生し、更にそれらの
反転信号ＣＫ２ＰＢ，ＤＣＫ２ＰＢを発生して、スイッ
チ回路１１の各パストランジスタ２１ａ、２１ｂのゲー
トに供給する。図２（ｃ），（ｄ）から分かるように、
ＣＫ２ＰとＤＣＫ２ＰＢがハイレベルの期間、即ち、Ｃ
Ｋ２Ｐの立上がりにパス（Ａ）が導通し、ＣＫ２ＰＢと
ＤＣＫ２Ｐがハイレベルの期間、即ち、ＣＫ２Ｐの立下
がりにパス（Ｂ）が導通する。論理値保持＆出力回路１
２の動作は従来と同様で、入力されるデータＤを２個の
インバータ２２で保持し、インバータ２３で出力する。
【００３３】図５は図１に示したフリップフロップ回路
の第２の実施例である詳細構成例を示した回路図であ
る。スイッチ回路１１は２個のクロック制御インバータ
２８ａ、２８ｂを並列接続して構成されている。尚、ク
ロック制御インバータ２８ａ、２８ｂは同一のものであ
る。
の第２の実施例である詳細構成例を示した回路図であ
る。スイッチ回路１１は２個のクロック制御インバータ
２８ａ、２８ｂを並列接続して構成されている。尚、ク
ロック制御インバータ２８ａ、２８ｂは同一のものであ
る。
【００３４】論理値保持＆出力回路１２は２個のデータ
保持用のインバータ２９と出力用のインバータ３０から
構成されている。スイッチ回路１１の出力値が反転して
いるため、この部分での論理値の反転を修正するため
に、論理値保持回路と出力回路の接続方法は図４のそれ
に比べて若干変更した構造になっている。
保持用のインバータ２９と出力用のインバータ３０から
構成されている。スイッチ回路１１の出力値が反転して
いるため、この部分での論理値の反転を修正するため
に、論理値保持回路と出力回路の接続方法は図４のそれ
に比べて若干変更した構造になっている。
【００３５】クロック生成回路１３は複数のインバータ
２４、２５から成るインバータチェインで構成されてい
る。
２４、２５から成るインバータチェインで構成されてい
る。
【００３６】クロック生成回路１３はクロックＣＫ２か
らクロックＣＫ２Ｐとその遅延クロックであるＤＣＫ２
Ｐを発生し、更にそれらの反転信号ＣＫ２ＰＢ、ＤＣＫ
２ＰＢを発生して、スイッチ回路１１のクロック制御イ
ンバータ２８ａ、２８ｂのゲートに供給している。
らクロックＣＫ２Ｐとその遅延クロックであるＤＣＫ２
Ｐを発生し、更にそれらの反転信号ＣＫ２ＰＢ、ＤＣＫ
２ＰＢを発生して、スイッチ回路１１のクロック制御イ
ンバータ２８ａ、２８ｂのゲートに供給している。
【００３７】スイッチ回路１１は図２（ｃ）、（ｄ）か
ら分かるように、ＣＫ２ＰとＤＣＫ２ＰＢがハイレベル
の期間、即ち、ＣＫ２Ｐの立上がりにパス（Ａ）が導通
し、ＣＫ２ＰＢとＤＣＫ２Ｐがハイレベルの期間、即
ち、ＣＫ２Ｐの立下がりにパス（Ｂ）が導通する。論理
値保持＆出力回路１２の動作はスイッチ回路１１の出力
データが反転されるため、従来と若干異なるが、データ
保持用のインバータ２９でデータＤを保持し、出力用イ
ンバータ３０でデータＤを出力する。
ら分かるように、ＣＫ２ＰとＤＣＫ２ＰＢがハイレベル
の期間、即ち、ＣＫ２Ｐの立上がりにパス（Ａ）が導通
し、ＣＫ２ＰＢとＤＣＫ２Ｐがハイレベルの期間、即
ち、ＣＫ２Ｐの立下がりにパス（Ｂ）が導通する。論理
値保持＆出力回路１２の動作はスイッチ回路１１の出力
データが反転されるため、従来と若干異なるが、データ
保持用のインバータ２９でデータＤを保持し、出力用イ
ンバータ３０でデータＤを出力する。
【００３８】ここで、上記したフリップフロップ回路の
消費電力を算定するために以下の仮定をする。
消費電力を算定するために以下の仮定をする。
【００３９】＊図４、図５で示したフリップフロップ回
路を構成するＸ１サイズのｐＭＯＳ、ｎＭＯＳトランジ
スタのチャネル幅Ｗｐ、Ｗｎの平均値をＷ＝（Ｗｐ＋Ｗ
ｎ）／２とする。
路を構成するＸ１サイズのｐＭＯＳ、ｎＭＯＳトランジ
スタのチャネル幅Ｗｐ、Ｗｎの平均値をＷ＝（Ｗｐ＋Ｗ
ｎ）／２とする。
【００４０】＊サイズＷのトランジスタのゲートがクロ
ック信号ＣＫ１の周波数ｆで充放電されるときの消費電
力をＰｌとする。
ック信号ＣＫ１の周波数ｆで充放電されるときの消費電
力をＰｌとする。
【００４１】＊サイズＷのトランジスタのゲート容量と
ドレインの拡散容量は同程度と見なし、ドレインがクロ
ックＣＫ１の周波数ｆで充放電されるときの消費電力も
Ｐｌとする。
ドレインの拡散容量は同程度と見なし、ドレインがクロ
ックＣＫ１の周波数ｆで充放電されるときの消費電力も
Ｐｌとする。
【００４２】＊図１４の従来例で示したＳＥＴ−Ｆ／Ｆ
（従来例１）ヘクロックを供給するための上位クロック
ツリー部での消費電力をＰｇとする。
（従来例１）ヘクロックを供給するための上位クロック
ツリー部での消費電力をＰｇとする。
【００４３】また、フリップフロップの総トランジスタ
サイズをＷtotal 、フリップフロップの内部消費電力を
Ｐlocal 、ＬＳＩクロックツリーなどで消費される電力
をＰglobalで示すものとする。
サイズをＷtotal 、フリップフロップの内部消費電力を
Ｐlocal 、ＬＳＩクロックツリーなどで消費される電力
をＰglobalで示すものとする。
【００４４】上記仮定を用いると、図４に示した詳細構
成を有するＤＥＴ−Ｆ／Ｆについては、Ｗtotal ＝（パ
ストランジスタ）＋（論理値保持部）＋（出力部）＋
（クロックバッファ：×１部）＋（クロックバッファ：
×２部）＝８Ｗ＋４Ｗ＋２Ｗ＋２Ｗ×２＋２Ｗ×２×３
＝３０Ｗ Ｐlocal ＝［（パストランジスタ）＋（クロックバッフ
ァ：×１部）＋（クロックバッファ：×２部）］×（ｆ
→ｆ／２周波数変換）＝［８Ｐｌ＋４Ｐｌ×２＋４Ｐｌ
×２×３］×０．５＝２０Ｐｌ Ｐglobal＝Ｐｇ×（クロック端子容量比）×（ｆ→ｆ／
２周波数変換）＝Ｐｇ×１×０．５＝０．５Ｐｇ 図５に示した詳細構成を有するＤＥＴ−Ｆ／Ｆについて
は、Ｗtotal ＝（クロック制御インバータ）＋（論理値
保持部）＋（出力部）＋（クロックバッファ：×１部）
＋（クロックバッファ：×２部）＝１２Ｗ＋４Ｗ＋２Ｗ
＋２Ｗ×２＋２Ｗ×２×３＝３４Ｗ Ｐlocal ＝［（クロック制御インバータ）＋（クロック
バッファ：×１部）＋（クロックバッファ：×２部）］
×（ｆ→ｆ／２周波数変換）＝［８Ｐｌ＋４Ｐｌ×２＋
４Ｐｌ×２×３］×０．５＝２０Ｐｌ Ｐglobal＝Ｐｇ×（クロック端子容量比）×（ｆ→ｆ／
２周波数変換）＝Ｐｇ×１×０．５＝０．５Ｐｇ 次に参考として、図１４の従来例で示したＳＥＴ−Ｆ／
Ｆについては、 Ｗtotal ＝（マスター＋スレーブラッチ）＝１２Ｗ×２
＝２４Ｗ Ｐlocal ＝（マスター＋スレーブラッチ）＝（２Ｐｌ＋
４Ｐｌ×２）×２＝２０Ｐｌ Ｐglobal＝Ｐｇ 図１５の従来例で示したＤＥＴ−Ｆ／Ｆ（従来例２）に
ついては、 Ｗtotal ＝（マスター＋スレーブラッチ）＋（２−ｍｕ
ｘ）＋（２−ｍｕｘ駆動クロックバッファ）＝１２Ｗ×
２＋４Ｗ＋２Ｗ×２×２＝３６Ｗ Ｐlocal ＝［（マスター＋スレーブラッチ）＋（２−ｍ
ｕｘ）＋（２−ｍｕｘ駆動クロックバッファ）］×（ｆ
→ｆ／２周波数変換）＝［（２Ｐｌ＋４Ｐｌ×２）×２
＋４Ｐｌ＋４Ｐｌ×２×２］×０．５＝２０Ｐｌ Ｐglobal＝Ｐｇ×（クロック端子容量比）×（ｆ→ｆ／
２周波数変換）＝Ｐｇ×２×０．５＝Ｐｇ 図１６の従来例で示したＤＥＴ−Ｆ／Ｆ（従来例３）に
ついては、 Ｗtotal ＝（スレーブラッチ）＋（２−ｍｕｘ）＋（ク
ロックバッファ：×１部）＋（クロックバッファ：×２
部）＝１２Ｗ＋４Ｗ＋２Ｗ×２＋２Ｗ×２×３＝３２Ｗ Ｐlocal ＝（スレーブラッチ）＋（２−ｍｕｘ：ｆ動作
側）＋［（２−ｍｕｘ：ｆ／２動作側）＋（クロックバ
ッファ：×１部）＋（クロックバッファ：×２部）］×
（ｆ→ｆ／２周波数変換）＝２Ｐｌ＋４Ｐｌ×２＋４Ｐ
ｌ＋［８Ｐｌ＋４Ｐｌ×２＋４Ｐｌ×２×３］×０．５
＝３４Ｐｌ Ｐglobal＝Ｐｇ×（クロック端子容量比）×（ｆ→ｆ／
２周波数変換）＝Ｐｇ×１×０．５＝０．５Ｐｇ 図６は、上記のような仮定により求めた本例の図４、図
５に示したＤＥＴ−Ｆ／Ｆと従来例で示したＳＥＴ−Ｆ
／ＦとＤＥＴ−Ｆ／Ｆの各回路を構成する各トランジス
タのサイズ（チャネル幅）の合計値Ｗtotal と、フリッ
プフロップ内ローカルクロックツリーでの消費電力Ｐｌ
ｏｃａｌ、およびフリップフロップにクロックを供給す
る上位クロックツリーでの消費電力Ｐglobalを比較した
表図である。
成を有するＤＥＴ−Ｆ／Ｆについては、Ｗtotal ＝（パ
ストランジスタ）＋（論理値保持部）＋（出力部）＋
（クロックバッファ：×１部）＋（クロックバッファ：
×２部）＝８Ｗ＋４Ｗ＋２Ｗ＋２Ｗ×２＋２Ｗ×２×３
＝３０Ｗ Ｐlocal ＝［（パストランジスタ）＋（クロックバッフ
ァ：×１部）＋（クロックバッファ：×２部）］×（ｆ
→ｆ／２周波数変換）＝［８Ｐｌ＋４Ｐｌ×２＋４Ｐｌ
×２×３］×０．５＝２０Ｐｌ Ｐglobal＝Ｐｇ×（クロック端子容量比）×（ｆ→ｆ／
２周波数変換）＝Ｐｇ×１×０．５＝０．５Ｐｇ 図５に示した詳細構成を有するＤＥＴ−Ｆ／Ｆについて
は、Ｗtotal ＝（クロック制御インバータ）＋（論理値
保持部）＋（出力部）＋（クロックバッファ：×１部）
＋（クロックバッファ：×２部）＝１２Ｗ＋４Ｗ＋２Ｗ
＋２Ｗ×２＋２Ｗ×２×３＝３４Ｗ Ｐlocal ＝［（クロック制御インバータ）＋（クロック
バッファ：×１部）＋（クロックバッファ：×２部）］
×（ｆ→ｆ／２周波数変換）＝［８Ｐｌ＋４Ｐｌ×２＋
４Ｐｌ×２×３］×０．５＝２０Ｐｌ Ｐglobal＝Ｐｇ×（クロック端子容量比）×（ｆ→ｆ／
２周波数変換）＝Ｐｇ×１×０．５＝０．５Ｐｇ 次に参考として、図１４の従来例で示したＳＥＴ−Ｆ／
Ｆについては、 Ｗtotal ＝（マスター＋スレーブラッチ）＝１２Ｗ×２
＝２４Ｗ Ｐlocal ＝（マスター＋スレーブラッチ）＝（２Ｐｌ＋
４Ｐｌ×２）×２＝２０Ｐｌ Ｐglobal＝Ｐｇ 図１５の従来例で示したＤＥＴ−Ｆ／Ｆ（従来例２）に
ついては、 Ｗtotal ＝（マスター＋スレーブラッチ）＋（２−ｍｕ
ｘ）＋（２−ｍｕｘ駆動クロックバッファ）＝１２Ｗ×
２＋４Ｗ＋２Ｗ×２×２＝３６Ｗ Ｐlocal ＝［（マスター＋スレーブラッチ）＋（２−ｍ
ｕｘ）＋（２−ｍｕｘ駆動クロックバッファ）］×（ｆ
→ｆ／２周波数変換）＝［（２Ｐｌ＋４Ｐｌ×２）×２
＋４Ｐｌ＋４Ｐｌ×２×２］×０．５＝２０Ｐｌ Ｐglobal＝Ｐｇ×（クロック端子容量比）×（ｆ→ｆ／
２周波数変換）＝Ｐｇ×２×０．５＝Ｐｇ 図１６の従来例で示したＤＥＴ−Ｆ／Ｆ（従来例３）に
ついては、 Ｗtotal ＝（スレーブラッチ）＋（２−ｍｕｘ）＋（ク
ロックバッファ：×１部）＋（クロックバッファ：×２
部）＝１２Ｗ＋４Ｗ＋２Ｗ×２＋２Ｗ×２×３＝３２Ｗ Ｐlocal ＝（スレーブラッチ）＋（２−ｍｕｘ：ｆ動作
側）＋［（２−ｍｕｘ：ｆ／２動作側）＋（クロックバ
ッファ：×１部）＋（クロックバッファ：×２部）］×
（ｆ→ｆ／２周波数変換）＝２Ｐｌ＋４Ｐｌ×２＋４Ｐ
ｌ＋［８Ｐｌ＋４Ｐｌ×２＋４Ｐｌ×２×３］×０．５
＝３４Ｐｌ Ｐglobal＝Ｐｇ×（クロック端子容量比）×（ｆ→ｆ／
２周波数変換）＝Ｐｇ×１×０．５＝０．５Ｐｇ 図６は、上記のような仮定により求めた本例の図４、図
５に示したＤＥＴ−Ｆ／Ｆと従来例で示したＳＥＴ−Ｆ
／ＦとＤＥＴ−Ｆ／Ｆの各回路を構成する各トランジス
タのサイズ（チャネル幅）の合計値Ｗtotal と、フリッ
プフロップ内ローカルクロックツリーでの消費電力Ｐｌ
ｏｃａｌ、およびフリップフロップにクロックを供給す
る上位クロックツリーでの消費電力Ｐglobalを比較した
表図である。
【００４５】この図６の表図を参照して各フリップフロ
ップ回路の総トランジスタ幅とクロック分配部での消費
電力を比較すると、従来例１のＳＥＴ−Ｆ／Ｆに比べて
従来例２のＤＥＴ−Ｆ／ＦはＷtotal が１．５倍に増加
し、レイアウト面積が増える上、消費電力はＰlocal,Ｐ
globalともにメリットがない。従来例３では、従来例２
よりはＷtotalが小さいもののＰlocalが従来例１よりも
悪化してしまっている。これらに対し、図４の回路構成
の第１の実施例ではＷtotaｌが従来例１の１．２５倍に
なるもののＰlocalの悪化はなく、またＰglobal は１／
２に削減できており、消費電力の点で最も有利であるこ
とが分かる。
ップ回路の総トランジスタ幅とクロック分配部での消費
電力を比較すると、従来例１のＳＥＴ−Ｆ／Ｆに比べて
従来例２のＤＥＴ−Ｆ／ＦはＷtotal が１．５倍に増加
し、レイアウト面積が増える上、消費電力はＰlocal,Ｐ
globalともにメリットがない。従来例３では、従来例２
よりはＷtotalが小さいもののＰlocalが従来例１よりも
悪化してしまっている。これらに対し、図４の回路構成
の第１の実施例ではＷtotaｌが従来例１の１．２５倍に
なるもののＰlocalの悪化はなく、またＰglobal は１／
２に削減できており、消費電力の点で最も有利であるこ
とが分かる。
【００４６】また、前述のように分配するクロック信号
の周波数を１／２に低減できるので、消費電力だけでな
く寄生インダクタンスの影響も低減でき、クロックスキ
ューを小さく抑えたクロック分配が可能となる。このこ
とから、従来例１に比べてややレイアウト面積の点で不
利であることを考慮しても、本発明の第１の実施例を用
いるメリットは十分にあると言える。
の周波数を１／２に低減できるので、消費電力だけでな
く寄生インダクタンスの影響も低減でき、クロックスキ
ューを小さく抑えたクロック分配が可能となる。このこ
とから、従来例１に比べてややレイアウト面積の点で不
利であることを考慮しても、本発明の第１の実施例を用
いるメリットは十分にあると言える。
【００４７】また、図５の回路構成の第２の実施例で
は、Ｗtotal が従来例１の１．４２倍になってレイアウ
ト面積の点で不利であるが、図４の回路構成に比べてス
イッチ回路のＩＮ−０ＵＴ端子間がクロック制御インバ
ータで分離されているため、データ入力端子に発生した
ノイズの影響が論理値保持回路に悪影響を及ぼすのを防
止できるメリットがある。従って、回路の安定性の点で
は有利となる。尚、図４の回路構成ではノイズの点では
不利であるが、パストランジスタを用いているためＩＮ
−ＯＵＴ間の信号伝達が速いというメリットがある。図
５の回路構成におけるクロック分配時の消費電力削減効
果は、図４の回路構成の効果と全く同じである。
は、Ｗtotal が従来例１の１．４２倍になってレイアウ
ト面積の点で不利であるが、図４の回路構成に比べてス
イッチ回路のＩＮ−０ＵＴ端子間がクロック制御インバ
ータで分離されているため、データ入力端子に発生した
ノイズの影響が論理値保持回路に悪影響を及ぼすのを防
止できるメリットがある。従って、回路の安定性の点で
は有利となる。尚、図４の回路構成ではノイズの点では
不利であるが、パストランジスタを用いているためＩＮ
−ＯＵＴ間の信号伝達が速いというメリットがある。図
５の回路構成におけるクロック分配時の消費電力削減効
果は、図４の回路構成の効果と全く同じである。
【００４８】上記したように本例の第１、第２の実施例
の回路構成を採った場合、フリップフロップ内部で消費
される電力Ｐlocal については、従来例１、２と変わら
ないが、ＬＳＩに組み込んだ際のクロックツリーなどで
消費されるＰglobalについては半分の消費電力で済むこ
とになる。フリップフロップなどに必要な時にだけクロ
ックを供給するような省電力設計の回路では、Ｐlocal
に対してＰglobalの比重が大きくなるため、第１、第２
の実施例の回路構成のフリップフロップを搭載して、携
帯機器などで更に省電力化する効果が得られる。尚、従
来例３のＰlocalに対しては、本例のフリップフロップ
のＰlocalの方が少なく、Ｐlocal の比重が大きい構成
のＬＳＩ回路で効果を奏することができる。
の回路構成を採った場合、フリップフロップ内部で消費
される電力Ｐlocal については、従来例１、２と変わら
ないが、ＬＳＩに組み込んだ際のクロックツリーなどで
消費されるＰglobalについては半分の消費電力で済むこ
とになる。フリップフロップなどに必要な時にだけクロ
ックを供給するような省電力設計の回路では、Ｐlocal
に対してＰglobalの比重が大きくなるため、第１、第２
の実施例の回路構成のフリップフロップを搭載して、携
帯機器などで更に省電力化する効果が得られる。尚、従
来例３のＰlocalに対しては、本例のフリップフロップ
のＰlocalの方が少なく、Ｐlocal の比重が大きい構成
のＬＳＩ回路で効果を奏することができる。
【００４９】図７は、本発明の半導体装置の第１の実施
形態に係る構成を示したブロック図である。この論理回
路は、図１に示した本発明のＤＥＴ−Ｆ／Ｆのクロック
生成回路を除いたＤＥＴ−Ｆ／Ｆ７１を複数備えてお
り、これら複数のＤＥＴ−Ｆ／Ｆ７１に供給するクロッ
クＣＫ２Ｐおよびその遅延信号ＤＣＫ２ＰＢ等を生成す
るクロック生成回路７２を個々のＤＥＴ−Ｆ／Ｆ７１毎
に備えるのではなく、これらＤＥＴ−Ｆ／Ｆ７１全てが
共有する形で備えている。このような構成の論理回路で
も、個々のＤＥＴ−Ｆ／Ｆ７１の動作は図１に示した本
発明のＤＥＴ−Ｆ／Ｆと全く同一である。
形態に係る構成を示したブロック図である。この論理回
路は、図１に示した本発明のＤＥＴ−Ｆ／Ｆのクロック
生成回路を除いたＤＥＴ−Ｆ／Ｆ７１を複数備えてお
り、これら複数のＤＥＴ−Ｆ／Ｆ７１に供給するクロッ
クＣＫ２Ｐおよびその遅延信号ＤＣＫ２ＰＢ等を生成す
るクロック生成回路７２を個々のＤＥＴ−Ｆ／Ｆ７１毎
に備えるのではなく、これらＤＥＴ−Ｆ／Ｆ７１全てが
共有する形で備えている。このような構成の論理回路で
も、個々のＤＥＴ−Ｆ／Ｆ７１の動作は図１に示した本
発明のＤＥＴ−Ｆ／Ｆと全く同一である。
【００５０】本実施形態によれば、複数のＤＥＴ−Ｆ／
Ｆ７１へ供給するクロック信号とその遅延信号を生成す
るクロック生成回路７２を共有化して一つとすることに
より、ＤＥＴ−Ｆ／Ｆ７１が図４、図５で示したような
回路構成を採る場合に生じるレイアウト面積的なデメリ
ットを軽減することができる。また、クロック生成回路
７２を個々のフリップフロップ７１の外に出せるため、
設計の自由度を高めることができる。
Ｆ７１へ供給するクロック信号とその遅延信号を生成す
るクロック生成回路７２を共有化して一つとすることに
より、ＤＥＴ−Ｆ／Ｆ７１が図４、図５で示したような
回路構成を採る場合に生じるレイアウト面積的なデメリ
ットを軽減することができる。また、クロック生成回路
７２を個々のフリップフロップ７１の外に出せるため、
設計の自由度を高めることができる。
【００５１】図８は、本発明の半導体装置の第２の実施
形態に係る構成を示したブロック図である。この論理回
路は、図１に示した本発明のＤＥＴ−Ｆ／Ｆ８１と組合
せ論理回路８２をそれぞれ複数個有する部分１００と、
従来例１のＳＥＴ−Ｆ／Ｆ８３と組合せ論理回路８４を
それぞれ複数個有する部分２００とから構成され、両部
分とも、同一の周波数のクロックＣＫ２が共通に供給さ
れている。
形態に係る構成を示したブロック図である。この論理回
路は、図１に示した本発明のＤＥＴ−Ｆ／Ｆ８１と組合
せ論理回路８２をそれぞれ複数個有する部分１００と、
従来例１のＳＥＴ−Ｆ／Ｆ８３と組合せ論理回路８４を
それぞれ複数個有する部分２００とから構成され、両部
分とも、同一の周波数のクロックＣＫ２が共通に供給さ
れている。
【００５２】本例のような順序回路を含む論理回路にお
いては、その動作仕様の要求から回路の一部１００をそ
れ以外の部分２００に比べて２倍の周波数で動作させる
必要がある場合が多々ある。このような場合に、２倍の
周波数での動作が必要な順序回路部１００に図１に示し
た本発明のＤＥＴ−Ｆ／Ｆ８１を配置することで、新た
にクロックＣＫ２の２倍の周波数のクロックツリーを設
けることなく、クロックＣＫ２の２倍の周波数で動作す
る順序回路を含む論理回路部分を実現することができ
る。
いては、その動作仕様の要求から回路の一部１００をそ
れ以外の部分２００に比べて２倍の周波数で動作させる
必要がある場合が多々ある。このような場合に、２倍の
周波数での動作が必要な順序回路部１００に図１に示し
た本発明のＤＥＴ−Ｆ／Ｆ８１を配置することで、新た
にクロックＣＫ２の２倍の周波数のクロックツリーを設
けることなく、クロックＣＫ２の２倍の周波数で動作す
る順序回路を含む論理回路部分を実現することができ
る。
【００５３】本実施形態によれば、図１に示した本発明
のＤＥＴ−Ｆ／Ｆを論理回路内の２倍周波数動作が必要
な順序論理回路個所に適用することで、従来のＳＥＴ−
Ｆ／Ｆのみを用いた場合のように、２種類のクロックＣ
Ｋ１、ＣＫ２を独立に分配する必要がなく、クロックＣ
Ｋ２単独の分配で済むだけでなく、従来のＤＥＴ−Ｆ／
Ｆを使用した場合に比べてクロック分配でのレイアウト
面積及び消費電力（Ｐglobal）の点で有利な論理回路を
構成することができる。また、１種類のクロックＣＫ２
のみで回路が動くため、クロックスキューの発生を防止
するための調整がしやすいというメリットがある。
のＤＥＴ−Ｆ／Ｆを論理回路内の２倍周波数動作が必要
な順序論理回路個所に適用することで、従来のＳＥＴ−
Ｆ／Ｆのみを用いた場合のように、２種類のクロックＣ
Ｋ１、ＣＫ２を独立に分配する必要がなく、クロックＣ
Ｋ２単独の分配で済むだけでなく、従来のＤＥＴ−Ｆ／
Ｆを使用した場合に比べてクロック分配でのレイアウト
面積及び消費電力（Ｐglobal）の点で有利な論理回路を
構成することができる。また、１種類のクロックＣＫ２
のみで回路が動くため、クロックスキューの発生を防止
するための調整がしやすいというメリットがある。
【００５４】尚、本発明は上記実施形態に限定されるこ
となく、その要旨を逸脱しない範囲において、具体的な
構成、機能、作用、効果において、他の種々の形態によ
っても実施することができる。
となく、その要旨を逸脱しない範囲において、具体的な
構成、機能、作用、効果において、他の種々の形態によ
っても実施することができる。
【００５５】
【発明の効果】以上詳細に説明したように、請求項１乃
至請求項６記載の発明のフリップフロップ回路によれ
ば、レイアウト面積を増大させることなく消費電力を低
減させることができる。
至請求項６記載の発明のフリップフロップ回路によれ
ば、レイアウト面積を増大させることなく消費電力を低
減させることができる。
【００５６】請求項７又は請求項８記載の発明の半導体
装置によれば、消費電力を低減させることができる。
装置によれば、消費電力を低減させることができる。
【図１】本発明のフリップフロップ回路の一実施形態に
係る構成を示した図である。
係る構成を示した図である。
【図２】図１に示したスイッチ回路の動作を説明する波
形図である。
形図である。
【図３】図１に示したスイッチ回路の真理値を示した表
図である
図である
【図４】図１に示したフリップフロップ回路の詳細構成
例を示した回路図である。
例を示した回路図である。
【図５】図１に示したフリップフロップ回路の他の詳細
構成例を示した回路図である。
構成例を示した回路図である。
【図６】本実施例のフリップフロップ回路と従来例のフ
リップフロップ回路の総トランジスタチャネル幅と消費
電力を比較した表図である。
リップフロップ回路の総トランジスタチャネル幅と消費
電力を比較した表図である。
【図７】本発明の半導体装置の第１の実施形態に係る構
成を示したブロック図である。
成を示したブロック図である。
【図８】本発明の半導体装置の第２の実施形態に係る構
成を示したブロック図である。
成を示したブロック図である。
【図９】マスターラッチを定義するための説明図であ
る。
る。
【図１０】スレーブラッチを定義するための説明図であ
る。
る。
【図１１】２−１マルチプレクサを定義するための説明
図である。
図である。
【図１２】クロック制御インバータを定義するための説
明図である。
明図である。
【図１３】ＭＯＳトランジスタのサイズを定義するため
の説明図である。
の説明図である。
【図１４】従来のＳＥＴ−Ｆ／Ｆの構成及び動作を説明
する図である。
する図である。
【図１５】従来のＤＥＴ−Ｆ／Ｆの構成及び動作を説明
する図である。
する図である。
【図１６】従来のＤＥＴ−Ｆ／Ｆの他の構成及び動作を
説明する図である。
説明する図である。
１１ スイッチ回路 １２ 論理値保持＆出力回路 １３、７２ クロック生成回路 ２１ａ、２１ｂ パストランジスタ ２２、２４、２５、２９ インバータ ２８ａ、２８ｂ クロック制御インバータ ２３、３０ 出力用インバータ ７１、８１ ＤＥＴ−Ｆ／Ｆ ８２、８４ 組合せ論理回路 ８３ ＳＥＴ−Ｆ／Ｆ
Claims (8)
- 【請求項１】 第１のクロック信号とその反転信号及び
この第１のクロック信号より遅延した第２のクロック信
号とその反転信号を生成するクロック生成回路と、 前記クロック生成回路により生成された第１のクロック
信号がハイレベルで且つ第２のクロック信号がローレベ
ルの期間及び第１のクロック信号がローレベルで且つ第
２のクロック信号がハイレベルの期間、入力される論理
値を通過させて出力に伝達するスイッチ回路と、 前記スイッチ回路を通過した論理値を保持する論理値保
持回路と、 前記論理値保持回路が保持する論理値を出力する出力回
路と、 を具備することを特徴とするフリップフロップ回路。 - 【請求項２】 第１のクロック信号とその反転信号及び
この第１のクロック信号より遅延した第２のクロック信
号とその反転信号を生成する回路で、複数のインバータ
を接続して形成されたインバータチェインにより構成さ
れるクロック生成回路と、 前記クロック生成回路により生成された第１のクロック
信号がハイレベルで且つ第２のクロック信号がローレベ
ルの期間及び第１のクロック信号がローレベルで且つ第
２のクロック信号がハイレベルの期間、入力される論理
値を通過させて出力に伝達する回路で、２個のパストラ
ンジスタを直列接続して成る第１の回路と２個のパスト
ランジスタを直列接続して成る第２の回路とを並列接続
して構成されるスイッチ回路と、 前記スイッチ回路を通過した論理値を保持する論理値保
持回路と、 前記論理値保持回路が保持する論理値を出力する出力回
路と、 を具備することを特徴とするフリップフロップ回路。 - 【請求項３】 第１のクロック信号とその反転信号及び
前記第１のクロック信号より遅延した第２のクロック信
号とその反転信号を生成する回路で、複数のインバータ
を接続して形成されたインバータチェインにより構成さ
れるクロック生成回路と、 第１のパストランジスタと第２のパストランジスタの入
力を共通接続し、第１のパストランジスタの出力と第３
のパストランジスタの入力を接続し、第２のパストラン
ジスタの出力と第４のパストランジスタの入力を接続
し、第３のパストランジスタと第４のパストランジスタ
の出力を共通接続した構成を有し、 更に前記クロック生成回路で生成された前記第１のクロ
ック信号が前記第１のパストランジスタのＰＭＯＳゲー
トに前記第１のクロック信号の反転信号が前記第１のパ
ストランジスタのＮＭＯＳゲートに入力され、前記第１
のクロック信号の反転信号が前記第２のパストランジス
タのＰＭＯＳゲートに前記第１のクロック信号が前記第
２のパストランジスタのＮＭＯＳゲートに入力され、及
び前記第２のクロック信号の反転信号が前記第３のパス
トランジスタのＰＭＯＳゲートに前記第２のクロック信
号が前記第３のパストランジスタのＮＭＯＳゲートに入
力され、前記第２のクロック信号が前記第４のパストラ
ンジスタのＰＭＯＳゲートに前記第２のクロック信号の
反転信号が前記第４のパストランジスタのＮＭＯＳゲー
トに入力される信号接続経路を有するスイッチ回路と、 前記スイッチ回路を通過した論理値を保持する論理値保
持回路と、 前記論理値保持回路が保持する論理値を出力する出力回
路と、 を具備することを特徴とするフリップフロップ回路。 - 【請求項４】 第１のクロック信号とその反転信号及び
この第１のクロック信号より遅延した第２のクロック信
号とその反転信号を生成する回路で、複数のインバータ
を接続して形成されたインバータチェインにより構成さ
れるクロック生成回路と、 前記クロック生成回路により生成された第１のクロック
信号がハイレベルで且つ第２のクロック信号がローレベ
ルの期間及び第１のクロック信号がローレベルで且つ第
２のクロック信号がハイレベルの期間、入力される論理
値を通過させて出力に伝達する回路で、２個のクロック
制御インバータを並列接続して構成されるスイッチ回路
と、 前記スイッチ回路を通過した論理値を保持する論理値保
持回路と、 前記論理値保持回路が保持する論理値を出力する出力回
路と、 を具備することを特徴とするフリップフロップ回路。 - 【請求項５】 第１のクロック信号とその反転信号及び
前記第１のクロック信号より遅延した第２のクロック信
号とその反転信号を生成する回路で、複数のインバータ
を接続して形成されたインバータチェインにより構成さ
れるクロック生成回路と、 第１のクロック制御インバータと第２のクロック制御イ
ンバータの入力を共通接続すると共に、出力を共通接続
した構成を有し、 前記クロック生成回路で生成された前記第１のクロック
信号が前記第１のクロック制御インバータの第１のＰＭ
ＯＳゲートに前記第１のクロック信号の反転信号が前記
第１のクロック制御インバータの第１のＮＭＯＳゲート
に入力され、前記第２のクロック信号の反転信号が前記
第１のクロック制御インバータの第２のＰＭＯＳゲート
に前記第２のクロック信号が前記第１のクロック制御イ
ンバータの第２のＮＭＯＳゲートに入力され、及び前記
第１のクロック信号の反転信号が前記第２のクロック制
御インバータの第１のＰＭＯＳゲートに前記第１のクロ
ック信号が前記第２のクロック制御インバータの第１の
ＮＭＯＳゲートに入力され、前記第２のクロック信号が
前記第２のクロック制御インバータの第２のＰＭＯＳゲ
ートに前記第２のクロック信号の反転信号が前記第２の
クロック制御インバータの第２のＮＭＯＳゲートに入力
される信号接続経路を有するスイッチ回路と、 前記スイッチ回路を通過した論理値を保持する論理値保
持回路と、 前記論理値保持回路が保持する論理値を出力する出力回
路と、 を具備することを特徴とするフリップフロップ回路。 - 【請求項６】 第１のクロック信号がハイレベルで且つ
第２のクロック信号がローレベルの期間及び第１のクロ
ック信号がローレベルで且つ第２のクロック信号がハイ
レベルの期間、入力される論理値を通過させて出力に伝
達するスイッチ回路と、前記スイッチ回路を通過した論
理値を保持する論理値保持回路と、前記論理値保持回路
が保持する論理値を出力する出力回路とから構成される
フリップフロップを複数個具備し、 且つ、これら複数のフリップフロップに供給する第１の
クロック信号とその反転信号及び前記第１のクロック信
号より遅延した第２のクロック信号とその反転信号を生
成する共通のクロック生成回路を具備することを特徴と
するフリップフロップ回路。 - 【請求項７】 順序論理回路を含む論理回路を有する半
導体装置において、 他の論理回路部分よりも２倍の周波数で動作させたい論
理回路部分の順序論理回路として、請求項１に記載のフ
リップフロップ回路を用い、論理回路全体に１種類の周
波数のクロックだけを供給することを特徴とする半導体
装置。 - 【請求項８】 順序論理回路を含む論理回路を有する半
導体装置において、 所定周波数で動作させたい順序論理回路として、請求項
１に記載のフリップフロップ回路を用い、前記順序論理
回路に前記所定周波数の半分の周波数のクロックを供給
することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000402735A JP3692032B2 (ja) | 2000-12-28 | 2000-12-28 | フリップフロップ回路及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000402735A JP3692032B2 (ja) | 2000-12-28 | 2000-12-28 | フリップフロップ回路及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002204146A true JP2002204146A (ja) | 2002-07-19 |
| JP3692032B2 JP3692032B2 (ja) | 2005-09-07 |
Family
ID=18866976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000402735A Expired - Fee Related JP3692032B2 (ja) | 2000-12-28 | 2000-12-28 | フリップフロップ回路及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3692032B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116318076A (zh) * | 2023-03-28 | 2023-06-23 | 上海韬润半导体有限公司 | 一种基于高速电路的时钟校准电路及方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10868524B2 (en) | 2018-12-13 | 2020-12-15 | Samsung Electronics Co., Ltd. | Semiconductor circuit and semiconductor circuit layout system |
-
2000
- 2000-12-28 JP JP2000402735A patent/JP3692032B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116318076A (zh) * | 2023-03-28 | 2023-06-23 | 上海韬润半导体有限公司 | 一种基于高速电路的时钟校准电路及方法 |
| CN116318076B (zh) * | 2023-03-28 | 2024-02-09 | 上海韬润半导体有限公司 | 一种基于高速电路的时钟校准电路及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3692032B2 (ja) | 2005-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7353441B2 (en) | Flip flop circuit and apparatus using a flip flop circuit | |
| US20020140481A1 (en) | Dual edge-triggered explicit pulse generator circuit | |
| CA2338114C (en) | Single rail domino logic for four-phase clocking scheme | |
| US7948279B2 (en) | Clock divider | |
| JP2003224467A (ja) | マルチモードラッチタイミング回路、ロジック回路、ロジック回路を動作させる方法、および、ロジック回路により必要とされるクロック電力を低減する方法 | |
| JP3333429B2 (ja) | 半導体集積回路 | |
| Zhao et al. | Low power and high speed explicit-pulsed flip-flops | |
| US7492205B2 (en) | Clock generator | |
| US6724231B2 (en) | Clock signal propagation gate and semiconductor integrated circuit including same | |
| US10707851B1 (en) | Double data rate circuit and data generation method implementing precise duty cycle control | |
| JPH09312553A (ja) | 論理回路 | |
| JP2001196916A (ja) | 出力バッファ回路並びにそれを用いたマスタースライス型半導体装置及び電子機器 | |
| US9372499B2 (en) | Low insertion delay clock doubler and integrated circuit clock distribution system using same | |
| US20040008073A1 (en) | Output circuit, input circuit, electronic circuit, multiplexer, demultiplexer, wired-or circuit, wired-and circuit, pulse-processing circuit, multiphase-clock processing circuit, and clock-multiplier circuit | |
| JPH05283984A (ja) | 単一ワイヤクロックを有する２段ｃｍｏｓラッチ回路 | |
| JP2002204146A (ja) | フリップフロップ回路及び半導体装置 | |
| JP2005348296A (ja) | 半導体集積回路 | |
| US20040019830A1 (en) | Test apparatus of semiconductor integrated circuit with hold error preventing function | |
| US6310493B1 (en) | Semiconductor integrated circuit | |
| EP2364525B1 (en) | Synchronous sequential logic device using double triggered flip-flops and method for skewed triggering such state storing registers | |
| US20100122133A1 (en) | Latch circuit including data input terminal and scan data input terminal, and semiconductor device and control method | |
| JP5223704B2 (ja) | デュアルモジュラスプリスケーラ | |
| US20230333162A1 (en) | Flip-flop circuitry | |
| JP2004056454A (ja) | フリップフロップとシフトレジスタ及びその動作方法 | |
| US20030210075A1 (en) | Semiconductor integrated circuit capable of high-speed circuit operation |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040617 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050602 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050607 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050617 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090624 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090624 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100624 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100624 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110624 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120624 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120624 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130624 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |