DE69816538T2

DE69816538T2 - Synchrone Verzögerungsschaltung

Info

Publication number: DE69816538T2
Application number: DE69816538T
Authority: DE
Inventors: Takanori Minato-ku Saeki
Original assignee: NEC Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 1997-05-30
Filing date: 1998-05-28
Publication date: 2004-05-13
Anticipated expiration: 2018-05-29
Also published as: EP0896432B1; KR19980087542A; JPH1173238A; TW379482B; DE69816538D1; JP3072726B2; EP0896432A1; KR100310880B1

Description

Diese Erfindung betrifft eine integrierte Halbleiterschaltung, und, genauer ausgedrückt, eine Synchronverzögerungsschaltung zum Steuern eines Taktsignals.
Aufgrund der Schaltungseinfachheit und des niedrigen Stromverbrauchs finden Synchronverzögerungsschaltungen, die Taktversatz in einer kurzen Synchronisationszeit beseitigen, Verwendung in Hochgeschwindigkeits-Taktsynchronisationsschaltungen. Es kann auf die folgende Fachliteratur verwiesen werden, die solche Synchronverzögerungsschaltungen beschreibt:

(1) Japanisches Patent Kokai der Veröffentlichungsnummer JP-A-8-237091;
(2) "Skew Minimization Technique for 256 M-bit Synchronous DRAM and Beyond" [Technik zum Minimieren von Versatz für 256 Mbit Synchron-DRAM und darüber hinaus], von Jin-Man Han et al., 1996, Symp. on VLSI Circ., Seiten 192 –193;
(3) "Clock Buffer Chip with Absolute Delay Regulation Over Process and Environment Variations" [Taktpufferchip mit absoluter Verzögerungsregelung über Prozess- und Umgebungsvariationen] von Richard B. Watson et al., Proc. of IEEE 1992 CICC (Custom Integrated Circuits Conference), 25.2; und
(4) "Digital Delay Locked Loop and Design Technique for High-Speed Synchronous Interface" [Digitaler geschlossener Verzögerungsregelkreis und Entwurfstechnik für Hochgeschwindigkeits-Synchronschnittstelle], IEICE TRANS. ELECTRON., Bd. E79-C, Nr. 6, Juni 1996, Seiten 798–807.

Wie in 9 gezeigt ist, umfasst eine Synchronverzögerungsschaltung grundlegend eine Verzögerungsschaltung 901, die zum Messen einer feststehenden Zeitdifferenz verwendet wird, eine Verzögerungsschaltung 902 zum Rekonstruieren der gemessenen Verzögerungszeit und eine Dummy-Verzögerungsschaltung 905 mit einer Verzögerungszeit, die Verzögerungszeiten td1 + td2 entspricht, welche durch Addieren der Verzögerungszeiten td1, td2 eines Eingangspuffers 903 und eines Takttreibers 904 erhalten werden.
Um die Verzögerungszeit gleich den Verzögerungszeiten td1, td2 des Eingangspuffers 903 und des Takttreibers 904 zu gestalten, gibt es viele Fälle, in denen die Dummy-Verzögerungsschaltung 905 aus einem Eingangspufferdummy 905A, der genau das gleiche Schaltsystem wie das des Eingangspuffers verwendet, und einem Takttreiberdummy 905B besteht.
Die Verzögerungsschaltungen 901 und 902 werden durch Verzögerungsschaltungsketten mit gleichen Verzögerungszeiten gebildet und werden aus diesem Grund auch als Verzögerungsschaltungsketten bezeichnet.
Der Zweck der Verzögerungsschaltungen 901 und 902 besteht in der Messung einer feststehenden Zeitspanne (dies ist die Funktion der Schaltung 901) und Rekonstruktion dieser Zeitspanne (dies ist die Funktion der Schaltung 902). Dieser Zweck kann erreicht werden, indem ein Signal veranlasst wird, durch die Verzögerungsschaltung 901 fortzuschreiten und sie so einzurichten, dass eine Anzahl von Verzögerungselementen gleich der Anzahl von Verzögerungselementen, die das Signal in der Verzögerungsschaltung 901 durchlaufen hat, durch das Signal in der Verzögerungsschaltung 902 durchquert wird.
Verfahren zum derartigen Einrichten, dass eine Anzahl von Verzögerungselementen gleich der Anzahl von Verzögerungselementen, die das Signal in der Verzögerungsschaltung 901 durchläuft, durch das Signal in der Verzögerungsschaltung 902 durchquert wird, können in zwei Kategorien abhängig von den Fortpflanzungsrichtungen der Verzögerungsschaltungen 901 und 902 und in zwei Kategorien abhängig davon unterteilt werden, ob das Ende oder der gesamte Pfad ausgewählt wird, um die Länge der Verzögerungsschaltung 902 zu entscheiden. Es gibt vier Typen in jeder der beiden Kategorien.
Genauer ausgedrückt, wenn die Verfahren abhängig von den Fortpflanzungsrichtungen der Verzögerungsschaltungen 901 und 902 klassifiziert werden, gibt es die in den 12 und 13 gezeigten Typen, in denen die Fortpflanzungsrichtungen der Verzögerungsschaltungen 901 und 902 die gleichen sind und die Länge auf der Ausgangsanschlussseite der Verzögerungsschaltung 902 entschieden wird, um die Anzahl von Elementen in der Verzögerungsschaltung 902 zu entscheiden, und es gibt die in den 10 und 11 gezeigten Typen, in denen die Fortpflanzungsrichtungen der Verzögerungsschaltungen 901 und 902 entgegengesetzt zueinander sind und die Länge auf der Ausgangsanschlussseite der Verzögerungsschaltung 902 entschieden wird, um die Anzahl von Elementen in der Verzögerungsschaltung 902 zu entscheiden.
Wenn die Verfahren abhängig davon entschieden werden, ob das Ende oder der gesamte Pfad ausgewählt wird, um die Länge der Verzögerungsschaltung 902 zu entscheiden, gibt es die in den 10 und 13 gezeigten Verfahren, in denen das Ende ausgewählt wird, und die in den 11 und 12 gezeigten Verfahren, in denen der gesamte Pfad ausgewählt wird.
10 entspricht dem Schema, das in der oben genannten, durch den vorliegenden Erfinder eingereichten offengelegten japanischen Patentanmeldung Nr. 8-237091 beschrieben ist, welches Dokument EP-A-0720291 entspricht und die Grundlage des Oberbegriffs von Anspruch 1 bildet.
11 entspricht dem Schema, das in der oben genannten Fachliteratur (4) beschrieben ist (IEICE TRANS. ELECTRON., Bd. E79-C, Nr. 6, Juni 1996, Seiten 798–807).
12 entspricht dem Schema, das in der oben genannten Fachliteratur (2) beschrieben ist (1996 Symp. on VLSI Circ., Seiten 192–193).
13 entspricht dem Schema, das in der oben genannten Fachliteratyr (3) (Proc. of IEEE 1992 CICC 25.2) und in der oben genannten Fachliteratur (2) beschrieben ist (1996 Symp. on VLSI Circ., Seiten 112–113).
Operationen, durch die Taktversatz beseitigt wird, sollen unter Bezugnahme auf die schematischen Ansichten und Zeitdiagramme der 14 und 15 beschrieben werden.
(1) Taktverzögerung, wenn keine Synchronverzögerungsschaltung verwendet wird.
14 stellt einen Fall dar, in dem keine Synchronverzögerungsschaltung verwendet wird. Wie in 14(a) gezeigt ist, wird ein externer Takt 906 als ein interner Takt 907 verwendet, der dem internen Schaltsystem einer integrierten Halbleiterschaltungsvorrichtung durch den Eingangspuffer 903 und den Takttreiber 904 zugeführt wird. Die Verzögerungszeit zwischen dem externen Takt 906 und dem internen Takt 907 wird durch die Verzögerungszeit td1 des Eingangspuffers 903 und die Verzögerungszeit td2 des Takttreibers 904 entschieden. Die Summe td1 + td2 ist der Taktversatz.
(2) Prinzip von Taktverzögerungsbeseitigung bei Verwendung von Synchronverzögerungsschaltung
Eine Synchronverzögerungsschaltung nutzt die Tatsache, dass ein Taktpuls bei einer Taktzeitspanne tCK eintritt, um wirksam Taktversatz zu beseitigen. Das heißt, eine Verzögerungsschaltung mit einer Verzögerungszeit von tCK – (td1 + td2)ist vorgesehen und zwischen dem Eingangspuffer (Verzögerungszeit td1) und dem Takttreiber (Verzögerungszeit td2) angeordnet, so dass die Summe der Verzögerungszeiten gleich der Taktzeitspanne tCK [= td1 + tCK – (td1 + td2) + td2] gestaltet wird.
Infolgedessen wird die zeitliche Abstimmung des durch den Takttreiber ausgegebenen internen Takts gleich der zeitlichen Abstimmung des externen Takts.
(3) Verfahren von Taktverzögerungsbeseitigung bei Verwendung einer Synchronverzögerungsschaltung
15(b) zeigt ein Zeitdiagramm für einen Fall, in dem eine Synchronverzögerungsschaltung tatsächlich verwendet wird.
Die Operation einer Synchronverzögerungsschaltung erfordert zwei Zeitspannen.
Die erste Zeitspanne wird zum Messen der Verzögerungszeit tCK – (td1 + td2) abhängig von der Taktzeitspanne und zum Entscheiden der Verzögerungslänge der Verzögerungsschaltung verwendet, die die Verzögerung tCK – (td1 + td2) rekonstruiert.
Die nächste Zeitspanne wird für die Größe der Verzögerung von tCK – (td1 + td2) verwendet.
In bezug zu der ersten Zeitspanne werden die Dummy-Verzögerungsschaltung 905 des Takttreibers 904 und die Verzögerungsschaltungskette 901 zum Messen der Verzögerungszeit tCK – (td1 + td2) abhängig von der Taktzeitspanne verwendet.
Die Ausgabe des Eingangspuffers 903, die aus dem ersten Puls von zwei aufeinanderfolgenden Pulsen des externen Takts 906 resultiert, wird veranlasst, durch die Dummy-Verzögerungsschaltung 905 und die Verzögerungsschaltung 901 in einer Taktzeitspanne tCK fortzuschreiten, welche sich bis zur Ausgabe des zweiten Pulses von dem Eingangspuffer 903 erstreckt. Da die Verzögerungszeit der Dummy-Verzögerungsschaltung 905 td1 + td2 ist, ist die Zeit, die für einen Puls zum Fortschreiten durch die Verzögerungsschaltung 901 benötigt wird, tCK – (td1 + td2).
Die Verzögerungszeit der Verzögerungsschaltung 902 wird eingestellt, um gleich der Zeit tCK – (td1 + td2) zu sein, die der Puls benötigte, um durch die Verzögerungsschaltung 901 fortzuschreiten.
Obwohl dieses Verfahren zum Einstellen der Verzögerungsschaltung 902 grob in die vier oben genannten Typen klassifiziert werden kann, kann jede das gewünschte Ziel erreichen.
In bezug zu der nächsten Zeitspanne geht ein Taktpuls, der durch den Eingangspuffer 903 ausgegeben wurde, durch die Verzögerungsschaltung 902 hindurch, deren Verzögerung tCK – (td1 + td2) ist, und wird durch den Takttreiber 904 ausgegeben, um dadurch den internen Takt 907 zu erzeugen, dessen Verzögerung genau gleich dem Taktzyklus tCK ist.
Der oben beschriebene Prozess liefert den internen Takt 907, der keinen Taktversatz aufweist, in zwei Taktzeitspannen.
Unterdessen ist in einer Synchronverzögerungsschaltung, die zum Entfernen von Taktversatz in einer kürzeren synchronen Zeitspanne ausgelegt ist, bereits ein System vorgeschlagen worden, das nicht nur zum Beseitigen von Versatz, sondern auch zum Verdoppeln der Taktfrequenz oder Erzeugen von 50% Betrieb (Duty50) aufgebaut ist, und zum Beispiel in dem JP-Patent Kokai JP-A-8-237091 der oben genannten Veröffentlichung [1] durch die selben Erfinder gezeigt ist.
Ähnlich zu dem Versatzbeseitigungsaufbau wird die Schaltung zum Verdoppeln der Taktfrequenz (Frequenzverdopplungsschaltung) und zum Erzeugen von Duty50 aus gepaarten Verzögerungsschaltungen aufgebaut, nämlich einer Verzögerungsschaltung zum Messen einer vorgegebenen Zeitdifferenz und einer Verzögerungsschaltung zum Reproduzieren der Verzögerungszeit, und ist zum Verdoppeln der Verzögerungszeit der Verzögerungsschaltung zum Reproduzieren der Verzögerungszeit auf eine doppelt so hohe Geschwindigkeit wie der der Verzögerungsschaltung zum Messen der Vorgabe zeitdifferenz aufgebaut. Tatsächlich wird die Schaltung zum Verdoppeln der Taktfrequenz und zum Erzeugen von Duty50 häufig kombiniert mit der Versatzbeseitigungsschaltung verwendet.
25 zeigt ein Beispiel eines Grundaufbaus einer Synchronverzögerungsschaltung. Bezugnehmend auf 25 stellt diese konventionelle Synchronverzögerungsschaltung eine konventionelle Synchronverzögerungsschaltung dar, die unter Bezugnahme auf 9 erläutert ist, an die ein Paar Verzögerungsschaltungsketten angehängt ist. Das heißt, die in 25 gezeigte Synchronverzögerungsschaltung weist ferner ein Paar Verzögerungsschaltungsketten auf, die aus einer Verzögerungsschaltungskette 901 zum Messen der Taktzeitspanne und einer Verzögerungsschaltungskette 902 zum Reproduzieren der gemessenen Verzögerungszeit gebildet werden, und ein Paar Verzögerungsschaltungsketten, die aus einer Verzögerungsschaltungskette 901A zum Messen der Vorgabezeitdifferenz und einer Verzögerungsschaltungskette 902A zum Reproduzieren der gemessenen Verzögerungszeit (geschwindigkeitsverdoppelnde Verzögerungsschaltungskette) gebildet werden, wobei die beiden Paare der Verzögerungsschaltungsketten in Reihe miteinander verbunden sind. Eine Ausgabe der Verzögerungsschaltungskette 902 und eine Ausgabe der geschwindigkeitsverdoppelnden Verzögerungsschaltungskette 902A werden durch eine Syntheseschaltung 910A so synthetisiert, um einem Takttreiber 904 mit der Verzögerungszeit td2 zugeführt zu werden.
Diese Schaltung zur Erzeugung doppelter Frequenz und Erzeugung von Duty50 kann in ähnlicher Weise wie die Versatzentfernungsschaltung klassifiziert werden.
Die Operation der Schaltung zur Erzeugung doppelter Frequenz und Erzeugung von Duty50 ist unter Bezugnahme auf ein in 26 gezeigtes Zeitdiagramm erklärt.
(2) Prinzip von Taktverzögerungsentfernung im Fall der Verwendung der Synchronverzögerungsschaltung
Zum Erzeugen der Doppelfrequenz und von Duty50 verwendet die Synchronverzögerungsschaltung die Eigenschaften der bei jeder Taktzeitspanne tCK eingegebenen Taktpulse. Das heißt, eine Verzögerungsschaltungskette (902A von 25) mit einer Verzögerungszeit von tCK/2 ist vorgesehen, und die Verzögerungszeit in bezug zu dem voreingegebenen Takt wird so eingestellt, um gleich einer Hälfte der Taktzeitspanne tCK zu sein. Die so eingestellten Taktsignale werden dann mit den originalen Taktsignalen synthetisiert (Ausgabe C der Verzögerungsschaltungskette 902 von 25), um die doppelte Frequenz (E von 25) oder Duty50% zu liefern.
(3) Verfahren zum Entfernen von Taktverzögerung im Fall der Verwendung der Synchronverzögerungsschaltung
Die Operation der zeitlichen Abstimmung im Fall der Verwendung der Synchronverzögerungsschaltung ist unter Bezugnahme auf 26 erklärt, welche ein Zeitdiagramm zeigt, das die Signalform jedes Knotens von 25 darstellt.
Die Operation der Synchronverzögerungsschaltung für Erzeugung von doppelter Frequenz und Erzeugung von Duty50 benötigt 1,5 Zeitspannen.
Die erste eine Zeitspanne wird zum Messen der Verzögerungszeit tCK, die von der Taktzeitspanne abhängt, und zum Bestimmen der Verzögerungslänge der Verzögerungszeit verwendet, die zum Reproduzieren der Verzögerungsgröße von tCK/2 ausgelegt ist. Die nächste Zeitspanne wird für die Verzögerungsgröße von tCK/2 verwendet.
Beim Messen der von der Taktzeitspanne abhängigen Verzögerungszeit tCK für die erste Zeitspanne wird eine Verzögerungsschaltungskette 901A verwendet. Eine Ausgabe der ersten Taktverzögerungsschaltungskette 902 für den ersten von zwei aufeinanderfolgenden Pulsen der Takte 906 (C von 25 und 26) schreitet durch die Verzögerungsschaltungskette 901A während einer Taktzeitspanne tCK bis zur Ausgabe der zweiten Verzögerungsschaltungskette 902 fort. Das heißt, die Zeit, während der der Puls durch die Verzögerungsschaltungskette 901A fortschreitet, stellt die Taktzeitspanne tCK dar.
Die Verzögerungszeit der Verzögerungsschaltungskette 902A wird so eingestellt, dass sie gleich einer Hälfte von tCK ist, welche die Zeit darstellt, während der der Puls durch die Verzögerungsschaltungskette 901A fortgeschritten ist.
Die Verfahren zum Einstellen der Verzögerungszeit der Verzögerungsschaltungskette 902A sind grob in vier gemäß gewünschten zu erreichenden Zielen klassifiziert.
Während der nächsten Zeitspanne werden die aus der Verzögerungsschaltungskette 901A austretenden Takte durch die Verzögerungsschaltungskette 902A mit der Verzögerungsgröße gleich tCK/2 (Signal D von den 25 und 26) ausgegeben, um so mit dem Takt synthetisiert zu werden, der aus der Verzögerungsschaltungskette 902 (Signal C der 25 und 26) austritt, und ausgegeben zu werden, um interne Takte 907 der doppelten Frequenz und interne Takte der Duty50 (907A von 26) zu erzeugen.
Durch den obigen Prozess liefern zwei Taktzeitspannen für Taktversatzentfernung und 1,5 Zeitspannen für doppelte Frequenz und Duty50, insgesamt 3,5 Zeitspannen, interne Takte doppelter Frequenz ohne Taktversatz, und Takte von Duty50 werden erzeugt.
Diese konventionelle Synchronverzögerungsschaltung führt jedoch Taktversatzentfernung und Frequenzverdopplung – Duty50 mit zwei Taktzeitspannen bzw. 1,5 Zeitspannen durch, wodurch 3,5 Takte (3,5 tCK) als die Zeit benötigt werden, die für Versatzentfernung erforderlich ist.
Deshalb wird das Problem aufgeworfen, dass es durch Addieren der Funktion von Duty50 und doppelter Frequenz nicht möglich ist, den für die Schaltung richtigen Vorzug angemessen auszunutzen.
Da die Größe von Dummyverzögerung des Takts in der Synchronverzögerungsschaltung des oben beschriebenen Standes der Technik festgelegt ist, ist es erforderlich, die feststehende Größe von Verzögerung vorhergehend zu schätzen. In einer Vorrichtung wie zum Beispiel einem Mikroprozessor oder Speicher, in dem die Größe von Taktverzögerung vorhergehend geschätzt werden kann, wird der gesamte Entwurf von dem Entwurf der Transistoren zum Entwurf von Verdrahtung kollektiv durchgeführt. Dies bedeutet, dass der Entwurf des Takttreiberdummys nicht so schwierig ist.
In einem Fall, in dem eine Synchronverzögerungsschaltung als ein Makro wie zum Beispiel eine ASIC (Application Specific Integrated Circuit – Anwendungsspezifische integrierte Schaltung) verwendet wird, stellen ein Transistorgatterprozess zum Entwerfen der Dummy-Verzögerungsschaltung und ein Verdrahtungsprozess, der die tatsächliche Taktverzögerung leitet, getrennte Entwurfsprozesse dar. Bei Vorrichtungen, in denen die Größe von Taktverzögerung sich abhängig von der in dem Chip verwendeten Verdrahtungsauslegung ändert, ist Entwurf der Takt-Dummy-Verzögerungsschaltung schwierig, und es ist erforderlich, die Dummy-Verzögerungsschaltung auszulegen, nachdem die Verdrahtung verlegt ist. Dies ist äußerst ineffizient.
Dementsprechend ist das vorhergehend als ein Makro entworfene Muster lediglich das der Verzögerungsschaltungsketten 901, 902, und es ist erforderlich, einen Bereich für den Takttreiberdummy 905B vorhergehend für Layout-Zwecke zu erhalten (siehe 9). Dies ist unwirtschaftlich.
Ferner erzeugt in Vorrichtungen, in denen es möglich ist, die Taktverzögerungsgröße in Mikroprozessoren oder Speichereinrichtungen vorhergehend einzuschätzen, die Verzögerungsgröße des Takttreiberdummys und die des originalen Takttreibers eine Differenz in der Temperatur- und Netzspannungsabhängigkeit der Verzögerungszeit, wie in 16 gezeigt ist, so dass es schwierig ist, zufriedenstellende Anpassung der Charakteristiken zu realisieren.
Das Ergebnis ist, dass der Fehler zwischen der Verzögerungsgröße des Takttreibers und der des originalen Takttreibers gelegentlich zu einem Fehler bei der Versatzentfernung führt.
Im der unter Bezugnahme auf die 25 und 26 erklärten konventionellen Synchronverzögerungsschaltung benötigte die für Versatzentfernung erforderliche Zeit 3,5 Takte aufgrund der Hinzufügung der Funktionen von doppelter Frequenz und Duty50. Andererseits führt Verlängerung der synchronen Zeit zu nur unzureichender Nutzung der Vorzüge der Schaltung.
Dementsprechend besteht eine Aufgabe der vorliegenden Erfindung in der Schaffung einer Synchronverzögerungsschaltung, die auf eine Takttreiber-Dummyverzögerungsschaltung verzichtet, wobei es sogar dann, wenn die Schaltung auf eine Vorrichtung wie zum Beispiel eine ASIC angewendet wird, in der sich die Größe von Taktverzögerung von Chip zu Chip unterscheidet, nicht mehr erforderlich ist, einen Takttreiberdummy immer dann zu entwerfen, wenn eine Verdrahtungsauslegung geändert wird, und es nicht mehr erforderlich ist, das Layout eines Bereichs für den Takttreiberdummy zu berücksichtigen, wodurch ein äußerst effizientes, wirtschaftliches Design ermöglicht wird.
Es ist eine andere Aufgabe der vorliegenden Erfindung, eine Synchronverzögerungsschaltung zu schaffen, durch die die Zeit, die zum Erhalten der internen Takte der doppelten Frequenz im wesentlichen ohne Versatz in bezug zu externen Takten und internen Takten von Duty50 benötigt wird.
Diese Aufgaben werden durch eine Synchronverzögerungsschaltung gelöst, wie sie in Anspruch 1 beansprucht ist, die abhängigen Ansprüche beziehen sich auf weitere Entwicklungen der Erfindung.
Der vorliegenden Erfindung zufolge, wird die vorhergehende Aufgabe gelöst durch Schaffung einer Synchronverzögerungsschaltung mit einer ersten Verzögerungsschal tungskette, die einen Puls oder eine Pulsflanke für eine feste Zeitspanne durchleitet, einer zweiten Verzögerungsschaltungskette, die einen Puls oder eine Pulsflanke über eine Länge durchlassen kann, die proportional zu der Länge der ersten Verzögerungsschaltungskette ist, entlang der der Puls oder die Pulsflanke weitergeleitet wird, und einer Schaltung, die ein Überwachungssignal für eine Zeitspanne ausgibt, über der ein Taktpuls durch einen Takttreiber geleitet wird, wobei die erste Verzögerungsschaltungskette durch einen getakteten Inverter gebildet wird, und Fortpflanzung des Pulses oder der Pulsflanke durch die erste Verzögerungsschaltungskette zu einer jeglichen gewünschten Zeit während der Ausgabe des Überwachungssignals angehalten wird.
Während der Zeitspanne, wenn die Taktpulse durch die erste Verzögerungsschaltungskette 1 laufen und wenn die Pulse oder Flanken durch den Takttreiber während der Taktzeitspanne tCK laufen, wird das Fortschreiten der Pulse oder Flanken in der ersten Verzögerungsschaltungskette angehalten, um die Verzögerung von tCK – (d1 + d2) ohne Takttreiberdummy zu realisieren.
Die Synchronverzögerungsschaltung gemäß einem anderen Aspekt der vorliegenden Endung umfasst eine erste Verzögerungsschaltungskette zum Ermöglichen, dass Pulse oder Pulsflanken für eine Vorgabezeit fortschreiten, eine zweite Verzögerungsschaltungskette, die Pulsen oder Pulsflanken ermöglicht, diese durch eine Länge zu durchlaufen, die proportional zu der Länge ist, durch die die Pulse oder Pulsflanken in der ersten Verzögerungsschaltungskette laufen, und eine Schaltung zum Abrufen von Überwachungssignalen während der Zeitspanne, wenn die Taktpulse den Takttreiber durchlaufen, wobei die erste Verzögerungsschaltungskette durch einen getakteten Inverter gebildet wird und Laufen der Pulse oder Flanken durch die Verzögerungsschaltungskette zu einer jeglichen gewünschten Zeit während der Ausgabe der Überwachungssignale angehalten wird.
Die Synchronverzögerungsschaltung gemäß einem dritten Aspekt der vorliegenden Erfindung umfasst ferner eine dritte Verzögerungsschaltungskette zum Ermöglichen, dass Pulse oder Pulsflanken für eine Vorgabezeit fortschreiten, und eine zweite Verzöge rungsschaltungskette, die Pulse oder Pulsflanken durch eine Länge proportional zu der Länge laufen lässt, durch die die Pulse oder Pulsflanken die vierte Verzögerungsschaltungskette durchlaufen haben, wobei die dritte Verzögerungsschaltungskette durch einen getakteten Inverter gebildet wird, und die Takte während einer jeglichen gewünschten Zeitspanne angehalten werden, nachdem ermöglicht wurde, dass die Pulse oder Pulsflanken die vierte Verzögerungsschaltungskette für eine Vorgabezeitspanne durchgelaufen sind.
Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf bevorzugte Ausführungsform derselben erklärt.
Ausführungsform 1
1 zeigt eine Struktur einer Synchronverzögerungsschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung und ein Zeitdiagramm. Bezugnehmend auf 1 umfasst die erste Ausführungsform der vorliegenden Endung eine Synchronverzögerungsschaltung aus einer Verzögerungsschaltungskette 1 zum Messen eines Vorgabezeitintervalls, eine Verzögerungsschaltungskette 2 zum Reproduzieren der gemessenen Verzögerungszeit, den Eingangspuffer 3 und den Takttreiber 4. Der Takttreiber 4 liefert interne Takte 7 zu einer internen Schaltung (Folgeschaltung), die nicht gezeigt ist. Ein Eingangsdummy 5 ist in ähnlicher Weise wie der Eingangspuffer 4 aufgebaut und weist die gleiche Verzögerungszeit auf.
Eine Ausgabe A des Eingangspuffers 3 wird zu einem Eingangsende eines Schalters 10 (Umschalteinheit) und zu der Verzögerungsschaltungskette 1 zum Messen der Zeitspanne gesendet. In das andere Eingangsende des Schalters 10 wird eine Ausgabe der Verzögerungsschaltungskette 2 zum Reproduzieren der Verzögerung eingegeben. Eine Ausgabe des Schalters 10 wird zu einem Eingang des Takttreibers 4 und zu einem Rückstellanschluss einer Überwachungssignal-Erzeugungsschaltung 9 gesendet. Eine Ausgabe des Takttreibers 4 wird über den Eingangsdummy 5 einem Einstellanschluss der Überwachungssignal-Erzeugungsschaltung 9 zugeführt, von der eine Ausgabe D zu der Verzögerungsschaltungskette 1 gesendet wird. Die Überwachungssignal-Erzeugungsschaltung 9 gibt das Überwachungssignal D mittels Aktivierung desselben aus, während die Zeittaktpulse durch den Takttreiber 4 und den Eingangsdummy 5 laufen.
In der ersten Ausführungsform der vorliegenden Erfindung wird die Taktzeitspanne gemessen durch Ermöglichen, dass die Taktsignale durch die für Messung verwendete Verzögerungsschaltungskette 1 hindurchgehen. Während der Zeit, wenn Erzeugung von Taktversatz wahrscheinlich ist, so wie dann, wenn die getakteten Pulse durch den Takttreiber 4 laufen oder wenn die getakteten Pulse durch den Eingangsdummy 5 laufen, wird jedoch das Überwachungssignal D von der Überwachungssignal-Erzeugungsschaltung 9 aktiv, um den Signaldurchgang durch die Verzögerungsschaltungskette 1 zum Abbrechen der Messung der Taktzeitspanne tCK zu sperren.
Deshalb ist die Zeit, während der Signale durch die Verzögerungsschaltungskette 1 (während Messzeit) laufen, genau gleich der Taktzeitspanne tCK minus der Summe der Verzögerungszeit td2 des Eingangspuffers 3 und der Verzögerungszeit td1 des Takttreibers 4 (tV = tCK – (td1 + td2)), während die durch die Verzögerungsschaltungskette 2 reproduzierte Verzögerungszeit (synchrone Verzögerungszeit) tV = tCK – (td1 + td2) ist.
Das Ergebnis ist, dass nur ein Takt für den Taktpuls hindurchgehen muss, um durch den Eingangspuffer 3, die Verzögerungsschaltungskette 2 und den Takttreiber (td2 + td1 + tV = td2 + td1 + tCK – (td1 + td2) = tCK) hindurchzugehen, so dass die durch den Takttreiber 4 ausgegebenen internen Takte 7 wesentlich von Versatz in bezug zu dem externen Versatz befreit sind.
Andere Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung in Verbindung mit den beigefügten Zeichnungen deutlich werden, in denen gleiche Bezugsziffern die gleichen oder ähnliche Teile in den gesamte Figuren derselben kennzeichnen.
1 ist ein Diagramm, das eine Anordnung zum Praktizieren der vorliegenden Erfindung, sowie ein zugehöriges Zeitdiagramm darstellt;
2 ist ein Diagramm, das eine Schaltungsanordnung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
3 ist ein Diagramm, das ein Beispiel von Elementen zeigt, die die erste Ausführungsform der vorliegenden Erfindung bilden;
4 ist ein Diagramm, das den Aufbau eines Makros gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
5 ist ein Diagramm, das das Layout von Elementen in dem Chip eines Makros gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
6 ist ein Diagramm, das eine Schaltungsanordnung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;
7 ist ein Diagramm, das eine Schaltungsanordnung gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt;
8 ist ein Diagramm, das eine Schaltungsanordnung gemäß einer vierten Ausführungsform der vorliegenden Erfindung zeigt;
9 ist ein Diagramm, das eine Schaltungsanordnung gemäß dem Stand der Technik zeigt;
10 ist ein Diagramm, das eine erste Schaltungsanordnung gemäß dem Stand der Technik zeigt;
11 ist ein Diagramm, das eine zweite Schaltungsanordnung gemäß dem Stand der Technik zeigt;
12 ist ein Diagramm, das eine dritte Schaltungsanordnung gemäß dem Stand der Technik zeigt;
13 ist ein Diagramm, das eine vierte Schaltungsanordnung gemäß dem Stand der Technik zeigt;
14 ist ein Diagramm, das eine Schaltungsanordnung, die keine Synchronverzögerungsschaltung verwendet, sowie ein zugehöriges Zeitdiagramm darstellt;
15 ist ein Diagramm, das eine Schaltungsanordnung, die eine Synchronverzögerungsschaltung gemäß dem Stand der Technik verwendet, sowie ein zugehöriges Zeitdiagramm darstellt; und
16A und 16B sind Kennliniendiagramme, die die Abhängigkeit von Takttreiber- und Dummyschaltungs-Verzögerungszeiten von Stromversorgungsspannung und Temperatur zeigen.
16 ist ein Kurvenbild, das Verzögerungskennlinien einer Dummy-Verzögerungsschaltung und eines Takttreibers zeigt.
17 zeigt den Aufbau einer zweiten Ausführungsform der vorliegenden Erfindung.
18 ist ein Zeitdiagramm zum Darstellen der Operation der zweiten Ausführungsform der vorliegenden Erfindung.
19 zeigt eine Schaltungsstruktur eines fünften Beispiels der vorliegenden Erfindung.
20 ist ein Zeitdiagramm zum Darstellen der Operation des fünften Beispiels.
21 zeigt eine Struktur einer dritten Ausführungsform (sechstes Beispiel der vorliegenden Erfindung).
22 ist ein Zeitdiagramm zum Darstellen der Operation der dritten Ausführungsform der vorliegenden Erfindung.
23 zeigt eine Struktur einer vierten Ausführungsform (siebtes Beispiel) der vorliegenden Erfindung.
24 ist ein Zeitdiagramm zum Darstellen der Operation der vierten Ausführungsform.
25 zeigt eine Struktur einer Synchronverzögerungsschaltung zum Erzeugen von internen Takten der doppelten Frequenz und Duty 50.
26 ist ein Zeitdiagramm zum Darstellen der Operation der in 25 gezeigten Synchronverzögerungsschaltung.
27 zeigt die Struktur der vierten Ausführungsform (achtes Beispiel) der vorliegenden Erfindung.
28 ist ein Zeitdiagramm zum Darstellen der vierten Ausführungsform der vorliegenden Erfindung.
29 zeigt ein Beispiel der Struktur einer Verzögerungsschaltungskette in der vierten Ausführungsform der vorliegenden Erfindung.
30 zeigt eine typische Struktur einer Verzögerungsschaltungskette in der vierten Ausführungsform der vorliegenden Erfindung.
31 zeigt eine andere typische Struktur der Verzögerungsschaltungskette in der vierten Ausführungsform der vorliegenden Erfindung.
32 zeigt noch eine andere typische Struktur der Verzögerungsschaltungskette in der vierten Ausführungsform der vorliegenden Erfindung.
33 zeigt noch eine andere typische Struktur der Verzögerungsschaltungskette in der vierten Ausführungsform der vorliegenden Erfindung.
Ferner wird eine Überwachungssignal-Erzeugungsschaltung 9 zum Ausgeben eines Überwachungssignals D in der Zeitspanne, während der ein Puls durch den Takttreiber 4 und die Eingangspufferdummy 5 geleitet wird, durch ein RS-Flip-Flop oder dergleichen gebildet. In einem Fall, in dem die Zeit (td1 + td2), die durch Addieren der Größen von Verzögerung in dem Takttreiber 4 und dem Eingangspufferdummy 5 erhalten wird, länger als die Taktzeitspanne tCK ist, gibt die Überwachungssignal-Erzeugungsschaltung 9 das Überwachungssignal D für eine Zeitspanne aus, die äquivalent dieser Überschusszeit ist, nämlich für eine Zeitspanne äquivalent dem Rest, der durch Teilen der Summe der Verzögerungen des Takttreibers 4 und des Eingangspufferdummys 5 durch die Taktzeitspanne tCK erhalten wird. Das Überwachungssignal D hält das die Messung in der Verzögerungsschaltungskette 1 durchlaufende Signal an. Folglich wird Taktversatz sogar in einem Fall beseitigt, in dem die Summe der Verzögerungen des Takttreibers 4 und des Eingangspufferdummys 5 länger als die Taktzeitspanne tCK ist.
Wie in dem Zeitdiagramm von 1(c) gezeigt ist, überwacht das Überwachungssignal D, das die Weiterleitung des Taktsignals durch die Verzögerungsschaltungskette 1 anhält, die Zeitspanne, über der der Taktpuls den Takttreiber 4 durchquert. Dies bedeutet, dass die Zeitabstimmung, bei der der Taktpuls durch den Takttreiber 4 geleitet wird, um tCK – ((td1 + td2) früher von dem Moment an wird, wenn der Takt synchronisiert worden ist. Dementsprechend wird das Überwachungssignal D beim Wechsel von dem Zustand vor der Synchronisierung zu dem Zustand nach Synchronisierung zwei Male in einer Zeitspanne ausgegeben werden. (Dies ist durch den schraffierten Signalteil des Überwachungssignals D und durch den diesem vorangehenden Signalteil in dem Zeitdiagramm von 1(c) angezeigt). Dies wird jedoch durch Anhalten des schraffierten Überwachungssignals D in dem Zeitdiagramm von 1(c) durch die erste Ausgabe eines Signals E, welches die Ausgabe der Verzögerungsschaltungskette 2 ist, oder durch Anhalten des schraffierten Überwachungssignals D in dem Zeitdiagramm von 1(c) durch ein Verfahren wie zum Beispiel Anhalten des Fortschreitens eines Pulses zu dem Takttreiber 4 verhindert.
Bevorzugte Ausführungsformen der vorliegenden Endung sollen nun ausführlicher unter Bezugnahme auf die Zeichnungen beginnend mit Beispielen für die Ausführungsformen beschrieben werden.
[Erstes Beispiel]
2 ist ein Diagramm, das eine Schaltungsanordnung gemäß einem ersten Beispiel der vorliegenden Erfindung zeigt.
Dieses Beispiel verwendet ein Schema, in dem eine Verzögerungsschaltungskette 11 zum Messen der Taktzeitspanne tCK und eine Verzögerungsschaltungskette 12 zum Rekonstruieren der gemessenen Zeitspanne in einander entgegengesetzten Richtungen angeordnet sind.
Dieses Schema, in dem die Verzögerungsschaltungskette 11 und die Verzögerungsschaltungskette 12 zum Rekonstruieren der gemessenen Zeitspanne in entgegengesetzten Richtungen angeordnet sind, ist derart, dass ein Taktpuls durch die Verzögerungsschaltungskette 11 geleitet wird und anschließend zu der Verzögerungsschaltungskette 12 über eine Steuerschaltungskette 18 übertragen wird, wenn der nächste Taktpuls durch einen Eingangspuffer 13 ausgegeben wird. Diese Anordnung entspricht dem Schema, das in der offengelegten japanischen Patentanmeldung Nr. 8-137091 aufgeführt ist, die oben in Verbindung mit 10 beschrieben wurde.
Genauer ausgedrückt, umfasst die in 2 gezeigte Anordnung die Verzögerungsschaltungskette 11, die eine Ausgabe von einer jeglichen Position entlang des Signal übertragungspfads extrahieren kann, die Verzögerungsschaltungskette 12, die ein Signal von einer jeglichen Position entlang des Signalübertragungspfads annehmen kann, und eine Steuerschaltungskette 18 mit Signaleingangsanschlüssen, Signalausgangsanschlüssen und Eingangs-/Ausgangssteueranschlüssen. Die Verzögerungsschaltungsketten 11 und 12 sind so eingerichtet, dass ihre Signalübertragungspfade in entgegengesetzten Richtungen verlaufen. Die Seiten nahe dem Eingang der Verzögerungsschaltungskette 11 und die Seiten nahe dem Ausgang der Verzögerungsschaltungskette 12 sind aufeinanderfolgend über die Steuerschaltungskette 18 angeschlossen. Nachdem ein Signal in die Verzögerungsschaltungskette 11 eingetreten ist, tritt ein Signal in einen Eingangs-/Ausgangsanschluss der Steuerschaltungskette 18 ein, und ein Signal in der Verzögerungsschaltungskette 11 wird zu der Verzögerungsschaltungskette 12 übertragen.
3 ist ein Diagramm, das den Aufbau der Verzögerungsschaltungskette 11, Verzögerungsschaltungskette 12 und Steuerschaltung 18 gemäß dieser Ausführungsform zeigt.
Um auf einen Takttreiberdummy zu verzichten, ist dieses Beispiel der vorliegenden Erfindung so ausgelegt, dass die die Verzögerungsschaltung 11 und Verzögerungsschaltung 12 bildenden Elemente getaktete Inverter bilden. In der Zeitspanne, über der ein Taktpuls durch einen Takttreiber 14 hindurchgeht, werden N-Kanal-MOS-Transistoren MN11, MN12 und P-Kanal-MOS-Transistoren MP11, MP12 durch ein Signal D abgeschaltet, das durch eine Überwachungssignal-Erzeugungsschaltung (SR-Flip-Flop) 19 von dem Eingang und Ausgang des Takttreibers 14 erzeugt wird, wodurch nicht zugelassen wird, dass der Taktpuls durch die Verzögerungsschaltungskette 11 weitergeleitet wird. Mit anderen Worten, wenn ein Taktpuls in den Takttreiber 14 in 2 eintritt, wird das RS-Flip-Flop 19 zurückgestellt, so dass das Signal D den niedrigen Pegel annimmt. In dem Moment, wenn der Taktpuls durch den Takttreiber 14 ausgegeben wird, wird das RS-Flip-Flop 19 gestellt, infolgedessen das Signal D auf den hohen Pegel ansteigt. Daher ist das Signal D in der Zeitspanne, die der Taktpuls zum Durchqueren des Takttreibers 14 benötigt, auf dem niedrigen Pegel, und die MOS-Transistoren sind ausgeschaltet.
Der getaktete Inverter der Verzögerungsschaltung 12 ist eingerichtet, um eine Verzögerungszeit gleich derjenigen der Verzögerungsschaltung 11 zu liefern, und ist immer eingeschaltet. Das heißt, die Auslegung ist derart, dass MOS-Transistoren MN13, MN14, MP13, MP14 in dem eingeschalteten Zustand sind.
Ein n-tes Verzögerungselement soll unter Bezugnahme auf 3 beschrieben werden. Ein Ausgang FIn eines (n – 1)ten Inverters (nicht gezeigt) der Verzögerungsschaltungskette 11 tritt in ein NAND-Gatter 11 ein und wird an denjenigen Eingangsanschluss von zwei Eingangsanschlüssen eines NAND-Gatters der Steuerschaltungskette 18 angeschlossen, der nicht an einen Steueranschluss A angeschlossen ist. Ein Ausgang MNn des NAND-Gatters der Steuerschaltung 18 wird an denjenigen Eingangsanschluss von zwei Eingangsanschlüssen eines (n + 1)-ten NAND-Gatters (nicht gezeigt) der Verzögerungsschaltungskette 11 angeschlossen, der nicht an den Ausgang FIn + 1 eines n-ten Inverters INV 12 angeschlossen ist, und wird ferner an denjenigen Eingangsanschluss von zwei Eingangsanschlüssen eines NAND-Gatters 14 in der Verzögerungsschaltungskette 12 angeschlossen, der nicht an einen Ausgang BIn + 1 des vorhergehenden Inverters angeschlossen ist. Der Ausgang des NAND-Gatters 14 der Verzögerungsschaltungskette 12 ist an den Eingang eines Inverters INV 13 der Verzögerungsschaltungskette 12 angeschlossen. Der Ausgang BIn + 1 des vorhergehenden Inverters des NAND-Gatters 14 der Verzögerungsschaltungskette 12 tritt in das NAND-Gatter 14 ein und wird an denjenigen Eingangsanschluss von zwei Eingangsanschlüssen eines NAND-Gatters 15 (ein Lasteinstellungselement) angeschlossen, der nicht an eine Erdeleitung angeschlossen ist. Der Ausgang des das Masseanpassungselement bildenden NAND-Gatters 15 wird nicht angeschlossen gelassen (d. h. der Ausgang wird im offenen Zustand belassen).
Wie in 2 zeigt ist, ist der Eingangspufferdummy 15 vor der Verzögerungsschaltungskette 11 in einer Weise ähnlich derjenigen des Standes der Technik platziert. Die Zeit für den Durchgang eines Signals ist gleich derjenigen des Eingangspuffers 3.
Mittels dieser Anordnung kann die Zeit, die ein Taktpuls zum Durchlaufen der Verzögerungsschaltungskette 11 benötigt, als tCK – (td1 + td2) in der oben beschriebenen Weise gestaltet werden.
Als nächstes soll eine Schaltungsanordnung für einen Fall, in dem das Makro für eine ASIC (Anwendungsspezifische integrierte Schaltung) als eine Modifikation der vorliegenden Erfindung aufgebaut ist, unter Bezugnahme auf 4 beschrieben werden.
Schaltungen und Verdrahtung wie zum Beispiel für den Takttreiber 14 und den Eingangspuffer 13, die sich abhängig von dem ASIC-Chip unterscheiden, können nicht in einem Makro ausgelegt werden.
Dementsprechend sind, wie in 4 gezeigt, der Takttreiber 14, Eingangspuffer 13 und Eingangspufferdummy 15 außerhalb eines Synchronverzögerungsschaltungsmakros 20 angeordnet.
Indem Elemente, die von dem Chipaufbau abhängen, außerhalb des Makros platziert werden, ist es möglich, Taktversatz zu beseitigen, ohne irgendeine Einstellung der im Stand der Technik benötigten Takttreiberdummyverzögerung durchzuführen, sogar in einem Fall, in dem das Synchronverzögerungsschaltungs-Makro 20 auf Chips A und B unterschiedlicher Größen und Verdrahtung vorgesehen ist, wie in 5 gezeigt ist.
[Zweites Beispiel]
6 ist ein Diagramm, das eine Schaltungsanordnung gemäß einem zweiten Beispiel der vorliegenden Endung darstellt.
Wie in 6 gezeigt ist, verwendet dieses Beispiel ein Schema, in dem die Verzögerungsschaltungskette 11 zum Messen der Taktperiode tCK und die Verzögerungsschaltungskette 12 zum Rekonstruieren der gemessenen Zeitspanne in der gleichen Richtung angeordnet sind.
Dieses Schema, in dem die Verzögerungsschaltungskette 11 und die Verzögerungsschaltungskette 12 zum Rekonstruieren der gemessenen Zeitspanne in der gleichen Richtung angeordnet sind, ist derart, dass ein Taktpuls durch die Verzögerungsschaltungskette 11 geleitet wird und der Ausgang der Verzögerungsschaltungskette 12 ausgewählt wird, wenn der nächste Taktpuls durch den Eingangspuffer 13 ausgegeben wird. Diese Anordnung entspricht dem in Fachliteratur (2) aufgeführten Schema (1996 Symp. on VLSI Circ., Seiten 192–193), das oben in Verbindung mit 12 erklärt wurde.
In diesem Beispiel bilden auch die die Verzögerungsschaltung 11 und Verzögerungsschaltung 12 aufbauenden Elemente getaktete Inverter. In der Zeitspanne, über der ein Taktpuls durch den Takttreiber 14 hindurchgeht, wird die Weiterleitung des Taktpulses durch die Verzögerungsschaltungskette 11 durch das Signal D verhindert, das durch die Überwachungssignal-Erzeugungsschaltung (RS-Flip-Flop) 19 von dem Eingang und Ausgang des Takttreibers 14 erzeugt wird. Dies ermöglicht es, den Takttreiberdummy zu beseitigen. Zusätzlich kann das Schaltsystem als ein ASIC-Makro in einer Weise ähnlich derjenigen der ersten Ausführungsform verwendet werden.
[Drittes Beispiel]
7 ist ein Diagramm, das eine Schaltungsanordnung gemäß einem dritten Beispiel der vorliegenden Erfindung darstellt.
Wie in 7 gezeigt ist, verwendet dieses Beispiel ein Schema, in dem die Verzögerungsschaltungskette 11 zum Messen der Taktzeitspanne tCK und die Verzögerungsschaltungskette 12 zum Rekonstruieren der gemessenen Zeitspanne in der gleichen Richtung angeordnet sind und eine Pulsflanke durch die Schaltung geleitet wird.
Dieses Schema, in dem die Verzögerungsschaltungskette 11 und die Verzögerungsschaltungskette 12 zum Rekonstruieren der gemessenen Zeitspanne in der gleichen Richtung angeordnet sind, ist derart, dass eine Taktpulsflanke durch die Verzögerungsschaltungskette 11 geleitet wird und der Ausgang der Verzögerungsschaltungskette 12 gewählt wird, wenn der nächste Taktpuls durch den Eingangspuffer 13 ausgegeben wird. Diese Anordnung entspricht den Schemata des Standes der Technik, die in Fachliteratur (3) (Proc. of IEEE 1992 CICC 25.2) und in Fachliteratur (2) (1996 Symp. on VLSI Circ., Seiten 112–113) aufgeführt sind, die oben in Verbindung mit 13 beschrieben wurden.
Da in dieser Ausführungsform eine Taktpulsflanke verwendet wird, ist eine Messung der Taktzeitspanne durch die Verzögerungsschaltung 11 und eine Messung durch die Verzögerungsschaltung 12 durch die einzelne Verzögerungsschaltung 11 und die einzelne Verzögerungsschaltung 12 nicht möglich. Dementsprechend muss ein Takt mit einer Tastrate von 50% erzeugt werden, und die Verwendung der Messungs- und Verzögerungsschaltungen muss jede halbe Zeitspanne wiederholt werden, oder es ist erforderlich, zwei Sätze von Verzögerungsschaltungsketten vorzusehen und die Sätze abwechselnd in jeder Zeitspanne zu betreiben.
In diesem Beispiel sind zwei Sätze der Verzögerungsschaltungsketten vorgesehen, und die Sätze werden in jeder Zeitspanne abwechselnd betrieben. Mit anderen Worten, der Ausgang des Eingangspuffers 13, an den der externe Takt angelegt wird, wird in einen ½-Frequenzteiler 24 eingegeben, durch den der Takt frequenzgeteilt und anschließend den beiden Sätzen von Verzögerungsschaltungsketten zugeführt wird.
In diesem Beispiel bilden auch die die Verzögerungsschaltung 11 und Verzögerungsschaltung 12 aufbauenden Elemente getaktete Inverter. In der Zeitspanne, über der ein Taktpuls durch den Takttreiber 14 hindurchgeht, wird die Weiterleitung des Taktpulses durch die Verzögerungsschaltungskette 11 durch das Signal D verhindert, das durch die Überwachungssignal-Erzeugungsschaltung 19 von dem Eingang und Ausgang des Takttreibers 14 erzeugt wird. Dies ermöglicht es, den Takttreiberdummy zu beseitigen. Außerdem kann das Schaltsystem als ein ASIC-Makro in einer ähnlichen Weise zu der der ersten Ausführungsform verwendet werden.
[Viertes Beispiel]
8 ist ein Diagramm, das eine Schaltungsanordnung gemäß einem vierten Beispiel der vorliegenden Erfindung darstellt.
Wie in 8 gezeigt ist, verwendet dieses Beispiel ein Schema, in dem die Verzögerungsschaltungskette 11 zum Messen der Taktzeitspanne tCK und die Verzögerungsschaltungskette 12 zum Rekonstruieren der gemessenen Zeitspanne in entgegengesetzten Richtungen angeordnet sind und eine Pulsflanke durch die Schaltung geleitet wird.
Dieses Schema, in dem die Verzögerungsschaltungskette 11 und die Verzögerungsschaltungskette 12 zum Rekonstruieren der gemessenen Zeitspanne in entgegengesetzten Richtungen angeordnet sind, ist derart, dass eine Taktpulsflanke durch die Verzögerungsschaltungskette 11 läuft und der Ausgang der Verzögerungsschaltungskette 12 gewählt wird, wenn der nächste Taktpuls durch den Eingangspuffer 13 ausgegeben wird. Diese Anordnung entspricht dem Schema des Standes der Technik, das in Fachliteratur (4) (IEICE TRANS. ELECTRON., Bd. E79-C, Nr. 6, Juni 1996, Seiten 798-807) ausgeführt ist, die oben in Verbindung mit 11 beschrieben wurde.
Da eine Taktpulsflanke in diesem Beispiel verwendet wird, ist eine Messung der Taktzeitspanne durch die Verzögerungsschaltung 11 und eine Messung durch die Verzögerungsschaltung 12 durch die einzelne Verzögerungsschaltung 11 und die einzelne Verzögerungsschaltung 12 nicht möglich. Dementsprechend sind zwei Sätze von Verzögerungsschaltungsketten vorgesehen, und die Sätze werden in jeder Zeitspanne abwechselnd betrieben.
Auch in diesem Beispiel bilden die die Verzögerungsschaltung 11 und die Verzögerungsschaltung 12 aufbauenden Elemente getaktete Inverter. In der Zeitspanne, über der ein Taktpuls durch den Takttreiber 14 hindurchgeht, wird die Weiterleitung des Taktpulses durch die Verzögerungsschaltungskette 11 durch das Signal D verhindert, das durch die Überwachungssignal-Erzeugungsschaltung 19 von dem Eingang und Ausgang des Takttreibers 14 erzeugt wird. Dies ermöglicht es, den Takttreiberdummy zu beseitigen. Außerdem kann das Schaltsystem als ein ASIC-Makro in einer Weise ähnlich derjenigen der ersten Ausführungsform verwendet werden.
Ausführungsform 2
Die zweite Ausführungsform der vorliegenden Erfindung soll nun erklärt werden. 17 zeigt den Aufbau der zweiten Ausführungsform der vorliegenden Erfindung, und 18 zeigt das Zeitdiagramm zum Darstellen der Operation der zweiten Ausführungsform, bzw. stellt speziell die Zeitsignalform der verschiedenen Komponenten von 1 dar.
Bezugnehmend auf 17, umfasst die zweite Ausführungsform der vorliegenden Erfindung eine Synchronverzögerungsschaltung, die aus einer Verzögerungsschaltungskette 1 zum Messen eines Vorgabezeitintervalls und einer Verzögerungsschaltungskette 2 zum Reproduzieren der gemessenen Verzögerungszeit aufgebaut ist. Die zweite Ausführungsform verwendet auch einen Eingangspuffer 3, einen Takttreiber 4, einen Eingangsdummy 5 und eine Überwachungssignal-Erzeugungsschaltung 9. Die Taktzeitspanne wird gemessen, indem ermöglicht wird, dass die Taktsignale durch die für die Messung verwendete Verzögerungsschaltungskette 1 hindurchgehen. Während der Zeit, wenn Erzeugung von Taktversatz wahrscheinlich ist, wie dann, wenn getaktete Pulse durch den Takttreiber 4 laufen oder wenn die getakteten Pulse durch den Eingangsdummy 5 laufen, werden die Taktsignale daran gehindert, durch die Verzögerungsschaltungskette 1 fortzuschreiten, um die Messung der Taktzeitspanne tCK abzuschließen.
Deshalb ist die Zeit, während der Signale durch die Verzögerungsschaltungskette 1 laufen, genau gleich der Taktzeitspanne tCK minus der Summe der Verzögerungszeit td2 des Eingangspuffers 3 und der Verzögerungszeit td1 des Takttreibers 4 (tCK – (td1 + td2)), während die durch die Verzögerungsschaltungskette 2 reproduzierte Verzögerungszeit auch tCK – (td1 + td2) ist.
Infolgedessen muss nur ein Takt für den Taktpuls hindurchgehen, der durch den Eingangspuffer 3, die Verzögerungsschaltungskette 2 und den Takttreiber 4 hindurchzugehen hat, so dass die durch den Takttreiber 4 ausgegebenen internen Takte 7 im wesentlichen frei von Versatz sind. Inzwischen schaltet der Schalter 10 zwischen dem Ausgang der Verzögerungsschaltungskette 12 und den externen Takten 6 durch ein Signal SMDACT um.
Falls, wenn die Schaltung zum Ausgeben des Überwachungssignals während der Zeit, in der die Pulse durch den Takttreiber 4 und den Eingangsdummy 5 laufen, durch ein Einstell-Rückstell-Flip-Flop (SR-Flipflop) gebildet wird, die Summe der Verzögerung in dem Takttreiber 4 und der in dem Eingangsdummy 5 (td1 + td2) länger als die Taktzeitspanne tCK ist, wird das Überwachungssignal D während der Zeit ausgegeben, die der die Taktzeitspanne tCK überschreitenden Zeit entspricht, das heißt der Rest der Zeit, die dem Quotienten der Summe der Verzögerungszeit des Takttreibers 4 und der des Eingangsdummys 5 geteilt durch die Taktzeitspanne tCK entspricht, um das Signal in der für die Messung verwendeten Verzögerungsschaltungskette 1 anzuhalten. Das heißt, Taktversatz kann entfernt werden, selbst wenn die Summe der Verzögerungszeit td1 des Takttreibers 4 und der Verzögerungszeit td2 des Eingangsdummys 5 länger als die Taktzeitspanne tCK ist.
In dem in 18 gezeigten Zeitdiagramm überwacht das Überwachungssignal D, das das Fortschreiten der Taktsignale anhält, die Taktzeitspanne, während der die Taktpulse durch den Takttreiber 4 laufen. Die Zeitabstimmung des Durchgangs durch den Takttreiber 4 wird um tCK – (td1 + td2) wie von der Zeit von Taktsynchronisierung beschleunigt.
Beim Umschalten von Vorsynchronisierung zu Nachsynchronisierung wird deshalb das Überwachungssignal D zweimal während einer Taktzeitspanne ausgegeben. In dem Zeitdiagramm von 18 werden ein schraffiert gezeigtes Umschaltsignal D und ein nachfolgendes Signal desselben ausgegeben. Dies kann vermieden werden durch Verfahren wie zum Beispiel

(i) durch Anhalten des Überwachungssignals zu der in 18 schraffiert gezeigten Zeit; oder
(ii) durch Umschalten des Taktpfades zum Anhalten des Fortschreitens von Pulsen zu dem Takttreiber 4,

7

Das heißt, bei der zweiten Ausführungsform der vorliegenden Erfindung wird ein Überwachungssignal D angehalten, das direkt dem anzuhaltenden Überwachungssignal D vorhergeht, gezeigt durch Schraffierung bei D in 1(C) in der ersten in 1 gezeigten Ausführungsform.
In der zweiten Ausführungsform wird der nicht von Versatz befreite interne Takt nur einmal ausgegeben, so dass der Taktversatz bei einer schnelleren Zeitabstimmung als bei der oben beschriebenen ersten Ausführungsform entfernt werden kann.
Die zweite Ausführungsform der vorliegenden Erfindung soll im folgenden detailliert beschrieben werden.
Beispiel 5
19 zeigt die Struktur des fünften Beispiels der vorliegenden Erfindung. 20 zeigt ein Zeitdiagramm zum Darstellen der Operation des fünften Beispiels. Bezugnehmend auf 19, die das fünfte Beispiel zeigt, ist die spezielle Schaltungsstruktur der Verzögerungsschaltungen 1 und 2 ähnlich derjenigen jedes des ersten bis vierten Beispiels.
In dem vorliegenden Beispiel wird Umschalten der Taktpfade durch ein externes Signal SMDACT durchgeführt, das in die Umschaltschaltung 10 als ein Umschaltsteuersignal eintritt. Nachdem in 20 SMDACT auf den niedrigen Pegel gesetzt und die Operationsbetriebsart initiiert wurde, darf das externe Taktsignal 6 durch einen Pfad von dem Eingangspuffer 3 durch den Schalter 10 zum Takttreiber 4 hindurchgehen. Eine Ausgabe des Takttreibers 4 wird einmal als ein interner Takt 7 zugeführt, wonach der Pulspfad von dem Eingangspuffer 3 zum Takttreiber 4 auf den Pulspfad zu der Verzögerungsschaltungskette 1 umgeschaltet wird. Dies erzeugt das Überwachungssignal D ohne Verlust.
Obwohl die Verzögerungsschaltungsketten 1, 2 linear gezeigt sind, können diese in einem Ring angeordnet sein, wie in dem JP-Patent Kokai JP-A-8-237091 gezeigt ist, um Drehung der Taktsignale zu verursachen, um Zählung der Umdrehungsanzahl durch einen Zähler zu ermöglichen. Dies kann auf alle die verschiedenen Formen der Verzögerungsschaltungen angewendet werden, die in dem ersten bis vierten Beispiel verwendet werden.
Ausführungsform 3
21 zeigt die Struktur einer dritten Ausführungsform der vorliegenden Erfindung und 22 zeigt ein Zeitdiagramm zum Darstellen der Operation der dritten Ausführungsform der vorliegenden Erfindung. Bezugnehmend auf 21, umfasst die vorliegende dritte Ausführungsform eine Synchronverzögerungsschaltung, die aus einer Verzögerungsschaltungskette 1 zum Schätzen eines Vorgabezeitintervalls und einer Verzögerungsschaltungskette 2 zum Reproduzieren der geschätzten Verzögerungszeit aufgebaut ist. Die vorliegende dritte Ausführungsform umfasst ferner einen Eingangspuffer 3, einen Takttreiber 4, einen Eingangspufferdummy 5, eine Überwachungssignal-Erzeu gungsschaltung 9 und einen ersten und einen zweiten Schalter (Umschalteinheiten) 10A, 10B.
Der erste Schalter 10A schaltet zwischen einem Ausgang des Eingangspuffers 3 und einem Ausgang der Verzögerungsschaltungskette 2, die für Verzögerungsreproduktion verwendet wird, durch das Steuersignal SMDACT um, um das ausgewählte Signal zum Takttreiber 4 und zur Überwachungssignal-Erzeugungsschaltung 9 zu senden. Dem zweiten Schalter 10B wird eine Ausgabe des Eingangspuffers 3 und eine Ausgabe des Eingangspufferdummys 5 zugeführt, um eine der Ausgaben zu einem Eingang der Verzögerungsschaltungskette 1 zu senden, die für Taktzeitspannenmessung verwendet wird.
Die Taktzeitspanne wird gemessen durch Ermöglichen, dass die Taktsignale durch die zum Messen der Taktzeitspanne verwendete Verzögerungsschaltungskette 1 hindurchgehen. Während der Zeit, wenn die Erzeugung von Taktversatz wahrscheinlich ist, so wie dann, wenn die getakteten Pulse durch den Takttreiber 4 laufen oder wenn die getakteten Pulse durch den Eingangspufferdummy 5 laufen, wird Durchgang von Taktsignalen durch die Verzögerungsschaltungskette 1 gesperrt, um die Messung der Taktzeitspanne tCK abzubrechen.
Deshalb ist die Zeit, während der Signale durch die Verzögerungsschaltungskette 1 laufen, genau gleich der Taktzeitspanne tCK minus der Summe der Verzögerungszeit td2 des Eingangspuffers 3 und der Verzögerungszeit td1 des Takttreibers tCK – (td1 + td2), während die durch die Verzögerungsschaltungskette 2 reproduzierte Verzögerungszeit (synchrone Verzögerungszeit) auch tCK – (td1 + td2) annimmt.
Infolgedessen ist nur eine Taktzeitspanne tCK für den Taktpuls erforderlich, um durch den Eingangspuffer 3, die Verzögerungsschaltungskette 2 und den Takttreiber 4 hindurchzugehen, so dass die internen Takte 7 wesentlich von Versatz in bezug zu den externen Takten befreit sind.
Falls ferner, wenn die Schaltung zum Ausgeben der Überwachungssignale während der Zeit, in der die Pulse durch den Eingangspuffer 3 und den Eingangspufferdummy 5 laufen, durch ein SR-Flip-Flop gebildet wird, die Summe der Verzögerung in dem Takttreiber 4 und der in dem Eingangspufferdummy 5 (td1 + td2) länger als die Taktzeitspanne tCK ist, wird das Überwachungssignal D während der Zeit ausgegeben, die der Zeit entspricht, welche die Taktzeitspanne tCK übersteigt, das heißt der Rest der Zeit, der dem Quotienten der Summe der Verzögerungszeit des Takttreibers 4 und der des Eingangstreibers 3 durch die Taktzeitspanne zum Anhalten des Fortschreitens des Signals in der für die Messung verwendeten Verzögerungsschaltungskette 1 entspricht. Das heißt, Taktversatz kann selbst dann entfernt werden, wenn die Summe der Verzögerungszeit td1 des Takttreibers 4 und der Verzögerungszeit td2 des Eingangsdummys 5 länger als die Taktzeitspanne tCK ist.
In dem in 18 gezeigten Zeitdiagramm überwacht das Überwachungssignal D, das das Fortschreiten der Taktsignale anhält, die Zeitspanne, während der die Taktpulse durch den Takttreiber 4 laufen. Die Zeitabstimmung des Durchgangs durch den Takttreiber 4 wird um tCK – (td1 + td2) von der Zeit von Taktsynchronisation beschleunigt.
In einer dritten Ausführungsform der vorliegenden Erfindung gehen die Taktsignale durch den Eingangspuffer 3, den ersten Schalter 10A, den Takttreiber 4 und den Eingangsdummy 5 vor Synchronisation hindurch und werden anschließend in die Mess-Verzögerungsschaltungskette 1 durch den zweiten Schalter 10B eingegeben, um die Zeit von tCK – (td1 + td2) zu messen. Ferner wird das Überwachungssignal D zur Zeit von Synchronisierung ausgegeben, um die Zeit von tCK – (td1 + td2) zu messen.
Daher gibt es keine Möglichkeit, dass das Überwachungssignal D zweimal während einer Taktzeitspanne ausgegeben wird, infolge der Umschaltung von dem Vorsynchronisationszustand zu dem Nachsynchronisationszustand im Vergleich zu dem Fall der ersten und zweiten Ausführungsform.
In der dritten Ausführungsform der vorliegenden Endung, wird die Messung der Taktzeitspanne an einem Signal direkt vor dem Überwachungssignal D angehalten, das durch Schraffierung in 1c gezeigt ist. Daher wird bei der dritten Ausführungsform der vorliegenden Erfindung nur ein nicht von Taktversatz befreites Intervalltaktsignal erstellt, so dass der Taktversatz zu einer Zeit eine Zeitspanne schneller als in der ersten Ausführungsform entfernt wird.
Unter Bezugnahme auf die Zeichnungen soll die dritte Ausführungsform der vorliegenden Erfindung detailliert erklärt werden.
Beispiel 6
21 zeigt einen Aufbau der dritten Ausführungsform der vorliegenden Erfindung und 22 ist ein Zeitdiagramm zum Darstellen der Operation derselben.
In dem vorliegenden Beispiel ist die spezielle Struktur der Verzögerungsschaltungsketten 1 und 2 ähnlich derjenigen des oben beschriebenen ersten bis vierten Beispiels.
In dem vorliegenden Beispiel wird der Taktpfad durch das externe Signal SMDACT (indem SMDACT in 22 niedrig wird) umgeschaltet, um in die Operationsbetriebsart einzutreten, und anschließend wird das externe Taktsignal 6 einmal als das interne Taktsignal 7 geliefert. Die Taktsignale werden dann von dem Eingangspuffer 3 zum Takttreiber 4 geführt. Die Zeit von tCK – (td1 + td2) wird durch die Taktpulse gemessen, die durch den Eingangspufferdummy 5 hindurchgehen, um in die für die Messung verwendete Verzögerungsschaltungskette 1 einzutreten. Ab den nächsten Taktsignalen wird der Taktsignalpfad zu einem Pfad von dem Eingangspuffer 3 und dem zweiten Schalter 10B, der einen Ausgang des Eingangspuffers 3 durch die Verzögerungsschaltungskette 1 für Messung und die Verzögerungsschaltungskette 2 für Verzögerungsreproduktion gewählt hat, zu dem ersten Schalter 10A, der den Ausgang des Eingangspuffers 3 ausgewählt hat, und zu dem Takttreiber 4 geändert, um den Versatz des externen Taktes 6 und des internen Taktes 7 zu entfernen, das heißt, um die beiden Takte zu synchronisieren.
Von diesem Zeitpunkt an wird das Überwachungssignal D zum Messen der Zeit von tCK – (td1 + td2) ausgegeben.
Daher besteht kein Risiko, dass das Überwachungssignal D zweimal ausgegeben wird, indem von dem vorsynchronisierten Zustand zu dem nachsynchronisierten Zustand umgeschaltet wird.
Obwohl die oben beschriebenen Verzögerungsschaltungsketten 1 und 2 einen linearen Aufbau aufweisen, können diese auch in einer Ringform angeordnet werden, wie bereits in dem JP-Patent Kokai JP-A-8-237091 gezeigt ist, wobei die Taktsignale rotiert werden und die Anzahl von Umdrehungen derselben durch einen Zähler gezählt wird. Dieser Aufgbau kann für alle Sorten von Verzögerungsschaltungen angewendet werden, die in der ersten bis vierten Ausführungsform verwendet werden.
Ausführungsform 4
23 zeigt den Aufbau der vierten Ausführungsform der vorliegenden Erfindung und 24 ist ein Zeitdiagramm zum Darstellen der Operation der vierten Ausführungsform.
Bezugnehmend auf 23 umfasst die vierte Ausführungsform der vorliegenden Erfindung eine Synchronverzögerungsschaltung, die aus einer Verzögerungsschaltungskette 1 zum Messen einer Vorgabezeit und einer Verzögerungsschaltungskette 2 zum Reproduzieren der gemessenen Verzögerungszeit aufgebaut ist. Die vierte Ausführungsform umfasst ferner einen Eingangspuffer 3, einen Takttreiber 4, einen Eingangspufferdummy 5 und eine Überwachungssignal-Erzeugungsschaltung 9. Die Taktzeitspanne wird gemessen, indem die Taktsignale durch die für Messung verwendete Verzögerungsschaltungskette 1 hindurchgeführt werden. Während der für Taktversatz verant wortlichen Zeitspanne, wie zum Beispiel der Zeitspanne, während der die Taktpulse durch den Takttreiber 4 laufen, oder die Zeitspanne, während der die Taktpulse durch den Eingangspufferdummy 5 laufen, wird Durchgang der Taktsignale durch die Verzögerungsschaltungskette 1 verboten, um die Messung der Taktzeitspanne tCK abzubrechen.
Daher ist die Zeitspanne, während der die Taktsignale die Verzögerungsschaltungskette 1 durchqueren, genau gleich der Taktzeitspanne tCK minus der Summe der Verzögerungszeit td2 des Eingangspuffers 3 und der Verzögerungszeit td1 des Takttreibers 4, das heißt tCK – (td1 + td2). Die durch die Verzögerungsschaltungskette 2 reproduzierte Verzögerungszeit ist auch gleich tCK – (td1 + td2). Infolgedessen wird nur eine Taktzeit für die Taktpulse benötigt, um durch den Eingangspuffer 3, die Verzögerungsschaltungskette 2 und den Takttreiber 4 hindurchzugehen, so dass im wesentlichen kein Versatz in bezug zu den externen Takten auftritt.
Wenn die Schaltung 9 zum Ausgeben des Überwachungssignals D während der Zeit, wenn die Taktpulse durch den Eingangspuffer 3 und den Eingangspufferdummy 5 laufen, durch ein SR-Flip-Flop gebildet ist, und wenn die Summe der Verzögerungszeit des Takttreibers 4 und der in dem Eingangsdummy 5 länger als die Taktzeitspanne tCK ist, wird das Überwachungssignal D während der Zeit ausgegeben, die gleich der Zeit ist, die die Taktzeitspanne tCK übersteigt, das heißt der Rest des Quotienten, der beim Teilen der Summe der Verzögerungszeit td2 des Eingangspuffers 3 und der Verzögerungszeit td1 des Takttreibers 4 (td1 + td2) durch die Taktzeitspanne tCK erhalten wird, um das Fortschreiten des Signals durch die Verzögerungsschaltungskette 1 anzuhalten, die für Taktzeitspannenmessung verwendet wird. Daher wird es möglich, den Taktversatz zu entfernen, selbst wenn die Summe der Verzögerungszeit des Eingangspuffers und der Verzögerungszeit des Takttreibers länger als die Taktzeitspanne tCK ist.
In dem in 24 gezeigten Zeitdiagramm überwacht das Überwachungssignal D, das das Fortschreiten der Taktsignale anhält, die Zeitspanne, während der die Taktpulse durch den Takttreiber 4 hindurchgehen, so dass, da die Zeit von Taktsynchronisierung, die Zeitabstimmung des Laufens der Taktsignale durch den Takttreiber 4, um tCK – (td1 + td2) beschleunigt wird.
In der vierten Ausführungsform der vorliegenden Erfindung werden die Taktsignale jedesmal durch den Eingangspuffer 3, die Verzögerungsschaltungsketten 1 und 2, den Takttreiber 4 und den Eingangspufferdummy 5 hindurchgeführt. Daher treten vor Synchronisierung die Taktsignale aufeinanderfolgend in die Verzögerungsschaltungskette 1 für Messung ein, um die Taktzeitspanne tCK zu messen und zu reproduzieren, wohingegen die Taktsignale während der Synchronisation die Ausgabe des Überwachungssignals D veranlassen, um die Zeit tCK – (td1 + td2) zu messen.
Aus diesem Grunde gibt es Anlässe, in denen, wie in der oben beschriebenen ersten und zweiten Ausführungsform, das Überwachungssignal zweimal während einer Zeitspanne durch Umschalten von dem Vorsynchronisationszustand zu dem Nachsynchronisationszustand ausgegeben werden kann, wie in der oben beschriebenen ersten und zweiten Ausführungsform. Es wird festgestellt, dass die in der ersten und zweiten Ausführungsform verwendeten Maßnahmen zum Verhindern der zweimaligen Ausgabe des Überwachungssignals D wie in der vierten Ausführungsform der vorliegenden Erfindung verwendet werden können.
Da es in der vierten Ausführungsform der vorliegenden Erfindung nicht erforderlich ist, den Taktpfad zu ändern, kann der Taktpfad (Verdrahtungslänge) reduziert werden, um Verarbeitung von Taktsignalen einer kürzeren Zeitspanne und einer höheren Frequenz zu ermöglichen.
Es wird auf die Zeichnungen bezug genommen, um die vierte Ausführungsform der vorliegenden Erfindung detaillierter zu erklären.
Beispiel 7
23 zeigt den Aufbau der vierten Ausführungsform der vorliegenden Erfindung und 24 ist ein Zeitdiagramm zum Darstellen der Operation der vierten Ausführungsform.
Bezugnehmend auf 23 umfasst die vorliegende Ausführungsform erneut Verzögerungsschaltungsketten 1 und 2, deren spezielle Schaltungsstruktur ähnlich derjenigen des oben beschriebenen ersten bis vierten Beispiels ist.
In dem vorliegenden Beispiel werden Taktsignale immer durch einen Eingangspuffer 3, Verzögerungsschaltungsketten 1 und 2, einen Takttreiber 4 und den Eingangspufferdummy 5 hindurchgeführt. Daher wird in der vorliegenden Ausführungsform ein Taktüberwachungssignal D nach Eintritt in die Synchronisationsbetriebsart erzeugt. Die internen Takte ohne Taktversatz werden durch Messen der Zeit von tCK – (td1 + td2) durch die Verzögerungsschaltungskette 1 und durch Reproduzieren der Zeit von tCK – (td1 + td2) durch die Verzögerungsschaltungskette 2 erzeugt.
In dem vorliegenden Beispiel ist die Verzögerungsschaltungskette 1 nicht in Betrieb mit dem zweiten Taktüberwachungssignal D oder einem dem zweiten Taktüberwachungssignal D folgenden Taktüberwachungssignal D, nachdem ein erstes Taktüberwachungssignal D erzeugt wird (durch Schraffierung in 24 gezeigtes Überwachungssignal). Hierdurch wird zu jeder Zeit vermieden, dass das Überwachungssignal D zweimal auf die Verzögerungsschaltungskette 1 während einer Zeitspanne zum Erzeugen von tCK – (td1 + td2) einwirkt.
In der vorliegenden Ausführungsform sind die Verzögerungsschaltungsketten 1, 2 nicht auf die lineare Anordnung von Verzögerungselementen begrenzt. Zum Beispiel können diese Verzögerungselemente auch in einem Ring angeordnet werden, so dass die Taktsignale gedreht werden und die Anzahl von Drehungen durch einen Zähler gezählt wer den kann. In diesem Fall können die in der ersten bis vierten Ausführungsform verwendeten Verzögerungsschaltungen ohne Begrenzungen verwendet werden.
Ausführungsform 5
Wie bereits unter Bezugnahme auf die 25 und 26 erklärt wurde, können in der konventionellen Schaltung, die die Schaltung zum Erzeugen doppelter Frequenz und von Duty50 durch die Synchronverzögerungsschaltung bildet, die von Taktversatz befreiten internen Takte doppelter Frequenz und Duty50-Takte mit den zwei Taktzeitspannen zum Entfernen von Taktversatz und 1,5 Zeitspannen für die doppelte Frequenz und Duty50 erzeugt werden. Mit dieser konventionellen internen Verzögerungsschaltung werden die Entfernung von Taktversatz und die doppelte Frequenz mit Duty 50 jedoch durch zwei Taktzeitspannen und 1,5 Taktzeitspannen in Reihe erreicht, 3,5 Takte (3,5 tCK) sind für Versatzentfernung erforderlich.
27 zeigt die Struktur der fünften Ausführungsform der vorliegenden Erfindung. 28 ist ein Zeitdiagramm zum Darstellen der Operation der fünften Ausführungsform der vorliegenden Erfindung.
Bezugnehmend auf 27 umfasst die fünfte Ausführungsform der vorliegenden Erfindung, zusätzlich zu dem Eingangspuffer 3, dem ersten Schalter 10A, Takttreiber 4, Eingangsdummy 5, der Überwachungssignal-Erzeugungsschaltung 9 und dem Schaltungsaufbau für Versatzentfernung, der aus der Synchronverzögerungsschaltung aufgebaut aus der Verzögerungsschaltungskette 1 für Taktzeitspannenmessung und der Verzögerungsschaltungskette 2 für Taktzeitspannenreproduktion besteht, eine Verzögerungsschaltungskette 1A zum Messen der Vorgabezeit, eine Verzögerungsschaltungskette 2A variabler Geschwindigkeit zum Reproduzieren der Verzögerungszeit proportional zu der gemessenen Verzögerungszeit, einen zweiten Schalter 10B und eine Syntheseschaltung 9A.
Eine Ausgabe (A) des Eingangspuffers 3 und eine Ausgabe (E1) der Verzögerungsschaltungskette 2 für Taktzeitspannenreproduktion werden in den zweiten Schalter 10B eingegeben, von dem ein Ausgang an die zum Messen der Vorgabezeit gekoppelte Verzögerungsschaltungskette 1A gekoppelt ist.
Eine Ausgabe der Verzögerungsschaltungskette 2 und der Verzögerungsschaltungskette 2A variabler Geschwindigkeit zum Reproduzieren der Verzögerungszeit wird in die Signalsyntheseschaltung 9A eingegeben, von der eine Ausgabe in den ersten Schalter 10A eingegeben wird. Eine Ausgabe des ersten Schalters 10A wird zu dem Takttreiber 4 und der Überwachungssignal-Erzeugungsschaltung 9 gesendet.
Die Taktzeitspanne wird gemessen, indem die Taktsignale durch die zum Messen der Taktzeitspannen verwendete Verzögerungsschaltungskette 1A geführt wird. Zuerst werden die Taktzeitspannen durch einen Ausgang des Eingangspuffers 3 gemessen, und wenn das Signal E1 von der Verzögerungsschaltungskette 2 für Zeitspannenreproduktion ausgegeben wird, wird die Taktzeitspanne mit dem Signal von der Verzögerungsschaltungskette 2 gemessen.
Die Verzögerungsschaltungskette 2A variabler Geschwindigkeit, die zum Reproduzieren der Verzögerungszeit proportional zu der gemessenen Verzögerungszeit eingerichtet ist, reproduziert die Verzögerungszeit proportional zu der gemessenen Verzögerungszeit ungeachtet dessen, ob die zum Messen der Zeitspanne verwendete Verzögerungsschaltungskette 1A die Taktzeitspanne durch ein Signal von der Verzögerungsschaltungskette 2, die durch den zweiten Schalter 10B ausgewählt wird, oder eine Ausgabe des Eingangspuffers 3 gemessen hat. Die Verzögerungsschaltungskette 2A variabler Geschwindigkeit steuert die Ausgabe durch das Signal von der Verzögerungsschaltungskette 2. Es wird diesmal eine Zeitdifferenz erzeugt, während der die Messung der Taktzeitspanne tCK abgebrochen wird.
Daher kann vor Ausgabe des Taktes, der im wesentlichen frei von Versatz in bezug zu den externen Takten durch die unter Bezugnahme auf die oben beschriebene erste bis dritte Ausführungsform erklärten Verzögerungsschaltungsketten 1 und 2 ist, die Taktzeitspanne durch die Verzögerungsschaltungskette 1A gemessen werden, so dass, wenn die Takte ohne Versatz durch die Verzögerungsschaltungskette 2 ausgegeben werden, die erzeugten Takte sofort durch die Verzögerungsschaltungskette 2A mit der Verzögerung proportional zu der Taktzeitspanne hindurchgeführt werden können.
Daher ist es durch Synthetisieren einer Ausgabe der Verzögerungsschaltungskette 2 und einer Ausgabe der Verzögerungsschaltungskette 2A durch die Signalsyntheseschaltung 9A möglich, interne Takte der doppelten Frequenz und Duty50-Takte im wesentlichen frei von den externen Takten 6 durch Synthetisieren einer Ausgabe von der Verzögerungsschaltungskette 2 und der Verzögerungsschaltungskette 2A zu erhalten.
Es wird auf die Zeichnungen zum Darstellen der fünften Ausführungsform der vorliegenden Erfindung bezug genommen.
Beispiel 8
27 zeigt die Struktur eines achten Beispiels der vorliegenden Erfindung und 28 zeigt ein Zeitdiagramm zum Darstellen der Operation der achten Ausführungsform. Bezugnehmend auf 27 können die speziellen Schaltungen der Verzögerungsschaltungsketten 1 und 2 und die Verzögerungsschaltungsketten 1A und 2A ähnlich wie diejenigen der oben beschriebenen ersten bis vierten Ausführungsform aufgebaut werden.
Die Verzögerungszeit der Verzögerungsschaltungskette 2 für Zeitspannenreproduktion ist genau eine Hälfte derjenigen der Verzögerungsschaltungskette 1A für Zeitspannenmessung. Die Verzögerungsschaltungen der Zeitspannen-Verzögerungsschaltungskette 2A kann durch die Anzahl von Elementen, eine Differenz in der Antriebsfähigkeit und in Verzögerungszeitdifferenz realisiert werden. Mehrere Beispiele von Schaltungsaufbau sind in den 29 bis 32 gezeigt.
Bezugnehmend auf 29 umfasst die Schaltung der achten Ausführungsform eine Verzögerungsschaltungskette 11 für Messung, eine Steuerschaltung 18 zum Steuern der Übertragung zu einer Verzögerungsschaltungskette 12 für Verzögerungsreproduktion von Takten, die durch die Verzögerungsschaltungskette 11 und die Verzögerungsschaltungskette 12 geleitet werden. Die Anzahl von Elementen (Verzögerungselemente aufgebaut aus NANDs und Invertern) pro Stufe ist gleich derjenigen der Verzögerungsschaltungskette 12. Daher ist die Verzögerungszeit der Verzögerungsschaltungskette 12 für Zeitspannenreproduktion nur eine Hälfte derjenigen der Verzögerungsschaltungskette 11 für Zeitspannenmessung. Währenddessen werden die Verzögerungsschaltungen der Verzögerungsschaltungskette 11 zum Ein- und Ausschalten von PMOS- und NMOS-Transistoren basierend auf dem Überwachungssignal D zum Steuern des einausgeschalteten Zustands der NMOS-Transistoren zum Steuern der aktiven/inaktiven Zustände der Verzögerungsschaltungen (NAND-Schaltungen und Inverterschaltung) konfiguriert. Die Verzögerungsschaltungen der Verzögerungsschaltungskette 12 sind immer aktiviert.
In 30 ist die Anzahl von Lasten der Verzögerungsschaltungen der Verzögerungsschaltungskette 12 (NANDs für Lasteinstellung) pro Stufe auf zweimal so viele wie die der Verzögerungsschaltungskette 12 eingestellt.
In 31 ist das Treibervermögen pro Stufe der Verzögerungsschaltungen der Verzögerungsschaltungskette 12 auf das Doppelte dessen der Verzögerungsschaltungskette 11 eingestellt. Das heißt, zwei getaktete Inverter sind parallel pro Stufe in der Verzögerungsschaltungskette 12 angeschlossen. Der aktive oder inaktive Zustand jedes getakteten Inverters der Verzögerungsschaltungskette 12 wird durch ein komplementäres Signal eines Signals AA gesteuert, das zum Steuern des aktiven oder inaktiven Zustands der Verzögerungsschaltungskette 11 ausgelegt ist.
In 32 ist das Treibervermögen pro Stufe der Verzögerungsschaltungen der Verzögerungsschaltungskette 12 auf das Doppelte dessen der Verzögerungsschaltungskette 11 eingestellt. Die Verzögerungsschaltungskette 11 ist aus zwei Stufen von Taktinvertern pro Stufe der Verzögerungsschaltung aufgebaut, während die Verzögerungsschaltungs kette 12 aus zwei Stufen parallel geschalteter Taktinverter pro Stufe der Verzögerungsschaltung aufgebaut ist. In 32 weisen die PMOS und NMOS-Transistoren (wie zum Beispiel MP12, MN12), die die Aktivierung/Nichtaktivierung der getakteten Inverter der Zeitspannenmessungs-Verzögerungsschaltungskette 1 steuern, Gateanschlüsse auf, die durch eine logische Produkt-(UND)-Ausgabe des Überwachungssignals D und eines frequenzgeteilten Signals AA eines Signals A (externe Takteingabe) und seinen invertierten Wert gesteuert werden, während die PMOS- und NMOS-Transistoren zum Steuern der Aktivierung/Nichtaktivierung der getakteten Inverter der Verzögerungsschaltungskette 12 für Verzögerungsreproduktion Gateanschlüsse aufweisen, die durch das komplementäre Signal des frequenzgeteilten Signals und seinen invertierten Wert gesteuert werden.
Erneut bezugnehmend auf 32, ist dort eine modifizierte Ausführungsform vorgesehen. Die PMOS-Transistoren MP12 und MP12B des getakteten Inverters der ersten Stufe und die NMOS-Transistoren MN12 und MN12B des getakteten Inverters der zweiten Stufe können nämlich in der Verzögerungsschaltungskette 11 einerseits beseitigt werden. Andererseits können die parallelen Transistoren MP13 und MP13a des getakteten Inverters der ersten Stufe und die parallelen Transistoren MN13, MN13B und MN13C des getakteten Inverters der zweiten Stufe beseitigt werden. In diesem Fall werden die durch die Verzögerungsschaltungskette 11 empfangenen Taktsignale abwechselnd durch PMOS-Transistoren und NMOS-Transistoren in einer Abfolge von F1n- NMOS-Transistoren – F1n + 1- PMOS-Transistor- F1n + 2.... angesteuert. Auch in der Verzögerungsschaltungskette 12 werden die PMOS-Transistoren und NMOS-Transistoren in gleicher Weise abwechselnd angesteuert. In einer solchen Anordnung wird die erforderliche Anzahl von Elementen auf etwa eine Hälfte im Vergleich zu dem Fall von 32 reduziert. Eine weitere Abwandlung ist auch möglich. Wie für die getakteten Inverter, werden PMOS- und NMOS-Transistoren, die als Schaltelemente dienen und den CMOS-Inverter bilden, innerhalb/außerhalb in bezug zu der Stromversorgung Vcc und der Erdeleitung GND in 32 angeordnet. Diese den CMOS-Inverter bildenden PMOS- und NMOS-Transistoren können jedoch zwischen dem Schaltelement und Vcc, bzw. zwischen dem Schaltelement und GND angeordnet werden.
In einer weiteren Variante können die erste und zweite Verzögerungsschaltungskette, dritte und vierte Verzögerungsschaltungskette aus Verzögerungsschaltungen aufgebaut werden, die zum getrennten Ansteuern der PMOS- und NMOS-Transistoren ausgelegt sind, welche die Verzögerungsschaltung der Verzögerungsschaltungsketten bilden.
Obwohl die einphasigen Taktsignale von außerhalb in die oben beschriebenen Ausführungsformen eingegeben werden, ist es mit der vorliegenden Erfindung möglich, komplementäre Taktsignale als Takte 6 zu verwenden, die von außerhalb eingegeben werden, und die ansteigenden und abfallenden Flanken der komplementären Taktsignale zu verwenden. Da die durch die Taktsignal durchquerte Distanz die Hälfte der Taktzeitspanne darstellen kann, kann der Schaltungsmaßstab verkleinert werden.
In dem in den 11 und 13 gezeigten System werden Pulsflanken verwendet, so dass Frequenzteilung bei der einphasigen Takteingabe erforderlich ist. Wenn jedoch komplementäre Signale verwendet werden, wird die Notwendigkeit von Frequenzteilung vorteilhaft beseitigt.
Es ist ferner möglich, die wirksame Betriebsfrequenz durch Verwendung komplementärer Taktsignale als Takte, die von außerhalb eingegeben werden, und zwei Sätze von Schaltungen, in denen ansteigende und abfallende Kanten der komplementären Taktsignale abwechselnd verwendet werden, zu erhöhen, wobei die Ausgaben der Schaltungen komplementäre Signale sind.
Beispiel 9
Ein neuntes Beispiel der vorliegenden Erfindung soll im folgenden erklärt werden. In dem vorliegenden Beispiel, das ähnlich zu der oben beschriebenen achten Ausführungsform aufgebaut ist, ist die Anzahl von Umschaltschaltungen gesenkt. 33 zeigt die Struktur der neunten Ausführungsform. Bezugnehmend auf 33, ist der zweite Schalter 10B (Umschalteinheit) von 27 weggelassen, und eine Ausgabe des ersten Schalters (Umschalteinheit) 10B wird zu dem Takttreiber 4, der Überwachungssignal-Erzeugungsschaltung 9 und zu der Verzögerungsschaltungskette 1A gesendet. Ausgaben der Verzögerungsschaltungskette 2 und der Verzögerungsschaltungskette 2A (mit der Verzögerungszeit gleich 1/n der Verzögerungsschaltungskette 1A für Messung) werden durch eine Signalsyntheseschaltung 9A synthetisiert, wobei das synthetisierte Signal von dem ersten Schalter 10 über den Takttreiber 4 als der interne Takt zugeführt wird. In dieser Konfiguration wählt der Schalter 10 zuerst die externen Takte von dem Eingangspuffer 3 aus, um die internen Taktsignale 7 von dem Takttreiber 4 zu senden. Ausgaben des Eingangspuffers 3 werden zu den Verzögerungsschaltungsketten 1, 2 und zu den Verzögerungsschaltungsketten 1A, 2A gesendet. Nach Synchronisierung wird eine Ausgabe der Signalsyntheseschaltung 9A ausgewählt.
Obwohl die Verzögerungsschaltungsketten 1, 2, 1A und 2A linear gezeigt sind, können diese auch in einem Ring angeordnet werden, wie in dem JP-Patent Kokai JP-A-8-237091 offenbart ist, wobei die Taktsignale gedreht werden und die Anzahl von Malen ihrer Drehung dann durch einen Zähler gezählt werden. In diesem Fall kann eine jegliche der in den Beispielen 1 bis 4 gezeigten Verzögerungsschaltungen verwendet werden.
Daher wird in Übereinstimmung mit der vorliegenden Erfindung, wie oben beschrieben, die Zeitspanne eines Takts als die Fortpflanzungszeit eines Taktpulses oder einer Taktpulsflanke gemessen, die Größe der Verzögerung eines Takttreibers wird durch Anhalten der Weiterleitung eines Taktpulses gemessen, und eine Zeit, die durch Ausschließen der Verzögerungsgröße des Takttreibers von der Taktzeitspanne erhalten wird, wird gemessen. Infolgedessen ist eine Dummyverzögerungsschaltung für den Takttreiber nicht mehr erforderlich.
Selbst wenn die vorliegende Erfindung auf eine Vorrichtung wie zum Beispiel eine ASIC angewendet wird, in der die Größe von Taktverzögerung sich von Chip zu Chip unterscheidet, ist es folglich nicht mehr erforderlich, einen Takttreiberdummy immer dann zu entwerfen, wenn ein Verdrahtungsentwurf geändert wird, und nicht mehr erfor derlich, das Layout eines Bereichs für den Takttreiberdummy zu berücksichtigen, wodurch ein hocheffektives, wirtschaftliches Design ermöglicht wird.
Da ferner eine Zeit, die durch Ausschließen der tatsächlichen Takttreiberverzögerung von der Taktzeitspanne erhalten wird, direkt gemessen wird, gibt es keinen Versatz mehr, der durch eine Differenz zwischen der Verzögerungsgröße des Takttreiberdummys und der Verzögerungsgröße des originalen Takttreibers verursacht wird, selbst wenn die Verzögerungszeit des Treibers aufgrund einer Variation in der Temperatur der Vorrichtung während Verwendung variiert. Dies hat die Auswirkung einer Verbesserung von Genauigkeit und Zuverlässigkeit um eine breite Spanne.
Da viele offensichtlich stark unterschiedliche Ausführungsformen der vorliegenden Erfindung gestaltet werden können, ohne vom Umfang derselben abzuweichen, soll verstanden werden, dass die Erfindung nicht auf die speziellen Ausführungsformen derselben begrenzt ist, außer wie sie in den anliegenden Patentansprüche definiert sind.

Claims

Synchronverzögerungsschaltung zum Steuern eines Taktsignals mit: einer ersten Verzögerungsschaltungskette (11), die einen Puls oder eine Pulsflanke für eine feste Zeitspanne durchleitet, und einer zweiten Verzögerungsschaltungskette (12), die einen Puls oder Pulsflanke über eine Länge durchlassen kann, die proportional zu der Länge der ersten Verzögerungsschaltungskette (11) ist, entlang der der Puls oder die Pulsflanke weitergeleitet wird, gekennzeichnet durch eine Schaltung (19) zum Ausgeben eines Überwachungssignals (D) für eine Zeitspanne, über der ein Taktpuls durch einen Takttreiber geleitet wird, wobei das Fortschreiten eines Pulses oder einer Pulskante in der ersten Verzögerungsschaltungskette (11) während der Ausgabe des Überwachungssignals (D) angehalten wird.
Schaltung nach Anspruch 1, wobei Verzögerungsschaltungselemente, die die erste Verzögerungsschaltungskette bilden, durch getaktete Inverter gebildet sind, die durch das Überwachungssignal gesteuert werden.
Integrierte Halbleiterschaltungsvorrichtung mit einer Synchronverzögerungsschaltung nach Anspruch 1, wobei ein Takttreiber (14) ein internes Taktsignal ausgibt.
Vorrichtung nach Anspruch 3, wobei Verzögerungsschaltungselemente, die die erste Verzögerungsschaltungskette bilden, durch getaktete Inverter gebildet sind, die durch das Überwachungssignal gesteuert werden.
Vorrichtung nach Anspruch 3 oder 4 mit einem Schalter (10), der zwischen einem Ausgang eines Eingabepuffers (13), an den das externe Taktsignal als Eingabe angelegt wird, und einem Ausgang der zweiten Verzögerungsschaltungskette (12) schaltet und die Ausgabe an den Takttreiber (14) liefert.
Vorrichtung nach Anspruch 3, wobei die Überwachungssignal-Erzeugungsschaltung (19) ein Flip-Flop aufweist, das durch eine Eingabe und eine Ausgabe des Takttreibers (14) rückgesetzt bzw. gesetzt wird.
Integrierte Halbleiterschaltungsvorrichtung mit der Synchronverzögerungsschaltung nach Anspruch 1 als Makro, wobei das Taktsignal von der ersten Verzögerungsschaltungskette (11) als eine Eingabe an die zweite Verzögerungsschaltungskette (12) angelegt wird und der Takttreiber (14) ein internes Taktsignal abgibt und mit einem Schalter (10), der zwischen einem Ausgang eines Eingangspuffers (13) und einem Ausgang der zweiten Verzögerungsschaltungskette (12) schaltet.
Vorrichtung nach Anspruch 7, wobei die erste Verzögerungsschaltungskette (11) und die zweite Verzögerungsschaltungskette (12) unter Berücksichtigung ihrer Signalfortpflanzungsrichtungen in entgegengesetzten Richtungen angeordnet sind und wobei ein Taktpuls durch die erste Verzögerungsschaltungskette weitergeleitet wird und anschließend in die zweite Verzögerungsschaltungskette über eine Steuerschaltung (18) gelangt, wenn der nächste Taktpuls durch den Eingangspuffer (13) ausgegeben wird.
Vorrichtung nach Anspruch 7, wobei die erste Verzögerungsschaltungskette (11) und die zweite Verzögerungsschaltungskette (12) im Hinblick auf ihre Signalfortpflanzungsrichtungen in entgegengesetzten Richtungen angeordnet sind und wobei ein Taktsignal durch die erste Verzögerungsschaltungskette weitergeleitet wird und dann in die zweite Verzögerungsschaltungskette gelangt, wenn der nächste Taktpuls durch den Eingangspuffer (13) ausgegeben wird.
Vorrichtung nach Anspruch 7, wobei die erste Verzögerungsschaltungskette (11) und die zweite Verzögerungsschaltungskette im Hinblick auf ihre Signalfortpflanzungsrichtungen in derselben Richtung angeordnet sind, wobei ein Taktsignal durch die erste Verzögerungsschaltungskette geleitet wird und der Ausgang der zweiten Verzögerungsschaltungskette ausgewählt wird, wenn der nächste Taktpuls durch den Eingangspuffer (13) ausgegeben wird.
Vorrichtung nach Anspruch 7, wobei die erste Verzögerungsschaltungskette (11) und die zweite Verzögerungsschaltungskette (12) im Hinblick auf ihre Signalfortpflanzungsrichtungen in entgegengesetzten Richtungen angeordnet sind, wobei ein Taktsignal durch die erste Verzögerungsschaltungskette geleitet wird und der Ausgang der zweiten Verzögerungsschaltungskette ausgewählt wird, wenn der nächste Taktpuls durch den Eingangspuffer ausgegeben wird.
Integrierte Halbleiterschaltung nach Anspruch 7, wobei der Schalter (10) nach der ersten Ausgabe eines Überwachungssignals (D) für die Überwachungssignal-Erzeugungsschaltung (19) zwischen dem Ausgang eines Eingangspuffers (13), der Taktsignale von außerhalb erhält, und dem Ausgang der zweiten Verzögerungsschaltung (12) schaltet.
Integrierte Halbleiterschaltung nach Anspruch 7, wobei der Schalter (10) die ausgewählte Ausgabe an den Takttreiber (14) liefert, wobei während des Schaltungsbetriebs die externen Taktsignale veranlasst werden, durch einen Pfad von dem Eingangspuffer (13) durch den Schalter (10) bis zu dem Takttreiber (14) zu laufen, wobei eine Ausgabe des Takttreibers (14) einmalig als interne Takte geliefert wird und anschließend der Pfad von dem Eingangspuffer (13) zum Takttreiber (14) geschaltet wird zu dem Pfad von dem Eingangspuffer (13) zu der ersten Verzögerungsschaltungskette (11), wobei eine Ausgabe der zweiten Verzögerungsschaltungskette (12) durch den Schalter (10) so ausgewählt wird, dass sie als interne Taktsignale durch den Takttreiber (14) geliefert werden.
Integrierte Halbleiterschaltung nach Anspruch 7, wobei die Steuerung durchgeführt wird, um das nächste Überwachungssignal (D) nach dem ersten Ausgeben des Überwachungssignals, zu stoppen.
Integrierte Halbleiterschaltung nach einem der Ansprüche 7 bis 14 mit ferner: einer Eingabepuffer-Dummyschaltung (15) mit einer Verzögerungszeit, die gleich der des Eingangspuffers (13) ist, der externe Taktsignale erhält, wobei der Takttreiber (14) und die Eingangspuffer-Dummyschaltung (15) in Reihe miteinander geschaltet sind, wobei die Überwachungssignal-Erzeugungsschaltung (19) Überwachungssignale während einer Spanne ausgibt, in der Taktsignale durch den Takttreiber (14) und den Eingangspuffer (13) weitergeleitet werden.
Integrierte Halbleiterschaltung nach Anspruch 15 mit ferner: einem zweiten Schalter (10B) zum Schalten zwischen einer Ausgabe der Eingangspuffer-Dummyschaltung (5) und einer Ausgabe des Eingangspuffers (3), wobei die Ausgabe des zweiten Schalters (14B) an die erste Verzögerungsschaltungskette (1) geliefert wird, wobei der zweite Schalter eine Ausgabe des Eingangspuffers (3) als einen ersten Taktpuls oder als eine Pulsflanke ausgibt, die in die erste Verzögerungsschaltungskette (1) gelangt.
Synchronverzögerungsschaltung nach Anspruch 16, wobei während des Schaltungsbetriebs zunächst verursacht wird, dass die externen Taktsignale durch einen Pfad von dem Eingangspuffer (3) durch den ersten Schalter (10A) zu dem Takttreiber (4) laufen, wobei die Ausgabe des Takttreibers einmalig als interne Takte geliefert wird und anschließend Taktsignale von ausserhalb dazu veranlasst werden, durch einen Pfad von dem Eingangspuffer (3) zu dem Takttreiber (4) zu laufen, wobei die Zeit entsprechend dem Unterschied der Summe (td1 + td2) einer Verzögerungszeit (td1) des Eingangspuffers (3) und einer Verzögerungszeit (td2) des Takttreibers (4), die von einer Taktzeitspanne (tCK) abgezogen wird, durch Durchlauf der Taktsignale durch die Eingangspuffer-Dummyschaltung (5) und anschließend von dem zweiten Schalter (10B) zu der ersten Verzögerungsschaltungskette (1) gemessen wird, und wobei vom nächsten Taktsignal an der Verlaufspfad geschaltet wird, von einem Pfad über den Eingangspuffer (3) und den zweiten Schalter (10B), durch die erste Verzögerungsschaltungskette (1) für die Messung und die zweite Verzögerungsschaltungskette (2) für die Verzögerungsreproduktion, zu einem Pfad über den ersten Schalter (10A) und dem Takttreiber (4) zum Entfernen des Versatzes der internen Takte und der externen Takte.
Integrierte Halbleiterschaltung nach einem der Ansprüche 3 bis 17 mit ferner: einer dritten Verzögerungsschaltungskette (1A) zum Ermöglichen, dass Pulse oder Pulsflanken für eine Vorgabezeit fortschreiten, und einer vierten Verzögerungsschaltungskette (2A), die es ermöglicht, dass die Pulse oder Pulskanten durch eine Länge durchlaufen, die proportional ist zu der Länge, durch die die Pulse oder Pulskanten in der dritten Verzögerungsschaltungskette (1A) durchgelaufen sind, wobei Takte für eine optionale Zeitspanne angehalten werden können, nachdem ihnen ermöglicht wurde, durch die dritte Verzögerungsschaltungskette (1A) durchzulaufen.
Integrierte Halbleiterschaltung nach Anspruch 18 mit ferner: einem dritten Schalter (10, 10B), der zwischen einem Ausgang eines Eingangspuffers (3), der externe Takte erhält, und einem Ausgang der zweiten Verzögerungsschaltungskette (2) schaltet, wobei eine Ausgabe des dritten Schalters in die dritte Verzögerungsschaltungskette (1A) eintritt.
Synchronverzögerungsschaltung nach Anspruch 1, wobei die erste Verzögerungsschaltungskette es ermöglicht, dass Eingangstaktsignale, die von dem Eingangspuffer (3) ausgegeben werden, für eine Vorgabezeitspanne fortschreiten, wobei die zweite Verzögerungsschaltungskette (3) Taktsignale von der ersten Verzögerungsschaltungskette (1) eingibt, die zweite Verzögerungsschaltungskette (2) es den ein gegebenen Taktsignalen ermöglicht sie in einer Länge zu passieren, die der Länge der ersten Verzögerungsschaltungskette (1) entspricht, durch die die Signale durchgelaufen sind, wobei die Überwachungssignalerzeugungsschaltung das Überwachungssignal während einer Zeitspanne ausgibt, in der die Eingabetaktsignale durch den Takttreiber (4) durchlaufen, interne Taktsignale ausgibt und durch eine Eingangspuffer-Dummyschaltung (5), die mit dem Takttreiber (4) verbunden ist, und mit ferner einer dritten Verzögerungsschaltungskette (1A), die es ermöglicht, dass Pulse oder Pulskanten für eine Vorgabezeitspanne durchlaufen, einer vierten Verzögerungsschaltungskette (2A) mit variabler Geschwindigkeit, die es ermöglicht, dass Pulse oder Pulskanten durch eine Länge durchlaufen, die proportional ist zu der Länge, durch welche die Pulse oder Pulskanten die dritte Verzögerungsschaltungskette (1A) durchlaufen haben, einer Signalsyntheseschaltung (9A), die alle Ausgaben der zweiten Verzögerungsschaltungskette und eine Ausgabe der vierten Verzögerungsschaltungskette synthetisiert, einem ersten Schalter (10A), an dem eine Ausgabe der Signalsyntheseschaltung (9A) und eine Ausgabe des Eingangspuffers (3) als Eingabe eingegeben werden, wobei der erste Schalter (10A) eine der Eingaben an den Takttreiber (4) und die Überwachungssignal-Erzeugungsschaltung (9) ausgibt, und einem zweiten Schalter (10B), der eine Ausgabe des Eingangspuffers (3) und einer Ausgabe der zweiten Verzögerungsschaltung (2) als Eingabe empfängt, wobei der zweite Schalter eine der Ausgaben als eine Eingabe der dritten Verzögerungsschaltungskette (1A) ausgibt.
Synchronverzögerungsschaltung nach Anspruch 1, wobei die erste Verzögerungsschaltungskette es Eingangstaktsignalen ermöglicht, die von dem Eingangspuffer (3) gesendet wurden, für eine Vorgabezeitspanne fortzuschreiten, die zweite Verzögerungsschaltungskette (2) die Taktsignale von der ersten Verzögerungsschaltungskette (1) empfängt, wobei die zweite Verzögerungsschaltungskette (2) es Eingangstaktsignalen ermöglicht, für eine Länge zu passieren, die proportional zu der Länge der ersten Verzögerungsschaltungskette (1) ist, durch die die Taktsignale gelaufen sind, wobei die Überwachungssignalerzeugungsschaltung das Überwachungssignal während einer Zeitspanne ausgibt, in der die Eingangstaktsignale durch den Takttreiber (4) laufen, der interne Taktsignale ausgibt, und durch eine Eingangspuffer-Dummyschaltung (5), die mit dem Takttreiber (4) verbunden ist, und mit ferner einer dritten Verzögerungsschaltungskette (1A), die es ermöglicht, dass Pulse oder Pulsflanken sie für eine Vorgabezeitspanne durchlaufen, einer vierten Verzögerungsschaltungskette (2A) mit variabler Geschwindigkeit, die es ermöglichen kann, dass Pulse oder Pulsflanken durch sie für eine Länge verlaufen, die proportional zu der Länge ist, durch die die Pulse oder Pulsflanken in der dritten Verzögerungsschaltungskette (1A) fortschreiten, einer Signalsyntheseschaltung (9A), die eine Ausgabe der zweiten Verzögerungsschaltungskette und eine Ausgabe der vierten Verzögerungsschaltungskette synthetisiert, und einem Schalter, der eine Ausgabe der Signalsyntheseschaltung (9A) und eine Ausgabe des Eingabepuffers (3) erhält, wobei der Schalter (10A) eine der Ausgaben an den Takttreiber (4), die Überwachungssignal-Erzeugungsschaltung (9) und die dritte Verzögerungschaltungskette (1A) ausgibt.
Integrierte Halbleiterschaltung nach einem der Ansprüche 18 bis 21, wobei die Verzögerungsschaltungselemente der dritten Verzögerungsschaltungskette (1A) und die der vierten Verzögerungsschaltungskette (2A) in einem gegenseitig unterschiedlichen Elementzahlverhältniss vorgesehen sind.
Integrierte Halbleiterschaltung nach einem der Ansprüche 18–21, wobei die Verzögerungsschaltungselemente der dritten Verzögerungsschaltungskette (1A) und die der vierten Verzögerungsschaltungskette (2A) mit einem gegenseitig unterschiedlichen Lastverhältniss vorgesehen sind.
Integrierte Halbleiterschaltung nach einem der Ansprüche 18 bis 21, wobei die Verzögerungsschaltungselemente der dritten Verzögerungsschaltungskette (1A) und der vier ten Verzögerungsschaltungskette (2A) in einem gegenseitig unterschiedlichen Treiberkapazitätsverhältniss vorgesehen sind.
Integrierte Halbleiterschaltung nach einem der Ansprüche 18 bis 21, wobei die erste, die zweite, die dritte und die vierte Verzögerungsschaltungskette (1, 2, 1A, 2A) aus Verzögerungsschaltungen aufgebaut sind, die für separate Treiber von PMOS- und NMOS-Transistoren angepasst sind, die Verzögerungsschaltungen der Verzögerungsschaltungsketten bilden.
Integrierte Halbleiterschaltung nach einem der Ansprüche 18 bis 21, wobei das Taktsignal, das in die Verzögerungsschaltungskette eintritt, abwechselnd durch PMOS-Transistoren und NMOS-Transistoren in Reihe geteilt wird.
Integrierte Halbleiterschaltung nach einem der Ansprüche 3 bis 25, wobei die Taktpulse oder Taktflanken, die von außen eindringen, komplementäre Taktsignale sind und wobei ansteigende oder abfallende Flanken der komplementären Taktsignale abwechselnd ausgenutzt werden.
Integrierte Halbleiterschaltung nach einem der Ansprüche 3 bis 25, wobei die Taktpulse oder Taktflanken, die von außen eintreten, komplementäre Taktsignale sind und wobei zwei Sätze von Schaltungen vorgesehen sind, die reziprok eine ansteigende oder abfallende Flanke der komplementären Taktsignale verwenden.
Integrierte Halbleiterschaltung nach einem der Ansprüche 8 bis 21, wobei zumindest eine der Verzögerungsschaltungsketten so konfiguriert ist, dass Verzögerungselemente in einem Ring aufgereiht sind, Taktsignale rotieren und die Anzahl der Male der Rotation durch einen Zähler gezählt wird.