JPS6150537B2 - - Google Patents
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- Publication number
- JPS6150537B2 JPS6150537B2 JP54158231A JP15823179A JPS6150537B2 JP S6150537 B2 JPS6150537 B2 JP S6150537B2 JP 54158231 A JP54158231 A JP 54158231A JP 15823179 A JP15823179 A JP 15823179A JP S6150537 B2 JPS6150537 B2 JP S6150537B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- signal delay
- power supply
- supply voltage
- clock pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 26
- 230000001934 delay Effects 0.000 claims description 8
- 230000003247 decreasing effect Effects 0.000 claims 1
- 230000003111 delayed effect Effects 0.000 description 7
- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000013459 approach Methods 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/466—Sources with reduced influence on propagation delay
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00078—Fixed delay
- H03K2005/00097—Avoiding variations of delay using feedback, e.g. controlled by a PLL
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00163—Layout of the delay element using bipolar transistors
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は半導体チツプの異なる信号遅延を等化
するための方法及び回路に関する。
するための方法及び回路に関する。
製造トレランスのため夫々の半導体チツプは
種々の信号遅延を示し、その時間差は比較的大き
い。このような半導体チツプを用いて設計され、
そして例えば並行処理するプログラム制御型デイ
ジタル・コンピユータで用いられる同期的に動作
するネツトワークでは、最大の信号遅延を示す半
導体チツプを基準としてクロツク周波数を選択し
なければならないため、種々の時間差を持つ信号
遅延は好ましくない影響を与える。パルスが夫々
のユニツトに同時に到達する必要がある場合、パ
ルスの伝搬時間の差は論理設計上問題を生じる。
種々の信号遅延を示し、その時間差は比較的大き
い。このような半導体チツプを用いて設計され、
そして例えば並行処理するプログラム制御型デイ
ジタル・コンピユータで用いられる同期的に動作
するネツトワークでは、最大の信号遅延を示す半
導体チツプを基準としてクロツク周波数を選択し
なければならないため、種々の時間差を持つ信号
遅延は好ましくない影響を与える。パルスが夫々
のユニツトに同時に到達する必要がある場合、パ
ルスの伝搬時間の差は論理設計上問題を生じる。
本発明は複数の半導体チツプの異なる信号遅延
を等化するという問題を解決することを目的とす
るものである。
を等化するという問題を解決することを目的とす
るものである。
本発明によれば、各半導体チツプに信号遅延等
化回路が設けられる。半導体チツプの信号遅延
は、知られているように、半導体チツプ回路に印
加される電源電圧に強く依存する。本発明はこの
原理を利用し、信号遅延に応じて電源電圧をオ
ン・チツプ調整することによつて所望の信号遅延
を与えるように制御する。
化回路が設けられる。半導体チツプの信号遅延
は、知られているように、半導体チツプ回路に印
加される電源電圧に強く依存する。本発明はこの
原理を利用し、信号遅延に応じて電源電圧をオ
ン・チツプ調整することによつて所望の信号遅延
を与えるように制御する。
本発明に従い、種々の半導体チツプの異なる信
号遅延を等化することによつて、一層高いクロツ
ク周波数を用いることが可能になり、従つて処理
時間を短縮できる利点が得られる。また、半導体
チツプの電流消費は事実上その信号遅延に比例す
ることが従来認められており、従つて本発明によ
れば半導体チツプの信号遅延が等化されるだけで
なく、半導体チツプの電流消費も改善できる。従
つて、電流供給装置に要求される条件が緩和さ
れ、それらのコスト及び複雑さを軽減できる利点
が得られる。
号遅延を等化することによつて、一層高いクロツ
ク周波数を用いることが可能になり、従つて処理
時間を短縮できる利点が得られる。また、半導体
チツプの電流消費は事実上その信号遅延に比例す
ることが従来認められており、従つて本発明によ
れば半導体チツプの信号遅延が等化されるだけで
なく、半導体チツプの電流消費も改善できる。従
つて、電流供給装置に要求される条件が緩和さ
れ、それらのコスト及び複雑さを軽減できる利点
が得られる。
次に図面を参照して良好な実施例の説明を行な
う。第１図において、参照番号１は縦続接続され
た一連の増幅器段、好ましくはインバータ２を表
わしており、インバータの数はこの一連のインバ
ータによつて得られる総信号遅延が種々の動作を
同期させるためにコンピユータで用いられる２つ
のクロツク・パルス間の間隔にほぼ一致するよう
にされている。例えば、クロツク・パルス間隔が
10nsで、１つのインバータの信号遅延が略5nsで
あるとすれば、20個のインバータが必要になる。
最後のインバータの出力は破線で囲まれた比較器
４の入力３に接続されている。比較器４への入力
５はクロツク線６に接続され、このクロツク線６
は最初のインバータにも接続されている。比較器
４の入力５はANDゲート７に直接接続され、ま
たインバータ８を介してANDゲート９に接続さ
れる。比較器４の入力３はインバータ１０を介し
てANDゲート７のもう１つの入力に接続され、
またANDゲート９のもう１つの入力に直接接続
されている。比較器４の２つの出力１１，１２は
３段のアツプ・ダウン・カウンタ１３の２つの制
御入力Ｚ１，Ｚ２に接続されている。このカウン
タの入力Ｚ２に印加されるパルスはカウント値を
増加させ、入力Ｚ１のパルスはカウント値を減少
させる。アツプ・ダウン・カウンタ１３の３つの
出力Ａ，Ｂ，Ｃはデコーダ１７の入力Ｄ９，Ｄ１
０，Ｄ１１に接続される。デコーダ１７は第３図
に示す構成を有し、カウンタ１３のカウント値に
対応する数の出力を発生する。第３図において、
回路３１，３２，３３，３４，３５はOR回路で
あり、回路３６，３７，３８，３９はAND回路
である。この場合、デコーダ１７の夫々の出力は
第４図のように表わされる。第４図において、
“＆”はAND機能を示し、“ｖ”はOR機能を示
す。また、カウント値とデコーダ１７の付勢され
る出力線との関係は第５図のようになる。
う。第１図において、参照番号１は縦続接続され
た一連の増幅器段、好ましくはインバータ２を表
わしており、インバータの数はこの一連のインバ
ータによつて得られる総信号遅延が種々の動作を
同期させるためにコンピユータで用いられる２つ
のクロツク・パルス間の間隔にほぼ一致するよう
にされている。例えば、クロツク・パルス間隔が
10nsで、１つのインバータの信号遅延が略5nsで
あるとすれば、20個のインバータが必要になる。
最後のインバータの出力は破線で囲まれた比較器
４の入力３に接続されている。比較器４への入力
５はクロツク線６に接続され、このクロツク線６
は最初のインバータにも接続されている。比較器
４の入力５はANDゲート７に直接接続され、ま
たインバータ８を介してANDゲート９に接続さ
れる。比較器４の入力３はインバータ１０を介し
てANDゲート７のもう１つの入力に接続され、
またANDゲート９のもう１つの入力に直接接続
されている。比較器４の２つの出力１１，１２は
３段のアツプ・ダウン・カウンタ１３の２つの制
御入力Ｚ１，Ｚ２に接続されている。このカウン
タの入力Ｚ２に印加されるパルスはカウント値を
増加させ、入力Ｚ１のパルスはカウント値を減少
させる。アツプ・ダウン・カウンタ１３の３つの
出力Ａ，Ｂ，Ｃはデコーダ１７の入力Ｄ９，Ｄ１
０，Ｄ１１に接続される。デコーダ１７は第３図
に示す構成を有し、カウンタ１３のカウント値に
対応する数の出力を発生する。第３図において、
回路３１，３２，３３，３４，３５はOR回路で
あり、回路３６，３７，３８，３９はAND回路
である。この場合、デコーダ１７の夫々の出力は
第４図のように表わされる。第４図において、
“＆”はAND機能を示し、“ｖ”はOR機能を示
す。また、カウント値とデコーダ１７の付勢され
る出力線との関係は第５図のようになる。
デコーダ１７の出力Ｄ１〜Ｄ７はトランジスタ
Ｔ１〜Ｔ７のベースに夫々接続されている。夫々
のトランジスタＴ１〜Ｔ７のコレクタ抵抗Ｒ１〜
Ｒ７は電源の正極＋Ｖに接続された抵抗分圧器Ｒ
８，Ｒ９の下側の抵抗Ｒ８と並列に接続されてい
る。分圧器のタツプＤはエミツタ・フオロワとし
て用いられる制御トランジスタＴ８のベースに接
続されている。トランジスタＴ８のコレクタも電
源の正極＋Ｖに接続されている。基準電位と制御
トランジスタＴ８のエミツタとの間には、インバ
ータ２を含む半導体チツプ回路に印加される電源
電圧ＶRが得られる。電源電圧ＶRはこの電圧が印
加される半導体チツプ回路の信号遅延に影響を与
える。インバータ２とは異なり、比較器４、カウ
ンタ１３及びデコーダ１７は電源の正極＋Ｖに接
続される。抵抗Ｒ１〜Ｒ９は、デコーダ１７の出
力の結果として導通するトランジスタＴ１〜Ｔ７
の数に関係なく、信号遅延の変えられるべき回路
がそれらの動作範囲内で動作するような電源電圧
ＶRがトランジスタＴ８のエミツタから得られる
ように選ばれる。このことは、電源電圧ＶRが半
導体チツプの正しい動作に必要な最小電圧値と最
大電圧値との間の範囲からはずれないように制限
されることを意味する。
Ｔ１〜Ｔ７のベースに夫々接続されている。夫々
のトランジスタＴ１〜Ｔ７のコレクタ抵抗Ｒ１〜
Ｒ７は電源の正極＋Ｖに接続された抵抗分圧器Ｒ
８，Ｒ９の下側の抵抗Ｒ８と並列に接続されてい
る。分圧器のタツプＤはエミツタ・フオロワとし
て用いられる制御トランジスタＴ８のベースに接
続されている。トランジスタＴ８のコレクタも電
源の正極＋Ｖに接続されている。基準電位と制御
トランジスタＴ８のエミツタとの間には、インバ
ータ２を含む半導体チツプ回路に印加される電源
電圧ＶRが得られる。電源電圧ＶRはこの電圧が印
加される半導体チツプ回路の信号遅延に影響を与
える。インバータ２とは異なり、比較器４、カウ
ンタ１３及びデコーダ１７は電源の正極＋Ｖに接
続される。抵抗Ｒ１〜Ｒ９は、デコーダ１７の出
力の結果として導通するトランジスタＴ１〜Ｔ７
の数に関係なく、信号遅延の変えられるべき回路
がそれらの動作範囲内で動作するような電源電圧
ＶRがトランジスタＴ８のエミツタから得られる
ように選ばれる。このことは、電源電圧ＶRが半
導体チツプの正しい動作に必要な最小電圧値と最
大電圧値との間の範囲からはずれないように制限
されることを意味する。
第１図の回路は次のように動作する。電源電圧
＋Ｖの印加時にカウンタ１７は例えばカウント値
４に相当する任意の適当な初期状態になる。この
ことはデコーダ１７の出力線Ｄ１〜Ｄ４が正電位
になることを意味する。従つてトランジスタＴ１
〜Ｔ４が導通し、それらのコレクタ抵抗Ｒ１〜Ｒ
４は分圧器抵抗Ｒ８と並列に接続された状態にな
る。基準電位とエミツタ・フオロワ・トランジス
タＴ８のエミツタとの間には、従つて特定の電源
電圧ＶRが得られ、この電圧ＶRは電源電圧＋Ｖに
接続された回路を除く半導体チツプ回路に印加さ
れる。
＋Ｖの印加時にカウンタ１７は例えばカウント値
４に相当する任意の適当な初期状態になる。この
ことはデコーダ１７の出力線Ｄ１〜Ｄ４が正電位
になることを意味する。従つてトランジスタＴ１
〜Ｔ４が導通し、それらのコレクタ抵抗Ｒ１〜Ｒ
４は分圧器抵抗Ｒ８と並列に接続された状態にな
る。基準電位とエミツタ・フオロワ・トランジス
タＴ８のエミツタとの間には、従つて特定の電源
電圧ＶRが得られ、この電圧ＶRは電源電圧＋Ｖに
接続された回路を除く半導体チツプ回路に印加さ
れる。
クロツク・パルスが到達するや否や、クロツ
ク・パルス間隔を基準とする半導体チツプ信号遅
延の等化が次のように開始される。線６に到達す
る最初のクロツク・パルスはANDゲート７の入
力に印加され、またインバータ８を介して、無視
しうる信号遅延で、ANDゲート９の入力へ印加
される。このクロツク・パルスは更に一連のイン
バータ２を通つて比較器４の入力３に到達する。
ここで、比較器４の入力５に直接印加される後続
クロツク・パルスがインバータ２によつて遅延さ
れた先行クロツク・パルスよりも早く到達するか
又はそれよりも遅れて到達するかが判定される。
第２Ａ図および第２Ｂ図において、もし遅延され
たクロツク・パルス（パルスＦ）が後続の遅延さ
れないクロツク・パルス（パルスＥ）よりも遅れ
て比較器４に到達するならば、比較器４は第２Ｂ
図に示すように出力１１に持続時間Δｔのパルス
Ｅ＆を発生する。持続時間Δｔはインバータ２
によつて遅延されたクロツク・パルスＦが後続の
遅延されないクロツク線・パルスＥの後に比較器
に到達する遅延時間を表わす。このことは半導体
チツプの信号遅延が所望の値よりも大きいことを
意味する。比較器の出力パルスはこのときカウン
タ１３のダウン・カウント入力Ｚ１に印加され
る。従つてカウント値は１だけ減じられ、デコー
ダの３つの出力だけが高電位を示す。このとき３
つのトランジスタＴ１〜Ｔ３だけが導通し、３つ
の抵抗Ｒ１〜Ｒ３だけが分圧器抵抗Ｒ８と並列に
入り、従つて分圧器の下側の部分の抵抗値が増大
する。トランジスタＴ８のベース電位が上昇し、
従つて半導体チツプの回路を動作させるための電
源電圧ＶRが上昇する。電源電圧ＶRが増大する
と、チツプの信号遅延は減少する。電源電圧ＶR
が増大された後、遅延されたクロツク・パルスと
後続の遅延されないクロツク・パルスとの間の上
述の比較が繰返され、そして所望の遅延が得られ
るまで即ち遅延されたクロツク・パルスと後続の
クロツク・パルスとの間の時間差Δｔがゼロに近
づくまで分圧器の下側部分の抵抗値が変えられ
る。各半導体チツプにおいて時間差Δｔがゼロに
なれば、各半導体チツプの信号遅延が実質的に等
しくなる。
ク・パルス間隔を基準とする半導体チツプ信号遅
延の等化が次のように開始される。線６に到達す
る最初のクロツク・パルスはANDゲート７の入
力に印加され、またインバータ８を介して、無視
しうる信号遅延で、ANDゲート９の入力へ印加
される。このクロツク・パルスは更に一連のイン
バータ２を通つて比較器４の入力３に到達する。
ここで、比較器４の入力５に直接印加される後続
クロツク・パルスがインバータ２によつて遅延さ
れた先行クロツク・パルスよりも早く到達するか
又はそれよりも遅れて到達するかが判定される。
第２Ａ図および第２Ｂ図において、もし遅延され
たクロツク・パルス（パルスＦ）が後続の遅延さ
れないクロツク・パルス（パルスＥ）よりも遅れ
て比較器４に到達するならば、比較器４は第２Ｂ
図に示すように出力１１に持続時間Δｔのパルス
Ｅ＆を発生する。持続時間Δｔはインバータ２
によつて遅延されたクロツク・パルスＦが後続の
遅延されないクロツク線・パルスＥの後に比較器
に到達する遅延時間を表わす。このことは半導体
チツプの信号遅延が所望の値よりも大きいことを
意味する。比較器の出力パルスはこのときカウン
タ１３のダウン・カウント入力Ｚ１に印加され
る。従つてカウント値は１だけ減じられ、デコー
ダの３つの出力だけが高電位を示す。このとき３
つのトランジスタＴ１〜Ｔ３だけが導通し、３つ
の抵抗Ｒ１〜Ｒ３だけが分圧器抵抗Ｒ８と並列に
入り、従つて分圧器の下側の部分の抵抗値が増大
する。トランジスタＴ８のベース電位が上昇し、
従つて半導体チツプの回路を動作させるための電
源電圧ＶRが上昇する。電源電圧ＶRが増大する
と、チツプの信号遅延は減少する。電源電圧ＶR
が増大された後、遅延されたクロツク・パルスと
後続の遅延されないクロツク・パルスとの間の上
述の比較が繰返され、そして所望の遅延が得られ
るまで即ち遅延されたクロツク・パルスと後続の
クロツク・パルスとの間の時間差Δｔがゼロに近
づくまで分圧器の下側部分の抵抗値が変えられ
る。各半導体チツプにおいて時間差Δｔがゼロに
なれば、各半導体チツプの信号遅延が実質的に等
しくなる。
もし第２Ａ図に示すように遅延されたクロツ
ク・パルスＦが後続の遅延されないクロツク・パ
ルスＥの前に比較器４に到達するならば、これは
半導体チツプの信号遅延が小さすぎることを表わ
し、このとき比較器の出力１２にパルス＆Ｆが
現われて、カウンタ１３のアツプ・カウント入力
Ｚ２に印加される。カウント値が１だけ増やされ
てデコーダは更にもう１つのトランジスタをオン
にスイツチし、従つて更にもう１つの抵抗が分圧
器の下側部分に並列に入れられ、結果として並列
抵抗値が減少し、トランジスタＴ８のベース電位
従つてそのエミツタ電圧ＶRが減少する。電源電
圧ＶRが減少すると、その電源電圧ＶRを受取る回
路の信号遅延が増大する。この場合も、所望の信
号遅延が得られるまで、従つて遅延されたクロツ
ク・パルスＦと後続の遅延されないクロツク・パ
ルスＥとの間の時間差Δｔがゼロに近づくまで、
夫々のクロツク・パルスＦ及びＥの比較が繰返さ
れる。
ク・パルスＦが後続の遅延されないクロツク・パ
ルスＥの前に比較器４に到達するならば、これは
半導体チツプの信号遅延が小さすぎることを表わ
し、このとき比較器の出力１２にパルス＆Ｆが
現われて、カウンタ１３のアツプ・カウント入力
Ｚ２に印加される。カウント値が１だけ増やされ
てデコーダは更にもう１つのトランジスタをオン
にスイツチし、従つて更にもう１つの抵抗が分圧
器の下側部分に並列に入れられ、結果として並列
抵抗値が減少し、トランジスタＴ８のベース電位
従つてそのエミツタ電圧ＶRが減少する。電源電
圧ＶRが減少すると、その電源電圧ＶRを受取る回
路の信号遅延が増大する。この場合も、所望の信
号遅延が得られるまで、従つて遅延されたクロツ
ク・パルスＦと後続の遅延されないクロツク・パ
ルスＥとの間の時間差Δｔがゼロに近づくまで、
夫々のクロツク・パルスＦ及びＥの比較が繰返さ
れる。
第１図は本発明による回路図、第２Ａ図及び第
２Ｂ図は第１図の回路の比較動作を例示するパル
ス波形図、第３図は第１図のデコーダの詳細図、
第４図はデコーダの出力を示す論理図表、第５図
は夫々のカウント値において付勢されるデコーダ
出力線を示す図表である。 ２……インバータ、４……比較器、６……クロ
ツク・パルス入力線、１３……アツプ・ダウン・
カウンタ、１７……デコーダ、Ｔ１〜Ｔ７……ト
ランジスタ、Ｒ１〜Ｒ７……コレクタ抵抗、Ｒ
８，Ｒ９……分圧器、Ｔ８……エミツタ・フオロ
ワ制御トランジスタ。
２Ｂ図は第１図の回路の比較動作を例示するパル
ス波形図、第３図は第１図のデコーダの詳細図、
第４図はデコーダの出力を示す論理図表、第５図
は夫々のカウント値において付勢されるデコーダ
出力線を示す図表である。 ２……インバータ、４……比較器、６……クロ
ツク・パルス入力線、１３……アツプ・ダウン・
カウンタ、１７……デコーダ、Ｔ１〜Ｔ７……ト
ランジスタ、Ｒ１〜Ｒ７……コレクタ抵抗、Ｒ
８，Ｒ９……分圧器、Ｔ８……エミツタ・フオロ
ワ制御トランジスタ。
Claims (1)
- １ 複数の半導体チツプの信号遅延を等化するた
め前記半導体チツプの各々に設けられた回路であ
つて、縦続接続された所定数の増幅器段と、前記
増幅器段によつて与えられる信号遅延を基準時間
と比較する手段と、前記比較の差に基づいてカウ
ント値を増減するアツプ・ダウン・カウンタ手段
と、前記アツプ・ダウン・カウンタ手段のカウン
ト値をデコードする手段と、前記増幅器段を含む
半導体チツプ回路に電源電圧を供給するための手
段と、前記デコード手段の出力に応答し、前記比
較の差を所定値にするように前記電源電圧供給手
段を制御するための手段とを有する、半導体チツ
プのための信号遅延等化回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19782855724 DE2855724A1 (de) | 1978-12-22 | 1978-12-22 | Verfahren und vorrichtung zur angleichung der unterschiedlichen signalverzoegerungszeiten von halbleiterchips |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5588428A JPS5588428A (en) | 1980-07-04 |
| JPS6150537B2 true JPS6150537B2 (ja) | 1986-11-05 |
Family
ID=6058143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15823179A Granted JPS5588428A (en) | 1978-12-22 | 1979-12-07 | Signal delay equalizer circuit for semiconductor chip |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4287437A (ja) |
| EP (1) | EP0012839B1 (ja) |
| JP (1) | JPS5588428A (ja) |
| DE (2) | DE2855724A1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4346343A (en) * | 1980-05-16 | 1982-08-24 | International Business Machines Corporation | Power control means for eliminating circuit to circuit delay differences and providing a desired circuit delay |
| US4383216A (en) * | 1981-01-29 | 1983-05-10 | International Business Machines Corporation | AC Measurement means for use with power control means for eliminating circuit to circuit delay differences |
| EP0059802B1 (de) * | 1981-03-06 | 1984-08-08 | Deutsche ITT Industries GmbH | Integrierte Isolierschicht-Feldeffekttransistor-Verzögerungsschaltung für Digitalsignale und deren Verwendung in Farbfernsehempfängern |
| US4482985A (en) * | 1981-04-17 | 1984-11-13 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US4445083A (en) * | 1981-08-26 | 1984-04-24 | Honeywell Information Systems Inc. | Integrated circuit compensatory regulator apparatus |
| US4433252A (en) * | 1982-01-18 | 1984-02-21 | International Business Machines Corporation | Input signal responsive pulse generating and biasing circuit for integrated circuits |
| DE3441501A1 (de) * | 1984-11-14 | 1986-05-15 | Standard Elektrik Lorenz Ag, 7000 Stuttgart | Schaltungsanordnung zum regenerieren und synchronisieren eines digitalen signals |
| JPS61212917A (ja) * | 1985-03-18 | 1986-09-20 | Hitachi Micro Comput Eng Ltd | 信号処理回路 |
| ATE56326T1 (de) * | 1985-09-27 | 1990-09-15 | Siemens Ag | Schaltungsanordnung zur kompensation des temperaturganges von gatterlaufzeiten. |
| US4691124A (en) * | 1986-05-16 | 1987-09-01 | Motorola, Inc. | Self-compensating, maximum speed integrated circuit |
| JP2582250B2 (ja) * | 1986-10-03 | 1997-02-19 | 日本電信電話株式会社 | タイミング信号遅延回路装置 |
| GB2197553A (en) * | 1986-10-07 | 1988-05-18 | Western Digital Corp | Phase-locked loop delay line |
| EP0264691B1 (en) * | 1986-10-23 | 1993-07-28 | Abbott Laboratories | Digital timing signal generator and voltage regulator circuit |
| US4899071A (en) * | 1988-08-02 | 1990-02-06 | Standard Microsystems Corporation | Active delay line circuit |
| US4939389A (en) * | 1988-09-02 | 1990-07-03 | International Business Machines Corporation | VLSI performance compensation for off-chip drivers and clock generation |
| US5252867A (en) * | 1992-02-14 | 1993-10-12 | Vlsi Technology, Inc. | Self-compensating digital delay semiconductor device with selectable output delays and method therefor |
| US5359234A (en) * | 1993-02-01 | 1994-10-25 | Codex, Corp. | Circuit and method of sensing process and temperature variation in an integrated circuit |
| DE10319157A1 (de) * | 2003-04-29 | 2004-11-25 | Infineon Technologies Ag | Integrierte Schaltung mit einer Spannungsüberwachungsschaltung sowie ein Verfahren zum Überwachen einer bereitgestellten internen Burn-In-Spannung |
| TWI510130B (zh) * | 2010-09-20 | 2015-11-21 | Novatek Microelectronics Corp | 短路偵測電路、發光二極體驅動晶片、發光二極體裝置及短路偵測方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3271688A (en) * | 1963-04-17 | 1966-09-06 | Hans W Gschwind | Frequency and phase controlled synchronization circuit |
| US3743850A (en) * | 1972-06-12 | 1973-07-03 | Motorola Inc | Integrated current supply circuit |
| NL7313452A (nl) * | 1973-10-01 | 1975-04-03 | Philips Nv | Absoluut nauwkeurige geintegreerde impedantie. |
| US3931588A (en) * | 1974-09-10 | 1976-01-06 | Rca Corporation | Voltage controlled oscillator utilizing field effect transistors |
| US3970919A (en) * | 1975-06-19 | 1976-07-20 | The United States Of America As Represented By The Secretary Of The Air Force | Regulating digital power supply |
| US4065709A (en) * | 1976-04-02 | 1977-12-27 | The Bendix Corporation | Digital apparatus for setting the voltage across a capacitor |
| US4216544A (en) * | 1978-09-19 | 1980-08-05 | Northern Telecom Limited | Digital clock recovery circuit |
-
1978
- 1978-12-22 DE DE19782855724 patent/DE2855724A1/de not_active Withdrawn
-
1979
- 1979-11-19 DE DE7979104583T patent/DE2966357D1/de not_active Expired
- 1979-11-19 EP EP79104583A patent/EP0012839B1/de not_active Expired
- 1979-11-29 US US06/098,439 patent/US4287437A/en not_active Expired - Lifetime
- 1979-12-07 JP JP15823179A patent/JPS5588428A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0012839A1 (de) | 1980-07-09 |
| JPS5588428A (en) | 1980-07-04 |
| US4287437A (en) | 1981-09-01 |
| EP0012839B1 (de) | 1983-10-26 |
| DE2966357D1 (en) | 1983-12-01 |
| DE2855724A1 (de) | 1980-07-03 |
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