JPH0342016B2 - - Google Patents
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- JPH0342016B2 JPH0342016B2 JP60067809A JP6780985A JPH0342016B2 JP H0342016 B2 JPH0342016 B2 JP H0342016B2 JP 60067809 A JP60067809 A JP 60067809A JP 6780985 A JP6780985 A JP 6780985A JP H0342016 B2 JPH0342016 B2 JP H0342016B2
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- JP
- Japan
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- circuit
- delay
- signal
- control
- output
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- 230000001934 delay Effects 0.000 claims description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Rotational Drive Of Disk (AREA)
- Control Of Velocity Or Acceleration (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、レコードプレーヤ等のモータ制御回
路等に用いられる位相比較回路に関する。
路等に用いられる位相比較回路に関する。
従来の位相比較回路を第５図に示す。信号Ａと
信号Ｂを位相比較する。一方の信号Ａは遅延回路
２に入力され、他方の信号Ｂはラツチ回路４に入
力される。遅延回路２はＮ段の遅延素子２1〜２N
で構成されており、各遅延素子２1〜２Nの出力は
ラツチ回路４の各ラツチ４1〜４Nで、信号Ｂの立
上りまたは立下がりに同期してラツチされる。こ
れらラツチ４1〜４Nの出力Q1，Q2…QNにより信
号Ａと信号Ｂの位相差がわかる。すなわち位相差
が全くなければ位相比較出力Q1，Q2…QNはある
所定値になる。この所定値は信号Ａと信号Ｂの周
期Ｔと各遅延素子２1〜２Nの遅延時間τにより定
まる。信号Ａと信号Ｂの位相差tpdにより、この
所定値からラツチ回路２の出力値が変化するので
信号Ａと信号Ｂの位相を比較することができる。
信号Ｂを位相比較する。一方の信号Ａは遅延回路
２に入力され、他方の信号Ｂはラツチ回路４に入
力される。遅延回路２はＮ段の遅延素子２1〜２N
で構成されており、各遅延素子２1〜２Nの出力は
ラツチ回路４の各ラツチ４1〜４Nで、信号Ｂの立
上りまたは立下がりに同期してラツチされる。こ
れらラツチ４1〜４Nの出力Q1，Q2…QNにより信
号Ａと信号Ｂの位相差がわかる。すなわち位相差
が全くなければ位相比較出力Q1，Q2…QNはある
所定値になる。この所定値は信号Ａと信号Ｂの周
期Ｔと各遅延素子２1〜２Nの遅延時間τにより定
まる。信号Ａと信号Ｂの位相差tpdにより、この
所定値からラツチ回路２の出力値が変化するので
信号Ａと信号Ｂの位相を比較することができる。
かかる従来の位相比較回路では各遅延素子の遅
延時間τが一定しないため、位相比較出力Q1，
Q2…QNが変動するという問題があつた。特に電
流電圧や温度が変化すると素子特性が変動し、位
相比較出力Q1，Q2…QNが正しく信号Ａと信号Ｂ
間の位相差をあらわさなくなり、正しく比較する
ことができなかつた。
延時間τが一定しないため、位相比較出力Q1，
Q2…QNが変動するという問題があつた。特に電
流電圧や温度が変化すると素子特性が変動し、位
相比較出力Q1，Q2…QNが正しく信号Ａと信号Ｂ
間の位相差をあらわさなくなり、正しく比較する
ことができなかつた。
本発明は上記事情を考慮してなされたもので、
使用条件の変化や素子特性のばらつきがあつて
も、正しく信号間の位相を比較することができる
位相比較回路を提供することを目的とする。
使用条件の変化や素子特性のばらつきがあつて
も、正しく信号間の位相を比較することができる
位相比較回路を提供することを目的とする。
上記目的を達成するため本発明による位相比較
回路は、直列接続されて複数の遅延素子を有し、
第１の信号を遅延する比較用遅延回路と、この比
較用遅延回路の前記遅延素子の各出力を第２の信
号に同期してラツチする比較用ラツチ回路と、直
列接続された複数の遅延素子を有し、前記第２の
信号を遅延する制御用遅延回路と、この制御用遅
延回路における予め定められた遅延素子の出力を
前記第２の信号に同期してラツチする制御用ラツ
チ回路と、この制御用ラツチ回路の出力に基づい
て前記制御用遅延回路および前記比較用遅延回路
の前記遅延素子の遅延時間を制御する制御回路と
を備え、前記比較用ラツチ回路のラツチ出力によ
り前記第１の信号と前記第２の信号の位相を比較
することを特徴とする。
回路は、直列接続されて複数の遅延素子を有し、
第１の信号を遅延する比較用遅延回路と、この比
較用遅延回路の前記遅延素子の各出力を第２の信
号に同期してラツチする比較用ラツチ回路と、直
列接続された複数の遅延素子を有し、前記第２の
信号を遅延する制御用遅延回路と、この制御用遅
延回路における予め定められた遅延素子の出力を
前記第２の信号に同期してラツチする制御用ラツ
チ回路と、この制御用ラツチ回路の出力に基づい
て前記制御用遅延回路および前記比較用遅延回路
の前記遅延素子の遅延時間を制御する制御回路と
を備え、前記比較用ラツチ回路のラツチ出力によ
り前記第１の信号と前記第２の信号の位相を比較
することを特徴とする。
また本発明による位相比較回路は、第１の信号
と、第２の信号を切換える切換回路と、直列接続
された複数の遅延素子を有し、この切換回路から
の出力信号を遅延する遅延回路と、この遅延回路
の遅延素子の各出力を前記第２の信号に同期して
ラツチするラツチ回路と、このラツチ回路の予め
定められたラツチ出力に基づいて前記遅延回路に
遅延素子の遅延時間を制御する制御回路とを備
え、遅延制御時には、前記切換回路により前記遅
延回路に前記第２の信号を入力し、前記制御回路
により前記遅延回路の遅延素子の遅延時間を制御
し、位相比較時には、前記切換回路により前記遅
延回路に前記第１の信号を入力し、前記ラツチ回
路のラツチ出力により前記第１の信号と前記第２
の信号の位相を比較することを特徴とする。
と、第２の信号を切換える切換回路と、直列接続
された複数の遅延素子を有し、この切換回路から
の出力信号を遅延する遅延回路と、この遅延回路
の遅延素子の各出力を前記第２の信号に同期して
ラツチするラツチ回路と、このラツチ回路の予め
定められたラツチ出力に基づいて前記遅延回路に
遅延素子の遅延時間を制御する制御回路とを備
え、遅延制御時には、前記切換回路により前記遅
延回路に前記第２の信号を入力し、前記制御回路
により前記遅延回路の遅延素子の遅延時間を制御
し、位相比較時には、前記切換回路により前記遅
延回路に前記第１の信号を入力し、前記ラツチ回
路のラツチ出力により前記第１の信号と前記第２
の信号の位相を比較することを特徴とする。
第１図は本発明の一実施例による位相比較回路
である。信号Ａと信号Ｂを位相比較する。一方の
信号Ａは比較用の遅延回路１２に入力され、他方
の信号Ｂはラツチ回路１３、制御用の遅延回路１
４、ラツチ１６、ラツチ１８に入力される。遅延
回路１２はＮ段の遅延素子１２1〜１２Nで構成さ
れており、各遅延素子１２1〜１２Nの出力はラツ
チ回路１３の各ラツチ１３1〜１３Nで、信号Ｂの
立上りまたは立下がりに同期してラツチされる。
これらのラツチ１３1，１３2〜１３Nの出力Q1，
Q2…QNにより、信号Ａと信号Ｂの位相差がわか
る。
である。信号Ａと信号Ｂを位相比較する。一方の
信号Ａは比較用の遅延回路１２に入力され、他方
の信号Ｂはラツチ回路１３、制御用の遅延回路１
４、ラツチ１６、ラツチ１８に入力される。遅延
回路１２はＮ段の遅延素子１２1〜１２Nで構成さ
れており、各遅延素子１２1〜１２Nの出力はラツ
チ回路１３の各ラツチ１３1〜１３Nで、信号Ｂの
立上りまたは立下がりに同期してラツチされる。
これらのラツチ１３1，１３2〜１３Nの出力Q1，
Q2…QNにより、信号Ａと信号Ｂの位相差がわか
る。
信号Ｂを遅延する遅延回路１４もＮ段の遅延素
子１４1〜１４Nで構成されている。遅延素子１４
Ｎ−１，１４N、つまり遅延回路１４のＮ−１段目と
Ｎ段目の出力信号はそれぞれラツチ回路１６，１
８に入力されており、各ラツチ回路１６，１８の
各出力信号QA，QBに制御信号生成回路２０に入
力される。制御信号生成回路２０からの出力信号
OUTは遅延回路１２と１４の各遅延素子１２1〜
１２N，１４1〜１４Nに対して、制御信号として
与えられ、この制御信号OUTにより各遅延素子
１２1〜１２N，１４1〜１４Nの遅延時間が制御さ
れる。
子１４1〜１４Nで構成されている。遅延素子１４
Ｎ−１，１４N、つまり遅延回路１４のＮ−１段目と
Ｎ段目の出力信号はそれぞれラツチ回路１６，１
８に入力されており、各ラツチ回路１６，１８の
各出力信号QA，QBに制御信号生成回路２０に入
力される。制御信号生成回路２０からの出力信号
OUTは遅延回路１２と１４の各遅延素子１２1〜
１２N，１４1〜１４Nに対して、制御信号として
与えられ、この制御信号OUTにより各遅延素子
１２1〜１２N，１４1〜１４Nの遅延時間が制御さ
れる。
信号Ａと信号Ｂの位相差tpdはラツチ回路１３
の位相比較出力Q1，Q2…QNにより知ることがで
きる。例えばＮ＝８の場合、位相差tpdが０≦tpd
＜τであれば位相比較出力Q1…Q8＝00000000と
なり、τ≦tpd＜2τであれば、位相比較出力Q1…
Q8＝10000000となる。ここでτは遅延素子ひと
つ分の遅延時間である。
の位相比較出力Q1，Q2…QNにより知ることがで
きる。例えばＮ＝８の場合、位相差tpdが０≦tpd
＜τであれば位相比較出力Q1…Q8＝00000000と
なり、τ≦tpd＜2τであれば、位相比較出力Q1…
Q8＝10000000となる。ここでτは遅延素子ひと
つ分の遅延時間である。
遅延回路１４は遅延回路１２と同じ遅延素子に
より構成され、正しく遅延時間が制御された状態
では、遅延素子１４Nの出力が信号Ｂの１周期分
遅れるように構成されている。ラツチ１６，１８
の出力信号QA，QBは制御された状態ではそれぞ
れ「０」「１」となる。これに対して、遅延時間
が長すぎると、ラツチ１６，１８の各出力信号
QA，QBはそれぞれ「１」，「１」となる。一方、
遅延時間が短かすぎると、ラツチ１６，１８の各
出力信号QA，QBはそれぞれ「０」，「０」となる。
より構成され、正しく遅延時間が制御された状態
では、遅延素子１４Nの出力が信号Ｂの１周期分
遅れるように構成されている。ラツチ１６，１８
の出力信号QA，QBは制御された状態ではそれぞ
れ「０」「１」となる。これに対して、遅延時間
が長すぎると、ラツチ１６，１８の各出力信号
QA，QBはそれぞれ「１」，「１」となる。一方、
遅延時間が短かすぎると、ラツチ１６，１８の各
出力信号QA，QBはそれぞれ「０」，「０」となる。
制御信号生成回路２０はこれら出力信号QA，
QBに基づいた制御信号を生成し遅延素子１２1〜
１２N，１４1〜１４Nに出力する。出力信号QA，
QBが「０」，「１」のときは遅延素子１２1〜１２
Ｎ，１４1〜１４Nの遅延時間を維持するような制
御信号を出力し、出力信号QA，QBが「１」，「１」
のときは遅延時間を短かくするような制御信号を
出力し、出力信号QA，QBが「０」，「０」ととき
は遅延時間を長くするような制御信号を出力す
る。
QBに基づいた制御信号を生成し遅延素子１２1〜
１２N，１４1〜１４Nに出力する。出力信号QA，
QBが「０」，「１」のときは遅延素子１２1〜１２
Ｎ，１４1〜１４Nの遅延時間を維持するような制
御信号を出力し、出力信号QA，QBが「１」，「１」
のときは遅延時間を短かくするような制御信号を
出力し、出力信号QA，QBが「０」，「０」ととき
は遅延時間を長くするような制御信号を出力す
る。
このようにすることにより、遅延回路１２と１
４のＮ段目の遅延素子１２N，１４Nの出力信号が
入力信号Ａ，Ｂに対して正確に１周期の遅れをも
つように制御される。すなわち、各遅延素子１２
１〜１２N，１４1〜１４Nの遅延時間が入力信号
Ａ，Ｂの周期ＴのＮ分の１に制御されたことにな
る。したがつて遅延素子１２1〜１２Nの出力信号
を用いて正確な位相比較が可能である。
４のＮ段目の遅延素子１２N，１４Nの出力信号が
入力信号Ａ，Ｂに対して正確に１周期の遅れをも
つように制御される。すなわち、各遅延素子１２
１〜１２N，１４1〜１４Nの遅延時間が入力信号
Ａ，Ｂの周期ＴのＮ分の１に制御されたことにな
る。したがつて遅延素子１２1〜１２Nの出力信号
を用いて正確な位相比較が可能である。
制御信号生成回路２０の具体的回路構成を第３
図に示す。アツプダウンカウンタ回路１００はラ
ツチ１６，１８の出力信号QA，QBによつてアツ
プ、ダウンカウント制御され、そのカウント値は
出力線１０１，１０２，１０３により電流源回路
２００に与えられる。電流源回路２００は、出力
線１０１，１０２，１０３からのカウント値に応
じた電流I0，2I0，4I0の組合せにより変化する信
号を出力線２０１を介して遅延回路１２，１４の
各遅延素子１２1〜１２N，１４1〜１４Nに供給す
る。その結果、遅延回路１２の遅延素子１２1〜
１２N，１４1〜１４Nを構成するインバータINV1
に直列に入つているトランジスタQoのバイアス
がコントロールされ、遅延素子１２1〜１２N，１
４1〜１４Nの遅延量が制御される。
図に示す。アツプダウンカウンタ回路１００はラ
ツチ１６，１８の出力信号QA，QBによつてアツ
プ、ダウンカウント制御され、そのカウント値は
出力線１０１，１０２，１０３により電流源回路
２００に与えられる。電流源回路２００は、出力
線１０１，１０２，１０３からのカウント値に応
じた電流I0，2I0，4I0の組合せにより変化する信
号を出力線２０１を介して遅延回路１２，１４の
各遅延素子１２1〜１２N，１４1〜１４Nに供給す
る。その結果、遅延回路１２の遅延素子１２1〜
１２N，１４1〜１４Nを構成するインバータINV1
に直列に入つているトランジスタQoのバイアス
がコントロールされ、遅延素子１２1〜１２N，１
４1〜１４Nの遅延量が制御される。
各回路構成をさらに詳細に説明する。このアツ
プダウンカウンタ回路１００には３ビツトのカウ
ンタ回路１２０，１２２，１２４が設けられてい
る。これらカウンタ回路１２０，１２２，１２４
には、アツプ制御入力端Ｕとダウン制御入力端Ｄ
と、クロツク入力端φと、キヤリー入力端CIと、
キヤリー出力端COと、カウント出力端Ｑとが設
けられており、アツプ制御入力端Ｕとダウン制御
入力端Ｄに入力する信号により、カウントアツプ
またはカウントダウンされるか、カウントされず
カウント値が不変であるか制御される。
プダウンカウンタ回路１００には３ビツトのカウ
ンタ回路１２０，１２２，１２４が設けられてい
る。これらカウンタ回路１２０，１２２，１２４
には、アツプ制御入力端Ｕとダウン制御入力端Ｄ
と、クロツク入力端φと、キヤリー入力端CIと、
キヤリー出力端COと、カウント出力端Ｑとが設
けられており、アツプ制御入力端Ｕとダウン制御
入力端Ｄに入力する信号により、カウントアツプ
またはカウントダウンされるか、カウントされず
カウント値が不変であるか制御される。
ラツチ１６，１８の出力信号QA，QBからノア
ゲート１１０、アンドゲート１１６，１１８によ
りアツプ制御信号Ｕ、ダウン制御信号Ｄが生成さ
れる。アンドゲート１１６には、出力信号QAと
オアゲート１１２からの出力信号とが入力され、
ダウン制御信号Ｄが出力される。オアゲート１１
２にはカウンタ回路１２０，１２２，１２４のカ
ウント信号Q1，Q2，Q3が入力されている。この
ようにすることによりカウント値「Q3，Q2，
Q1」が「000」のときにさらにカウントダウンし
て「111」になることが防止できる。アンドゲー
ト１１８には、ノアゲート１１０の出力信号とナ
ンドゲート１１４の出力信号が入力される。ノア
ゲート１１０には出力信号Ａ，Ｂが入力されてい
る。ナンドゲート１１４にはカウンタ回路１２
０，１２２，１２４のカウント信号Q1，Q2，Q3
が入力されている。このようにすることによりカ
ウント値「Q3，Q2，Q1」が「111」のときにさ
らにカウントアツプして「000」になることを防
止している。
ゲート１１０、アンドゲート１１６，１１８によ
りアツプ制御信号Ｕ、ダウン制御信号Ｄが生成さ
れる。アンドゲート１１６には、出力信号QAと
オアゲート１１２からの出力信号とが入力され、
ダウン制御信号Ｄが出力される。オアゲート１１
２にはカウンタ回路１２０，１２２，１２４のカ
ウント信号Q1，Q2，Q3が入力されている。この
ようにすることによりカウント値「Q3，Q2，
Q1」が「000」のときにさらにカウントダウンし
て「111」になることが防止できる。アンドゲー
ト１１８には、ノアゲート１１０の出力信号とナ
ンドゲート１１４の出力信号が入力される。ノア
ゲート１１０には出力信号Ａ，Ｂが入力されてい
る。ナンドゲート１１４にはカウンタ回路１２
０，１２２，１２４のカウント信号Q1，Q2，Q3
が入力されている。このようにすることによりカ
ウント値「Q3，Q2，Q1」が「111」のときにさ
らにカウントアツプして「000」になることを防
止している。
ラツチ１６，１８からの出力信号QA，QBが
「０」、「０」の場合には、アツプ制御信号Ｕが
「０」、ダウン制御信号Ｄが「１」となり、カウン
ト回路１２０，１２２，１２４はダウンカウント
する。出力信号Ａ，Ｂが「０」、「１」の場合に
は、アツプ制御信号Ｕが「０」、ダウン制御信号
Ｄが「０」となり現在のカウント値が保持され
る。出力信号QA，QBが「１」「１」の場合には、
アツプ信号Ｕが「１」、ダウン制御信号Ｄが「０」
となり、カウント回路１２０，１２２，１２４は
アツプカウントする。なお、出力信号QA，QBが
「１」「１」の場合は、遅延時間が極めて長すぎる
か、極めて短かすぎるかいずれかの場合であり、
この回路ではアツプ制御信号Ｕを「１」、ダウン
制御信号Ｄを「０」としてアツプカウントするこ
とにしている。
「０」、「０」の場合には、アツプ制御信号Ｕが
「０」、ダウン制御信号Ｄが「１」となり、カウン
ト回路１２０，１２２，１２４はダウンカウント
する。出力信号Ａ，Ｂが「０」、「１」の場合に
は、アツプ制御信号Ｕが「０」、ダウン制御信号
Ｄが「０」となり現在のカウント値が保持され
る。出力信号QA，QBが「１」「１」の場合には、
アツプ信号Ｕが「１」、ダウン制御信号Ｄが「０」
となり、カウント回路１２０，１２２，１２４は
アツプカウントする。なお、出力信号QA，QBが
「１」「１」の場合は、遅延時間が極めて長すぎる
か、極めて短かすぎるかいずれかの場合であり、
この回路ではアツプ制御信号Ｕを「１」、ダウン
制御信号Ｄを「０」としてアツプカウントするこ
とにしている。
電流源回路２００には、直列接続されたｐチヤ
ンネルMOSトランジスタ２１０と抵抗２１２、
ｐチヤンネルMOSトランジスタ２１４と抵抗２
１６、ｐチヤンネルMOSトランジスタ２１８と
抵抗２２０が設けられている。これらｐチヤンネ
ルMOSトランジスタ２１０，２１４，２１８の
ソースは電源に接続され各ゲートはそれぞれカウ
ンタ回路１２０，１２２，１２４のカウント出力
端Q1，Q2，Q3にインバータ２２２，２２４，２
２６を介して接続されている。カウント値Q1，
Q2，Q3が「１」のときMOSトランジスタ２１
０，２１４，２１８は導通し電流が流れる。また
抵抗２１２，２１６，２２０の一端は共通接続さ
れて、ｎチヤンネルMOSトランジスタ２２２の
ドレインとゲートに接続されている。ｎチヤンネ
ルMOSトランジスタ２２２のソースは接地され
ている。
ンネルMOSトランジスタ２１０と抵抗２１２、
ｐチヤンネルMOSトランジスタ２１４と抵抗２
１６、ｐチヤンネルMOSトランジスタ２１８と
抵抗２２０が設けられている。これらｐチヤンネ
ルMOSトランジスタ２１０，２１４，２１８の
ソースは電源に接続され各ゲートはそれぞれカウ
ンタ回路１２０，１２２，１２４のカウント出力
端Q1，Q2，Q3にインバータ２２２，２２４，２
２６を介して接続されている。カウント値Q1，
Q2，Q3が「１」のときMOSトランジスタ２１
０，２１４，２１８は導通し電流が流れる。また
抵抗２１２，２１６，２２０の一端は共通接続さ
れて、ｎチヤンネルMOSトランジスタ２２２の
ドレインとゲートに接続されている。ｎチヤンネ
ルMOSトランジスタ２２２のソースは接地され
ている。
抵抗２１２，２１６，２２０の値は、MOSト
ランジスタ２１０，２１４，２１８が導通したと
きに流れる電流の比が１：２：４になるように定
められる。したがつてアツプダウンカウンタ回路
１００のカウント値に応じた電流がMOSトラン
ジスタ２２２を流れる。例えばカウント値「Q3，
Q2，Q1」が「001」であればMOSトランジスタ
２１０が導通し電流I0が流れる。またカウント値
「Q3，Q2，Q1」が「011」であればMOSトラン
ジスタが導通し電流3I0が流れる。またカウント
値「Q3，Q2，Q1」が「110」であればMOSトラ
ンジスタが導通し電流6I0が流れる。カウント値
「Q3，Q2，Q1」が増大すると電流値が増大する。
ランジスタ２１０，２１４，２１８が導通したと
きに流れる電流の比が１：２：４になるように定
められる。したがつてアツプダウンカウンタ回路
１００のカウント値に応じた電流がMOSトラン
ジスタ２２２を流れる。例えばカウント値「Q3，
Q2，Q1」が「001」であればMOSトランジスタ
２１０が導通し電流I0が流れる。またカウント値
「Q3，Q2，Q1」が「011」であればMOSトラン
ジスタが導通し電流3I0が流れる。またカウント
値「Q3，Q2，Q1」が「110」であればMOSトラ
ンジスタが導通し電流6I0が流れる。カウント値
「Q3，Q2，Q1」が増大すると電流値が増大する。
遅延回路１２，１４の各遅延素子１２1〜１２
Ｎ，１４1〜１４NにはそれぞれインバータINV1，
INV2が設けられている。これら信号INV1，
INV2により入力信号が遅延させられる。インバ
ータINV1，INV2はそれぞれｐチヤンネルMOS
トランジスタQP1，QP2とｎチヤンネルMOSトラ
ンジスタQo1，Qo2とで構成されている。インバ
ータINV1のｎチヤンネルMOSトランジスタQo1
とアースとの間には、電流制御用、すなわち遅延
時間制御用のｎチヤンネルMOSトランジスタQo
が挿入されている。このMOSトランジスタQoの
ゲートには電流源回路２００からの出力源２０１
が接続されている。
Ｎ，１４1〜１４NにはそれぞれインバータINV1，
INV2が設けられている。これら信号INV1，
INV2により入力信号が遅延させられる。インバ
ータINV1，INV2はそれぞれｐチヤンネルMOS
トランジスタQP1，QP2とｎチヤンネルMOSトラ
ンジスタQo1，Qo2とで構成されている。インバ
ータINV1のｎチヤンネルMOSトランジスタQo1
とアースとの間には、電流制御用、すなわち遅延
時間制御用のｎチヤンネルMOSトランジスタQo
が挿入されている。このMOSトランジスタQoの
ゲートには電流源回路２００からの出力源２０１
が接続されている。
アツプダウンカウンタ回路１００のカウンタ値
「Q3，Q2，Q1」が増大して、電流源回路２００
の電流値が増大すると、MOSトランジスタQoに
流れる電流がミラー効果により増大する。MOS
トランジスタQoに流れる電流が増大すると、イ
ンバータINV1の変化がはやくなり、インバータ
INV1による遅延時間が短くなる。逆にアツプダ
ウンカウンタ回路１００のカウント値「Q3，
Q2，Q1」が減少するとインバータINV1の遅延時
間は長くなる。
「Q3，Q2，Q1」が増大して、電流源回路２００
の電流値が増大すると、MOSトランジスタQoに
流れる電流がミラー効果により増大する。MOS
トランジスタQoに流れる電流が増大すると、イ
ンバータINV1の変化がはやくなり、インバータ
INV1による遅延時間が短くなる。逆にアツプダ
ウンカウンタ回路１００のカウント値「Q3，
Q2，Q1」が減少するとインバータINV1の遅延時
間は長くなる。
上述したことからあきらかなように、結局ラツ
チ１６，１８の内容により遅延素子１２1〜１２
Ｎ，１４1〜１４Nの遅延時間が制御され、最終的
に遅延素子１２N-1，１４N-1の出力信号が信号
Ａ，Ｂと１周期遅れの同位相になる。
チ１６，１８の内容により遅延素子１２1〜１２
Ｎ，１４1〜１４Nの遅延時間が制御され、最終的
に遅延素子１２N-1，１４N-1の出力信号が信号
Ａ，Ｂと１周期遅れの同位相になる。
上記実施例では、アツプダウンカウンタ回路１
００の出力に基いて電流源回路２００の電流値を
制御し、この電流によつて遅延素子１２1〜１２
Ｎ，１４1〜１４Nの遅延時間を制御する場合を例
示したが、遅延素子１２1〜１２N，１４1〜１４N
を第３図の回路図に示すように構成し、アツプダ
ウンカウンタ回路１００の出力１０１，１０２，
１０３で遅延素子１２1〜１２N，１４1〜１４Nの
遅延時間を直接制御するように構成してもよい。
すなわち、インバータINV1と電流との間に、並
列接続したｐチヤンネルMOSトランジスタQP00，
QP01，QP02，QP03を挿入し、MOSトランジスタ
QP01，QP02，QP03のゲートをアツプダウンカウン
タ回路１００のカウンタ回路１２０，１２２，１
２４の反転カウント信号Q1，Q2，Q3を入力す
る。したがつてカウント回路１２０，１２２，１
２４のカウント値「Q3，Q2，Q1」が増大すると
インバータINV1に流れる電流が増大し遅延時間
が短くなる。
００の出力に基いて電流源回路２００の電流値を
制御し、この電流によつて遅延素子１２1〜１２
Ｎ，１４1〜１４Nの遅延時間を制御する場合を例
示したが、遅延素子１２1〜１２N，１４1〜１４N
を第３図の回路図に示すように構成し、アツプダ
ウンカウンタ回路１００の出力１０１，１０２，
１０３で遅延素子１２1〜１２N，１４1〜１４Nの
遅延時間を直接制御するように構成してもよい。
すなわち、インバータINV1と電流との間に、並
列接続したｐチヤンネルMOSトランジスタQP00，
QP01，QP02，QP03を挿入し、MOSトランジスタ
QP01，QP02，QP03のゲートをアツプダウンカウン
タ回路１００のカウンタ回路１２０，１２２，１
２４の反転カウント信号Q1，Q2，Q3を入力す
る。したがつてカウント回路１２０，１２２，１
２４のカウント値「Q3，Q2，Q1」が増大すると
インバータINV1に流れる電流が増大し遅延時間
が短くなる。
本発明の他の実施例による位相比較回路を第４
図に示す。本実施例はひとつの遅延回路１２で比
較用遅延回路と制御用遅延回路を兼ねたものであ
る。信号Ａと信号Ｂは制御信号φCにより切換回
路２２で切換えられる。信号Ａ，Ｂはそれぞれク
ロツクドインバータ２４，２６に入力されてい
る。信号Ａが入力されたクロツクドインバータ２
２は制御信号φCにより制御され、信号Ｂが入力
されたクロツクドインバータ２４は反転制御信号
φCにより制御される。クロツクドインバータ２
２と２４の出力端は共通接続されて遅延回路１２
に入力される。遅延回路１２はＮ段の遅延素子１
２1〜１２Nで構成されている。各遅延素子１２1
〜１２Nの出力は、ラツチ回路１３の各ラツチ１
３1〜１３Nでラツチされる。このラツチ回路１３
は、制御信号φCが入力されたアンドゲート２８
を介して入力された信号Ｂに同期してラツチされ
る。これらラツチ１３1〜１３Nの出力により信号
Ａと信号Ｂの位相差がわかる。また遅延素子１２
Ｎ−１，１２Nの出力信号はラツチ１６，１８に入力
されており、各ラツチ１６，１８の出力信号QA，
QBは前述の実施例と同様の構成の制御信号生成
回路２０に入力される。制御信号生成回路２０か
らの出力信号OUTにより遅延回路１２の遅延素
子１２1〜１２Nの遅延時間が制御される。ラツチ
１６，１８は、インバータ３０による反転制御信
号Cが入力されたアンドゲート３２を介して入
力された信号Ｂに同期してラツチされる。
図に示す。本実施例はひとつの遅延回路１２で比
較用遅延回路と制御用遅延回路を兼ねたものであ
る。信号Ａと信号Ｂは制御信号φCにより切換回
路２２で切換えられる。信号Ａ，Ｂはそれぞれク
ロツクドインバータ２４，２６に入力されてい
る。信号Ａが入力されたクロツクドインバータ２
２は制御信号φCにより制御され、信号Ｂが入力
されたクロツクドインバータ２４は反転制御信号
φCにより制御される。クロツクドインバータ２
２と２４の出力端は共通接続されて遅延回路１２
に入力される。遅延回路１２はＮ段の遅延素子１
２1〜１２Nで構成されている。各遅延素子１２1
〜１２Nの出力は、ラツチ回路１３の各ラツチ１
３1〜１３Nでラツチされる。このラツチ回路１３
は、制御信号φCが入力されたアンドゲート２８
を介して入力された信号Ｂに同期してラツチされ
る。これらラツチ１３1〜１３Nの出力により信号
Ａと信号Ｂの位相差がわかる。また遅延素子１２
Ｎ−１，１２Nの出力信号はラツチ１６，１８に入力
されており、各ラツチ１６，１８の出力信号QA，
QBは前述の実施例と同様の構成の制御信号生成
回路２０に入力される。制御信号生成回路２０か
らの出力信号OUTにより遅延回路１２の遅延素
子１２1〜１２Nの遅延時間が制御される。ラツチ
１６，１８は、インバータ３０による反転制御信
号Cが入力されたアンドゲート３２を介して入
力された信号Ｂに同期してラツチされる。
本実施例の動作を説明する。信号Ａと信号Ｂの
位相比較をする場合は、制御信号φCをＨレベル
とする。制御信号φCがＨレベルとなると、遅延
回路１２には信号Ａが入力され、ラツチ回路１３
に各ラツチ１３1〜１３Nのクロツク入力端に信号
Ｂが入力する。したがつてラツチ１３1〜１３Nの
位相比較出力Q1…QNにより信号Ａと信号Ｂの位
相比較することができる。遅延素子１２1〜１２N
の遅延時間を制御する場合には制御信号φCをＬ
レベルとする。制御信号φCがＬレベルになると、
遅延回路１２には信号Ｂが入力され、ラツチ１６
と１８のクロツク入力端に信号Ｂが入力する。す
るとラツチ１６，１８から出力信号QA，QBが制
御信号生成回路２０に入力され、この出力信号
QA，QBの値により遅延素子１２1〜１２Nの遅延
時間が制御される。
位相比較をする場合は、制御信号φCをＨレベル
とする。制御信号φCがＨレベルとなると、遅延
回路１２には信号Ａが入力され、ラツチ回路１３
に各ラツチ１３1〜１３Nのクロツク入力端に信号
Ｂが入力する。したがつてラツチ１３1〜１３Nの
位相比較出力Q1…QNにより信号Ａと信号Ｂの位
相比較することができる。遅延素子１２1〜１２N
の遅延時間を制御する場合には制御信号φCをＬ
レベルとする。制御信号φCがＬレベルになると、
遅延回路１２には信号Ｂが入力され、ラツチ１６
と１８のクロツク入力端に信号Ｂが入力する。す
るとラツチ１６，１８から出力信号QA，QBが制
御信号生成回路２０に入力され、この出力信号
QA，QBの値により遅延素子１２1〜１２Nの遅延
時間が制御される。
このように本実施例によれば制御信号φCによ
り切換回路２２を制御することにより、比較用と
制御用の遅延回路を共用することができる。
り切換回路２２を制御することにより、比較用と
制御用の遅延回路を共用することができる。
上記実施例に限らず本発明の範囲内で種々の変
形が可能である。例えば遅延素子の段数は必要に
応じて定めることができる。
形が可能である。例えば遅延素子の段数は必要に
応じて定めることができる。
以上の通り本発明によれば使用条件の変化や素
子特性のばらつきがあつても正しく信号間の位相
を比較することができる。本発明による位相比較
回路を用いれば極めて高精度にモータ等を制御す
ることができる。
子特性のばらつきがあつても正しく信号間の位相
を比較することができる。本発明による位相比較
回路を用いれば極めて高精度にモータ等を制御す
ることができる。
第１図は本発明の一実施例による位相比較回路
の回路図、第２図は同位相比較回路における制御
信号生成回路の具体例を示す回路図、第３図は同
位相比較回路における遅延素子の他の具体例を示
す回路図、第４図は本発明の他の実施例による位
相比較回路の回路図、第５図従来の位相比較回路
の回路図である。 ２……遅延回路、４……ラツチ回路、１２，１
４……遅延回路、１３……ラツチ回路、１６，１
８……ラツチ、２０……制御信号生成回路、２２
……切換回路。
の回路図、第２図は同位相比較回路における制御
信号生成回路の具体例を示す回路図、第３図は同
位相比較回路における遅延素子の他の具体例を示
す回路図、第４図は本発明の他の実施例による位
相比較回路の回路図、第５図従来の位相比較回路
の回路図である。 ２……遅延回路、４……ラツチ回路、１２，１
４……遅延回路、１３……ラツチ回路、１６，１
８……ラツチ、２０……制御信号生成回路、２２
……切換回路。
Claims (1)
- 【特許請求の範囲】 １ 直列接続された複数の遅延素子を有し、第１
の信号を遅延する比較用遅延回路と、この比較用
遅延回路の前記遅延素子の各出力を第２の信号に
同期してラツチする比較用ラツチ回路と、直列接
続された複数の遅延素子を有し、前記第２の信号
を遅延する制御用遅延回路と、この制御用遅延回
路における予め定められた遅延素子の出力を前記
第２の信号に同期してラツチする制御用ラツチ回
路と、この制御用ラツチ回路の出力に基づいて前
記制御用遅延回路および前記比較用遅延回路の前
記遅延素子の遅延時間を制御する制御回路とを備
え、前記比較用ラツチ回路のラツチ出力により前
記第１の信号と前記第２の信号の位相を比較する
ことを特徴とする位相比較回路。 ２ 特許請求の範囲第１項記載の回路において、
前記制御用ラツチ回路は、前記制御用遅延回路の
隣接する２つの遅延素子の出力信号をラツチし、
前記制御回路は、前記制御用ラツチ回路の出力信
号に応じてアツプカウントまたはダウンカウント
するアツプダウンカウンタを有し、このアツプダ
ウンカウンタのカウント値に応じて前記遅延素子
の遅延時間を制御することを特徴とする位相比較
回路。 ３ 特許請求の範囲第１項または第２項記載の回
路において、前記制御回路は、電流源回路を有
し、前記制御用ラツチ回路の出力信号に応じて前
記電流源回路からの電流値を変更して、前記比較
用遅延回路および前記制御用遅延回路の前記遅延
素子の遅延時間を制御することを特徴とする位相
比較回路。 ４ 第１の信号と、第２の信号を切換える切換回
路と、直列接続された複数の遅延素子を有し、こ
の切換回路からの出力信号を遅延する遅延回路
と、この遅延回路の遅延素子の各出力を前記第２
の信号に同期してラツチするラツチ回路と、この
ラツチ回路の予め定められたラツチ出力に基づい
て前記遅延回路の遅延素子の遅延時間を制御する
制御回路とを備え、遅延制御時には、前記切換回
路により前記遅延回路に前記第２の信号を入力
し、前記制御回路により前記遅延回路の遅延素子
の遅延時間を制御し、位相比較時には、前記切換
回路により前記遅延回路に前記第１の信号を入力
し、前記ラツチ回路のラツチ出力により前記第１
の信号と前記第２の信号の位相を比較することを
特徴とする位相比較回路。 ５ 特許請求の範囲第４項記載の回路において、
前記制御回路は、前記ラツチ回路の隣接する２つ
のラツチ出力に応じてアツプカウントまたはダウ
ンカウントするアツプダウンカウンタを有し、こ
のアツプダウンカウンタのカウント値に応じて前
記遅延素子の遅延時間を制御することを特徴とす
る位相比較回路。 ６ 特許請求の範囲第４項または第５項記載の回
路において、前記制御回路は、電流源回路を有
し、前記予め定められたラツチ出力に応じて、前
記電流源回路からの電流値を変更して遅延回路の
遅延時間を制御することを特徴とする位相比較回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60067809A JPS61227422A (ja) | 1985-03-30 | 1985-03-30 | 位相比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60067809A JPS61227422A (ja) | 1985-03-30 | 1985-03-30 | 位相比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61227422A JPS61227422A (ja) | 1986-10-09 |
| JPH0342016B2 true JPH0342016B2 (ja) | 1991-06-25 |
Family
ID=13355643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60067809A Granted JPS61227422A (ja) | 1985-03-30 | 1985-03-30 | 位相比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61227422A (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4965815A (en) * | 1988-07-21 | 1990-10-23 | U.S. Philips Corporation | Phase detection circuit for stepwise measurement of a phase relation |
| US5686835A (en) * | 1989-01-18 | 1997-11-11 | Nippondenso Co., Ltd | Physical quantity detection device for converting a physical quantity into a corresponding time interval |
| JP2659594B2 (ja) * | 1989-10-11 | 1997-09-30 | 株式会社日本自動車部品総合研究所 | 物理量検出装置 |
| JP2654202B2 (ja) * | 1989-10-04 | 1997-09-17 | 日本電気アイシーマイコンシステム株式会社 | ディジタル位相比較器 |
| JP2868266B2 (ja) * | 1990-01-25 | 1999-03-10 | 株式会社日本自動車部品総合研究所 | 信号位相差検出回路及び信号位相差検出方法 |
| US5812626A (en) * | 1995-06-13 | 1998-09-22 | Matsushita Electric Industrial Co., Ltd. | Time counting circuit sampling circuit skew adjusting circuit and logic analyzing circuit |
| JP3572809B2 (ja) * | 1996-06-17 | 2004-10-06 | 株式会社デンソー | Ａ／ｄ変換器 |
| US6429693B1 (en) * | 2000-06-30 | 2002-08-06 | Texas Instruments Incorporated | Digital fractional phase detector |
| JPWO2005050844A1 (ja) * | 2003-11-20 | 2007-06-14 | 株式会社アドバンテスト | 可変遅延回路 |
| JP4642417B2 (ja) * | 2004-09-16 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP4850473B2 (ja) * | 2005-10-13 | 2012-01-11 | 富士通セミコンダクター株式会社 | デジタル位相検出器 |
| US7808418B2 (en) * | 2008-03-03 | 2010-10-05 | Qualcomm Incorporated | High-speed time-to-digital converter |
| US8022849B2 (en) * | 2008-04-14 | 2011-09-20 | Qualcomm, Incorporated | Phase to digital converter in all digital phase locked loop |
| WO2010016301A1 (ja) * | 2008-08-07 | 2010-02-11 | 日本電気株式会社 | 位相比較器、ｐｌｌ回路およびｄｌｌ回路 |
| US8422340B2 (en) * | 2008-12-08 | 2013-04-16 | General Electric Company | Methods for determining the frequency or period of a signal |
| JP2012516629A (ja) * | 2009-01-27 | 2012-07-19 | アギア システムズ インコーポレーテッド | 性能監視用クリティカルパス回路 |
| JP2012060431A (ja) * | 2010-09-09 | 2012-03-22 | Toshiba Corp | 時間計測回路およびデジタル位相同期回路 |
| EP2717471A4 (en) * | 2011-05-27 | 2015-04-01 | Aika Design Inc | SIGNAL CONVERSION CIRCUIT, PLL CIRCUIT, DELAY SETTING CIRCUIT AND PHASE CONTROL CIRCUIT |
| JP5501317B2 (ja) | 2011-09-21 | 2014-05-21 | 株式会社半導体理工学研究センター | 時間差増幅回路 |
| JPWO2013069173A1 (ja) | 2011-11-10 | 2015-04-02 | パナソニックＩｐマネジメント株式会社 | 時間差デジタル変換器 |
| WO2013128790A1 (ja) | 2012-02-29 | 2013-09-06 | パナソニック株式会社 | 時間デジタル変換器およびそれを備えたａ／ｄ変換器 |
-
1985
- 1985-03-30 JP JP60067809A patent/JPS61227422A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61227422A (ja) | 1986-10-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |