JPH10190423A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPH10190423A JPH10190423A JP8348785A JP34878596A JPH10190423A JP H10190423 A JPH10190423 A JP H10190423A JP 8348785 A JP8348785 A JP 8348785A JP 34878596 A JP34878596 A JP 34878596A JP H10190423 A JPH10190423 A JP H10190423A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- delay circuit
- circuit
- coarse
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】可変レンジ内全ての遅延時間を設定することが
でき、しかも優れた単調性特性を実現できる遅延回路を
提供する。 【解決手段】縦続接続された複数段の遅延ステージの各
段より所定の遅延出力を導出できるコースディレイ回路
２０と、その１ステップ遅延時間と等しい若しくはそれ
以上の遅延時間を調整できるファインディレイ回路２０
とを縦続接続する。これにより、可変レンジ内全ての遅
延時間を設定することができ、ピコ秒オーダーのより短
い遅延量の制御が可能である。また、コースディレイ回
路２０を構成する縦続接続された遅延ステージと同じ回
路構成を有する遅延ステージをファインディレイ回路３
０に使用することにより、コースディレイ回路２０の１
ステップ遅延時間とファインディレイ回路の最大可変時
間が等しくなり、優れた単調性特性を実現できる。
でき、しかも優れた単調性特性を実現できる遅延回路を
提供する。 【解決手段】縦続接続された複数段の遅延ステージの各
段より所定の遅延出力を導出できるコースディレイ回路
２０と、その１ステップ遅延時間と等しい若しくはそれ
以上の遅延時間を調整できるファインディレイ回路２０
とを縦続接続する。これにより、可変レンジ内全ての遅
延時間を設定することができ、ピコ秒オーダーのより短
い遅延量の制御が可能である。また、コースディレイ回
路２０を構成する縦続接続された遅延ステージと同じ回
路構成を有する遅延ステージをファインディレイ回路３
０に使用することにより、コースディレイ回路２０の１
ステップ遅延時間とファインディレイ回路の最大可変時
間が等しくなり、優れた単調性特性を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、遅延時間を任意に
設定可能な遅延回路に関するものである。
設定可能な遅延回路に関するものである。
【０００２】
【従来の技術】出願人は、特開平４−１７４１０号公
報、および特開平４−２６８８１０号公報に開示されて
いるような、遅延特性の直線性に優れ、ＩＣテスター等
に好適な遅延回路を提案した。
報、および特開平４−２６８８１０号公報に開示されて
いるような、遅延特性の直線性に優れ、ＩＣテスター等
に好適な遅延回路を提案した。
【０００３】具体的には、前者の遅延回路は、遅延すべ
き入力信号が供給される入力端子と、Ｎ段（Ｎ≧２）か
らなり互いに縦続接続された複数段の遅延ステージと、
これら複数段の遅延ステージの各段間に接続されるとと
もに、一対の差動増幅用トランジスタとこの一対の差動
増幅用トランジスタに共通電流源から動作電流を供給す
る電流スイッチとを有する複数の差動増幅器と、上記複
数の差動増幅器の一対の差動増幅用トランジスタの各出
力に共通に接続された共通出力端子と、上記複数の差動
増幅器の電流スイッチを選択的に制御する制御回路とを
有している。
き入力信号が供給される入力端子と、Ｎ段（Ｎ≧２）か
らなり互いに縦続接続された複数段の遅延ステージと、
これら複数段の遅延ステージの各段間に接続されるとと
もに、一対の差動増幅用トランジスタとこの一対の差動
増幅用トランジスタに共通電流源から動作電流を供給す
る電流スイッチとを有する複数の差動増幅器と、上記複
数の差動増幅器の一対の差動増幅用トランジスタの各出
力に共通に接続された共通出力端子と、上記複数の差動
増幅器の電流スイッチを選択的に制御する制御回路とを
有している。
【０００４】このような構成を有する遅延回路は、複数
の差動増幅器のいずれの電流スイッチを選択した場合で
も、差動増幅器による遅延量は一定になるので遅延特性
の直線性が良好になるとともに、単一の共通電流源を用
いるので消費電力の低減を図れるという利点がある。
の差動増幅器のいずれの電流スイッチを選択した場合で
も、差動増幅器による遅延量は一定になるので遅延特性
の直線性が良好になるとともに、単一の共通電流源を用
いるので消費電力の低減を図れるという利点がある。
【０００５】また、後者の遅延回路は、遅延すべき入力
信号が供給される入力端子と、遅延された信号を導出す
る出力端子と、入力端子と出力端子間に挿入された抵抗
素子と、単位容量をＣとするとき、各々Ｃ，２Ｃ，４
Ｃ，…，２n-1 Ｃなる容量を有し、各一端が抵抗素子の
出力端に共通に接続されたｎ個の容量素子と、このｎ個
の容量素子の各他端に対して入力信号と逆相もしくは同
相の信号または基準電位レベルを選択的に印加するｎ個
の選択手段とを有している。
信号が供給される入力端子と、遅延された信号を導出す
る出力端子と、入力端子と出力端子間に挿入された抵抗
素子と、単位容量をＣとするとき、各々Ｃ，２Ｃ，４
Ｃ，…，２n-1 Ｃなる容量を有し、各一端が抵抗素子の
出力端に共通に接続されたｎ個の容量素子と、このｎ個
の容量素子の各他端に対して入力信号と逆相もしくは同
相の信号または基準電位レベルを選択的に印加するｎ個
の選択手段とを有している。
【０００６】この遅延回路では、各一端が抵抗素子の出
力端に共通接続されたｎ個の容量素子の他端に、入力信
号と逆相もしくは同相の信号を印加するか否かで、見掛
け上、容量素子の容量を変化させることができる。この
ように、ＣＲ時定数回路の容量Ｃを制御することで、任
意の遅延時間を設定でき、ピコ秒オーダーのより短い遅
延量の制御が可能で、直線性に優れた遅延特性が得られ
るという利点がある。
力端に共通接続されたｎ個の容量素子の他端に、入力信
号と逆相もしくは同相の信号を印加するか否かで、見掛
け上、容量素子の容量を変化させることができる。この
ように、ＣＲ時定数回路の容量Ｃを制御することで、任
意の遅延時間を設定でき、ピコ秒オーダーのより短い遅
延量の制御が可能で、直線性に優れた遅延特性が得られ
るという利点がある。
【０００７】
【発明が解決しようとする課題】ところが、前者の遅延
回路では、差動増幅器による遅延量は一定になるので遅
延特性の直線性が良好になるとともに、単一の共通電流
源を用いるので消費電力の低減を図れるという利点があ
るものの、ピコ秒オーダーのより短い遅延量の制御が困
難である。
回路では、差動増幅器による遅延量は一定になるので遅
延特性の直線性が良好になるとともに、単一の共通電流
源を用いるので消費電力の低減を図れるという利点があ
るものの、ピコ秒オーダーのより短い遅延量の制御が困
難である。
【０００８】また、後者の遅延回路では、上述したよう
に、任意の遅延時間を設定でき、ピコ秒オーダーのより
短い遅延量の制御が可能で、直線性に優れた遅延特性が
得られるという利点があるものの、最大可変時間が粗調
整遅延回路（コースディレイ回路）の１ステップ時間と
独立のため、微調整回路（ファインディレイ回路）の最
大可変時間をコースディレイ回路の１ステップ時間より
大きく設定する必要があることから、単調性に問題があ
った。
に、任意の遅延時間を設定でき、ピコ秒オーダーのより
短い遅延量の制御が可能で、直線性に優れた遅延特性が
得られるという利点があるものの、最大可変時間が粗調
整遅延回路（コースディレイ回路）の１ステップ時間と
独立のため、微調整回路（ファインディレイ回路）の最
大可変時間をコースディレイ回路の１ステップ時間より
大きく設定する必要があることから、単調性に問題があ
った。
【０００９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、可変レンジ内全ての遅延時間を
設定することができ、しかも優れた単調性特性を実現で
きる遅延回路を提供することにある。
のであり、その目的は、可変レンジ内全ての遅延時間を
設定することができ、しかも優れた単調性特性を実現で
きる遅延回路を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の遅延回路は、縦続接続された複数段の遅延
ステージの各段より所定の遅延出力を導出できるコース
ディレイ回路と、遅延時間を、少なくとも上記コースデ
ィレイ回路の１つの遅延ステージの遅延時間内で任意の
時間に設定可能なファインディレイ回路とを有し、上記
コースディレイ回路と上記ファインディレイ回路とが縦
続接続されている。
め、本発明の遅延回路は、縦続接続された複数段の遅延
ステージの各段より所定の遅延出力を導出できるコース
ディレイ回路と、遅延時間を、少なくとも上記コースデ
ィレイ回路の１つの遅延ステージの遅延時間内で任意の
時間に設定可能なファインディレイ回路とを有し、上記
コースディレイ回路と上記ファインディレイ回路とが縦
続接続されている。
【００１１】また、本発明の遅延回路は、入力信号を第
１の遅延時間をもって遅延可能な互いに縦続接続された
複数段の遅延ステージと、これら複数段の遅延ステージ
の各段間に接続された一対の差動増幅用トランジスタと
この一対の差動増幅用トランジスタに電流源から動作電
流を供給する電流スイッチとを有する複数の差動増幅器
と、上記複数の差動増幅器の一対の差動増幅用トランジ
スタの各出力に共通に接続された共通出力回路とを備え
たコースディレイ回路と、入力信号を第２の遅延時間を
もって遅延可能な遅延ステージと、当該遅延ステージの
入力側および出力側にそれぞれ接続された一対の差動増
幅用トランジスタと、当該入力側および出力側の一対の
差動増幅用トランジスタの各出力が共通に接続された共
通出力回路とを備えたファインディレイ回路と、外部信
号の指示に応じて、上記コースディレイ回路の複数の差
動増幅器の電流スイッチを選択的に制御して一の差動増
幅器を作動させ、上記ファインディレイ回路の遅延ステ
ージの入力側および出力側の一対の差動増幅用トランジ
スタへの動作電流量を相補的に調整する制御回路とを有
する。
１の遅延時間をもって遅延可能な互いに縦続接続された
複数段の遅延ステージと、これら複数段の遅延ステージ
の各段間に接続された一対の差動増幅用トランジスタと
この一対の差動増幅用トランジスタに電流源から動作電
流を供給する電流スイッチとを有する複数の差動増幅器
と、上記複数の差動増幅器の一対の差動増幅用トランジ
スタの各出力に共通に接続された共通出力回路とを備え
たコースディレイ回路と、入力信号を第２の遅延時間を
もって遅延可能な遅延ステージと、当該遅延ステージの
入力側および出力側にそれぞれ接続された一対の差動増
幅用トランジスタと、当該入力側および出力側の一対の
差動増幅用トランジスタの各出力が共通に接続された共
通出力回路とを備えたファインディレイ回路と、外部信
号の指示に応じて、上記コースディレイ回路の複数の差
動増幅器の電流スイッチを選択的に制御して一の差動増
幅器を作動させ、上記ファインディレイ回路の遅延ステ
ージの入力側および出力側の一対の差動増幅用トランジ
スタへの動作電流量を相補的に調整する制御回路とを有
する。
【００１２】また、好適には、上記ファインディレイ回
路の遅延ステージの第２の遅延時間は、上記コースディ
レイ回路の遅延ステージの第１の遅延時間より長くある
いは等しく設定されている。
路の遅延ステージの第２の遅延時間は、上記コースディ
レイ回路の遅延ステージの第１の遅延時間より長くある
いは等しく設定されている。
【００１３】また、上記遅延回路では、上記コースディ
レイ回路は、第１および第２の電流源と、上記第１の電
流源と第２の電流源とを接続する抵抗素子と、コレクタ
が上記入力側の一対の差動増幅用トランジスタに接続さ
れ、エミッタが上記第１の電流源に接続された第１のト
ランジスタと、コレクタが上記出力側の一対の差動増幅
用トランジスタに接続され、エミッタが上記第２の電流
源に接続された第２のトランジスタとを有し、上記制御
回路は、上記第１のトランジスタおよび第２のトランジ
スタのベース電位を相補的に調整する。
レイ回路は、第１および第２の電流源と、上記第１の電
流源と第２の電流源とを接続する抵抗素子と、コレクタ
が上記入力側の一対の差動増幅用トランジスタに接続さ
れ、エミッタが上記第１の電流源に接続された第１のト
ランジスタと、コレクタが上記出力側の一対の差動増幅
用トランジスタに接続され、エミッタが上記第２の電流
源に接続された第２のトランジスタとを有し、上記制御
回路は、上記第１のトランジスタおよび第２のトランジ
スタのベース電位を相補的に調整する。
【００１４】また、上記遅延回路では、上記コースディ
レイ回路は、電流値が異なる複数の電流源と、制御信号
に基づいて上記各電流源を上記入力側の一対の差動増幅
用トランジスタおよび出力側の一対の差動増幅用トラン
ジスタのいずれかに選択的に接続するスイッチ回路とを
有し、上記制御回路は、上記スイッチ回路に対して上記
制御信号を出力する。
レイ回路は、電流値が異なる複数の電流源と、制御信号
に基づいて上記各電流源を上記入力側の一対の差動増幅
用トランジスタおよび出力側の一対の差動増幅用トラン
ジスタのいずれかに選択的に接続するスイッチ回路とを
有し、上記制御回路は、上記スイッチ回路に対して上記
制御信号を出力する。
【００１５】本発明の遅延回路によれば、縦続接続され
た複数段の遅延ステージの各段より所定の遅延出力を導
出できるコースディレイ回路と、その１ステップ遅延時
間と等しい若しくはそれ以上の遅延時間を調整できるフ
ァインディレイ回路を縦続接続することにより、可変レ
ンジ内全ての遅延時間を設定することができる。また、
コースディレイ回路を構成する縦続接続された遅延ステ
ージと同じ回路構成の遅延ステージをファインディレイ
回路に使用することにより、コースディレイ回路の１ス
テップ遅延時間とファインディレイ回路の最大可変時間
が等しくなり、優れた単調性特性を実現できる。さら
に、コースディレイ回路とファインディレイ回路の回路
構成が同じであるため、プロセスばらつき、温度変化、
電源変動に対する遅延変動はかなり低減される。
た複数段の遅延ステージの各段より所定の遅延出力を導
出できるコースディレイ回路と、その１ステップ遅延時
間と等しい若しくはそれ以上の遅延時間を調整できるフ
ァインディレイ回路を縦続接続することにより、可変レ
ンジ内全ての遅延時間を設定することができる。また、
コースディレイ回路を構成する縦続接続された遅延ステ
ージと同じ回路構成の遅延ステージをファインディレイ
回路に使用することにより、コースディレイ回路の１ス
テップ遅延時間とファインディレイ回路の最大可変時間
が等しくなり、優れた単調性特性を実現できる。さら
に、コースディレイ回路とファインディレイ回路の回路
構成が同じであるため、プロセスばらつき、温度変化、
電源変動に対する遅延変動はかなり低減される。
【００１６】
【発明の実施の形態】図１は、本発明に係る遅延回路の
一実施形態を示す回路図である。図１に示すように、本
遅延回路１０は、縦続接続された複数段の遅延ステージ
の各段より所定の遅延出力を導出できるコースディレイ
回路（Course Delay Circuit；プログラマブル遅延回
路）２０と、その１ステップ遅延時間と等しい若しくは
それ以上の遅延時間を調整できるファインディレイ回路
（Fine Delay Circuit；アジャスタブル遅延回路）３０
とを縦続接続して構成され、コースディレイ回路２０お
よびファインディレイ回路３０の遅延時間の調整は、制
御回路４０による切換信号Ｓ401 ，・・、および調整信
号ＶADJ ，Ｖ/ADJに基づいて行うように構成されてい
る。図１の遅延回路１０は、コースディレイ回路２０の
前段にファインディレイ回路３０が縦続接続された構成
例である。
一実施形態を示す回路図である。図１に示すように、本
遅延回路１０は、縦続接続された複数段の遅延ステージ
の各段より所定の遅延出力を導出できるコースディレイ
回路（Course Delay Circuit；プログラマブル遅延回
路）２０と、その１ステップ遅延時間と等しい若しくは
それ以上の遅延時間を調整できるファインディレイ回路
（Fine Delay Circuit；アジャスタブル遅延回路）３０
とを縦続接続して構成され、コースディレイ回路２０お
よびファインディレイ回路３０の遅延時間の調整は、制
御回路４０による切換信号Ｓ401 ，・・、および調整信
号ＶADJ ，Ｖ/ADJに基づいて行うように構成されてい
る。図１の遅延回路１０は、コースディレイ回路２０の
前段にファインディレイ回路３０が縦続接続された構成
例である。
【００１７】コースディレイ回路２０は、遅延時間がτ
Ｃに設定された複数段（たとえばＮ段、ただしＮ≧２）
の、たとえば逆相の信号を入出力する２入力２出力の遅
延ステージＧ201 ，Ｇ202 ，Ｇ203 ，・・，（Ｇ20N ：
図示せず）、差動増幅用ｎｐｎ型トランジスタＱＤ201
，ＱＤ202 、ＱＤ203 ，ＱＤ204 、ＱＤ205 ，ＱＤ206
、ＱＤ207 ，ＱＤ208 、・・、電流スイッチ用ｎｐｎ
型トランジスタＱＳ201，ＱＳ202 ，ＱＳ203 ，ＱＳ20
4,・・，（ＱＳ20N ：図示せず）、出力用ｎｐｎ型トラ
ンジスタＱＯ201 ，ＱＯ202 、共通電流源Ｉ201 、出力
段用電流源Ｉ202，Ｉ203 、および負荷用抵抗素子Ｒ201
，Ｒ202 により構成されている。
Ｃに設定された複数段（たとえばＮ段、ただしＮ≧２）
の、たとえば逆相の信号を入出力する２入力２出力の遅
延ステージＧ201 ，Ｇ202 ，Ｇ203 ，・・，（Ｇ20N ：
図示せず）、差動増幅用ｎｐｎ型トランジスタＱＤ201
，ＱＤ202 、ＱＤ203 ，ＱＤ204 、ＱＤ205 ，ＱＤ206
、ＱＤ207 ，ＱＤ208 、・・、電流スイッチ用ｎｐｎ
型トランジスタＱＳ201，ＱＳ202 ，ＱＳ203 ，ＱＳ20
4,・・，（ＱＳ20N ：図示せず）、出力用ｎｐｎ型トラ
ンジスタＱＯ201 ，ＱＯ202 、共通電流源Ｉ201 、出力
段用電流源Ｉ202，Ｉ203 、および負荷用抵抗素子Ｒ201
，Ｒ202 により構成されている。
【００１８】トランジスタＱＤ201 およびＱＤ202 はエ
ミッタ同士が接続され、ベースが前段のファインディレ
イ回路３０の２出力とコースディレイ回路２０の初段の
第１遅延ステージＧ201 との正負の２入力との間にそれ
ぞれ接続され、各コレクタは共通出力段のトランジスタ
ＱＯ201 、ＱＯ202 のベースにそれぞれ接続されてい
る。また、エミッタ同士の接続点が電流スイッチとして
のトランジスタＱＳ201のコレクタに接続されている。
ミッタ同士が接続され、ベースが前段のファインディレ
イ回路３０の２出力とコースディレイ回路２０の初段の
第１遅延ステージＧ201 との正負の２入力との間にそれ
ぞれ接続され、各コレクタは共通出力段のトランジスタ
ＱＯ201 、ＱＯ202 のベースにそれぞれ接続されてい
る。また、エミッタ同士の接続点が電流スイッチとして
のトランジスタＱＳ201のコレクタに接続されている。
【００１９】そして、各遅延ステージの段間にも一対の
差動用トランジスタのベースが接続されている。すなわ
ち、第１遅延ステージＧ201 の正側出力と第２遅延ステ
ージＧ202 の正側入力との間にトランジスタＱＤ203 の
ベースが接続され、第１遅延ステージＧ201 の負側出力
と第２遅延ステージＧ202 の負側入力との間にトランジ
スタＱＤ204 のベースが接続されている。トランジスタ
ＱＤ203 とＱＤ204 のエミッタ同士が接続され、その接
続点が電流スイッチとしてのトランジスタＱＳ202 のコ
レクタに接続されている。また、トランジスタＱＤ203
，Ｑ204 の各コレクタは共通出力段のトランジスタＱ
Ｏ201 、ＱＰ202 のベースにそれぞれ接続されている。
第２遅延ステージＧ202 の正側出力と第３遅延ステージ
Ｇ203 の正側入力との間にトランジスタＱＤ205 のベー
スが接続され、第２遅延ステージＧ202 の負側出力と第
３遅延ステージＧ203 の負側入力との間にトランジスタ
ＱＤ206 のベースが接続されている。トランジスタＱＤ
205 とＱＤ206 のエミッタ同士が接続され、その接続点
が電流スイッチとしてのトランジスタＱＳ203 のコレク
タに接続されている。また、トランジスタＱＤ205 ，Ｑ
Ｄ206 の各コレクタは共通出力段のトランジスタＱＯ20
1 、ＱＯ202 のベースにそれぞれ接続されている。以下
同様にして、各遅延ステージの段間に差動増幅用トラン
ジスタのベースが接続されている。
差動用トランジスタのベースが接続されている。すなわ
ち、第１遅延ステージＧ201 の正側出力と第２遅延ステ
ージＧ202 の正側入力との間にトランジスタＱＤ203 の
ベースが接続され、第１遅延ステージＧ201 の負側出力
と第２遅延ステージＧ202 の負側入力との間にトランジ
スタＱＤ204 のベースが接続されている。トランジスタ
ＱＤ203 とＱＤ204 のエミッタ同士が接続され、その接
続点が電流スイッチとしてのトランジスタＱＳ202 のコ
レクタに接続されている。また、トランジスタＱＤ203
，Ｑ204 の各コレクタは共通出力段のトランジスタＱ
Ｏ201 、ＱＰ202 のベースにそれぞれ接続されている。
第２遅延ステージＧ202 の正側出力と第３遅延ステージ
Ｇ203 の正側入力との間にトランジスタＱＤ205 のベー
スが接続され、第２遅延ステージＧ202 の負側出力と第
３遅延ステージＧ203 の負側入力との間にトランジスタ
ＱＤ206 のベースが接続されている。トランジスタＱＤ
205 とＱＤ206 のエミッタ同士が接続され、その接続点
が電流スイッチとしてのトランジスタＱＳ203 のコレク
タに接続されている。また、トランジスタＱＤ205 ，Ｑ
Ｄ206 の各コレクタは共通出力段のトランジスタＱＯ20
1 、ＱＯ202 のベースにそれぞれ接続されている。以下
同様にして、各遅延ステージの段間に差動増幅用トラン
ジスタのベースが接続されている。
【００２０】また、各差動増幅用トランジスタＱＤ201
，ＱＤ203 ，ＱＤ205 ，ＱＤ207 ，・・、のコレクタ
は抵抗素子Ｒ201 を介して、トランジスタＱＤ202 ，Ｑ
Ｄ204，ＱＤ206 ，ＱＤ208 、・・、のコレクタは抵抗
素子Ｒ202 を介して電源電圧ＶCCの共通の供給端子Ｔ
VCC に接続されている。また、電流スイッチとしてのト
ランジスタＱＳ201 ，ＱＳ202 ，ＱＳ203 ，ＱＳ204 ，
・・、のエミッタは電流値Ｉref の共通電流源Ｉ201 に
接続されている。そして、トランジスタＱＳ201 のベー
スは切換端子ＴSW1 に接続され、トランジスタＱＳ202
のベースは切換端子ＴSW2 に接続され、トランジスタＱ
Ｓ203 のベースは切換端子ＴSW3 に接続され、そして図
示しないトランジスタＱＳ20N のベースが切換端子Ｔ
SWN に接続される。
，ＱＤ203 ，ＱＤ205 ，ＱＤ207 ，・・、のコレクタ
は抵抗素子Ｒ201 を介して、トランジスタＱＤ202 ，Ｑ
Ｄ204，ＱＤ206 ，ＱＤ208 、・・、のコレクタは抵抗
素子Ｒ202 を介して電源電圧ＶCCの共通の供給端子Ｔ
VCC に接続されている。また、電流スイッチとしてのト
ランジスタＱＳ201 ，ＱＳ202 ，ＱＳ203 ，ＱＳ204 ，
・・、のエミッタは電流値Ｉref の共通電流源Ｉ201 に
接続されている。そして、トランジスタＱＳ201 のベー
スは切換端子ＴSW1 に接続され、トランジスタＱＳ202
のベースは切換端子ＴSW2 に接続され、トランジスタＱ
Ｓ203 のベースは切換端子ＴSW3 に接続され、そして図
示しないトランジスタＱＳ20N のベースが切換端子Ｔ
SWN に接続される。
【００２１】さらに、出力用トランジスタＱＯ201 ，Ｑ
Ｏ202 のコレクタは電源電圧ＶCCの共通の供給端子Ｔ
VCC に接続されている。トランジスタＱＯ201 のエミッ
タは電流源Ｉ202 に接続されているとともに、出力端子
Ｔ/OUTに接続されている。トランジスタＱＯ202 のエミ
ッタは電流源Ｉ203 に接続されているとともに、出力端
子ＴOUT に接続されている。
Ｏ202 のコレクタは電源電圧ＶCCの共通の供給端子Ｔ
VCC に接続されている。トランジスタＱＯ201 のエミッ
タは電流源Ｉ202 に接続されているとともに、出力端子
Ｔ/OUTに接続されている。トランジスタＱＯ202 のエミ
ッタは電流源Ｉ203 に接続されているとともに、出力端
子ＴOUT に接続されている。
【００２２】上記構成において、差動増幅用トランジス
タＱＤ201 ，ＱＤ202 および電流スイッチ用トランジス
タＱＳ201 により第１差動増幅器Ｄ201 が構成されてい
る。同様に、差動増幅用トランジスタＱＤ203 ，ＱＤ20
4 および電流スイッチ用トランジスタＱＳ202 により第
２差動増幅器Ｄ202 が構成され、差動増幅用トランジス
タＱＤ205 ，ＱＤ206 および電流スイッチ用トランジス
タＱＳ203 により第３差動増幅器Ｄ203 が構成され、差
動増幅用トランジスタＱＤ207 ，ＱＤ208 および電流ス
イッチ用トランジスタＱＳ204 により第４差動増幅器Ｄ
204 が構成される。
タＱＤ201 ，ＱＤ202 および電流スイッチ用トランジス
タＱＳ201 により第１差動増幅器Ｄ201 が構成されてい
る。同様に、差動増幅用トランジスタＱＤ203 ，ＱＤ20
4 および電流スイッチ用トランジスタＱＳ202 により第
２差動増幅器Ｄ202 が構成され、差動増幅用トランジス
タＱＤ205 ，ＱＤ206 および電流スイッチ用トランジス
タＱＳ203 により第３差動増幅器Ｄ203 が構成され、差
動増幅用トランジスタＱＤ207 ，ＱＤ208 および電流ス
イッチ用トランジスタＱＳ204 により第４差動増幅器Ｄ
204 が構成される。
【００２３】これら、差動増幅器Ｄ201 ，Ｄ202 ，Ｄ20
3 ，Ｄ204 ，・・、は制御回路４０からの切換信号Ｓ40
1 ，Ｓ402 ，Ｓ403 ，Ｓ404 ，・・、により選択的に切
り換えられて作動制御される。具体的には、たとえば第
１差動増幅器Ｄ201 が選択され作動状態にあるときに
は、ファインディレイ回路３０で０から最大τＦだけ遅
延作用を受けた信号が増幅されそのまま出力される。こ
こで得られた遅延時間をΔτＦとすると、第２差動増幅
器Ｄ202 が選択され作動状態にあるときには、ファイン
ディレイ回路３０でΔτＦだけ遅延作用を受けた信号が
第１遅延ステージＧ201 でさらに時間τＣだけ遅延さ
れ、全体でΔτＦ＋τＣだけ遅延された信号が増幅され
て出力される。同様に、第３差動増幅器Ｄ203 が選択さ
れ作動状態にあるときには、ファインディレイ回路３０
でΔτＦだけ遅延作用を受けた信号が第１および第２遅
延ステージＧ201 ，Ｇ202 でさらに時間２τＣだけ遅延
され、全体でΔτＦ＋２τＣだけ遅延された信号が増幅
されて出力される。なお、この説明では、ファインディ
レイ回路３０の出力段の遅延時間は考慮していない。
3 ，Ｄ204 ，・・、は制御回路４０からの切換信号Ｓ40
1 ，Ｓ402 ，Ｓ403 ，Ｓ404 ，・・、により選択的に切
り換えられて作動制御される。具体的には、たとえば第
１差動増幅器Ｄ201 が選択され作動状態にあるときに
は、ファインディレイ回路３０で０から最大τＦだけ遅
延作用を受けた信号が増幅されそのまま出力される。こ
こで得られた遅延時間をΔτＦとすると、第２差動増幅
器Ｄ202 が選択され作動状態にあるときには、ファイン
ディレイ回路３０でΔτＦだけ遅延作用を受けた信号が
第１遅延ステージＧ201 でさらに時間τＣだけ遅延さ
れ、全体でΔτＦ＋τＣだけ遅延された信号が増幅され
て出力される。同様に、第３差動増幅器Ｄ203 が選択さ
れ作動状態にあるときには、ファインディレイ回路３０
でΔτＦだけ遅延作用を受けた信号が第１および第２遅
延ステージＧ201 ，Ｇ202 でさらに時間２τＣだけ遅延
され、全体でΔτＦ＋２τＣだけ遅延された信号が増幅
されて出力される。なお、この説明では、ファインディ
レイ回路３０の出力段の遅延時間は考慮していない。
【００２４】図２は、上記した構成を有するコースディ
レイ回路２０の遅延特性を示す図である。図２におい
て、横軸は切換信号の入力端子を、縦軸は遅延時間をそ
れぞれ表している。図２から明らかなように、図１のコ
ースディレイ回路２０は、τＣの刻み幅で直線性が非常
に良好である。
レイ回路２０の遅延特性を示す図である。図２におい
て、横軸は切換信号の入力端子を、縦軸は遅延時間をそ
れぞれ表している。図２から明らかなように、図１のコ
ースディレイ回路２０は、τＣの刻み幅で直線性が非常
に良好である。
【００２５】ファインディレイ回路３０は、逆相の信号
が入力される遅延時間がτＦに設定された２入力２出力
の遅延ステージＧ301 、差動増幅用ｎｐｎ型トランジス
タＱＤ301 ，ＱＤ302 、ＱＤ303 ，ＱＤ304 、電流スイ
ッチ用ｎｐｎ型トランジスタＱＳ301 ，ＱＳ302 、出力
用ｎｐｎ型トランジスタＱＯ301 ，ＱＯ302 、電流源Ｉ
301 ，Ｉ302 ，Ｉ303 ，Ｉ304 および抵抗素子Ｒ301 ，
Ｒ302 ，Ｒ303 により構成されている。
が入力される遅延時間がτＦに設定された２入力２出力
の遅延ステージＧ301 、差動増幅用ｎｐｎ型トランジス
タＱＤ301 ，ＱＤ302 、ＱＤ303 ，ＱＤ304 、電流スイ
ッチ用ｎｐｎ型トランジスタＱＳ301 ，ＱＳ302 、出力
用ｎｐｎ型トランジスタＱＯ301 ，ＱＯ302 、電流源Ｉ
301 ，Ｉ302 ，Ｉ303 ，Ｉ304 および抵抗素子Ｒ301 ，
Ｒ302 ，Ｒ303 により構成されている。
【００２６】トランジスタＱＤ301 およびＱＤ302 はエ
ミッタ同士が接続され、ベースが逆相の信号ＶIN，Ｖ
/IN の入力端子ＴIN，Ｔ/IN と遅延ステージＧ301 の正
負の２入力との間にそれぞれ接続され、各コレクタは共
通出力段のトランジスタＱＯ301 、ＱＯ302 のベースに
それぞれ接続されている。また、エミッタ同士の接続点
が電流スイッチとしてのトランジスタＱＳ301 のコレク
タに接続されている。トランジスタＱＤ303 およびＱＤ
304 はエミッタ同士が接続され、ベースが遅延ステージ
Ｇ301 の正負の２出力にそれぞれ接続され、各コレクタ
は共通出力段のトランジスタＱＯ301 、ＱＯ302 のベー
スにそれぞれ接続されている。また、エミッタ同士の接
続点が電流スイッチとしてのトランジスタＱＳ302 のコ
レクタに接続されている。
ミッタ同士が接続され、ベースが逆相の信号ＶIN，Ｖ
/IN の入力端子ＴIN，Ｔ/IN と遅延ステージＧ301 の正
負の２入力との間にそれぞれ接続され、各コレクタは共
通出力段のトランジスタＱＯ301 、ＱＯ302 のベースに
それぞれ接続されている。また、エミッタ同士の接続点
が電流スイッチとしてのトランジスタＱＳ301 のコレク
タに接続されている。トランジスタＱＤ303 およびＱＤ
304 はエミッタ同士が接続され、ベースが遅延ステージ
Ｇ301 の正負の２出力にそれぞれ接続され、各コレクタ
は共通出力段のトランジスタＱＯ301 、ＱＯ302 のベー
スにそれぞれ接続されている。また、エミッタ同士の接
続点が電流スイッチとしてのトランジスタＱＳ302 のコ
レクタに接続されている。
【００２７】また、各差動増幅用トランジスタＱＤ301
，ＱＤ303 のコレクタは抵抗素子Ｒ301 を介して、ト
ランジスタＱＤ302 ，ＱＤ304 のコレクタは抵抗素子Ｒ
302 を介して電源電圧ＶCCの共通の供給端子ＴVCC に接
続されている。また、電流スイッチとしてのトランジス
タＱＳ301 ，ＱＳ302 のエミッタはそれぞれ電流源Ｉ30
1 ，Ｉ302 に接続され、これらエミッタと電流源との接
続点同士が抵抗素子Ｒ303 を介して接続されている。そ
して、トランジスタＱＳ301 のベースは調整端子ＴADJ
に接続され、トランジスタＱＳ302 のベースは調整端子
Ｔ/ADJに接続されている。
，ＱＤ303 のコレクタは抵抗素子Ｒ301 を介して、ト
ランジスタＱＤ302 ，ＱＤ304 のコレクタは抵抗素子Ｒ
302 を介して電源電圧ＶCCの共通の供給端子ＴVCC に接
続されている。また、電流スイッチとしてのトランジス
タＱＳ301 ，ＱＳ302 のエミッタはそれぞれ電流源Ｉ30
1 ，Ｉ302 に接続され、これらエミッタと電流源との接
続点同士が抵抗素子Ｒ303 を介して接続されている。そ
して、トランジスタＱＳ301 のベースは調整端子ＴADJ
に接続され、トランジスタＱＳ302 のベースは調整端子
Ｔ/ADJに接続されている。
【００２８】さらに、出力用トランジスタＱＯ301 ，Ｑ
Ｏ302 のコレクタは電源電圧ＶCCの共通の供給端子Ｔ
VCC に接続されている。トランジスタＱＯ301 のエミッ
タは電流源Ｉ303 に接続されているとともに、コースデ
ィレイ回路２０の入力段のトランジスタＱＤ202 のベー
スおよび第１遅延ステージＧ201 の負側入力に接続され
ている。トランジスタＱＯ302 のエミッタは電流源Ｉ30
4 に接続されているとともに、コースディレイ回路２０
の入力段のトランジスタＱＤ201 のベースおよび第１遅
延ステージＧ201 の正側入力に接続されている。
Ｏ302 のコレクタは電源電圧ＶCCの共通の供給端子Ｔ
VCC に接続されている。トランジスタＱＯ301 のエミッ
タは電流源Ｉ303 に接続されているとともに、コースデ
ィレイ回路２０の入力段のトランジスタＱＤ202 のベー
スおよび第１遅延ステージＧ201 の負側入力に接続され
ている。トランジスタＱＯ302 のエミッタは電流源Ｉ30
4 に接続されているとともに、コースディレイ回路２０
の入力段のトランジスタＱＤ201 のベースおよび第１遅
延ステージＧ201 の正側入力に接続されている。
【００２９】制御回路４０は、外部信号ＳEXT を受け
て、コースディレイ回路２０の上述した電流スイッチを
選択的に作動制御するための切換信号Ｓ401 ，Ｓ402 ，
Ｓ403，Ｓ404 ，・・をコースディレイ回路２０に選択
的に出力するとともに、ファインディレイ回路３０の遅
延時間を調整するためにレベルを選択的（相補的）に設
定した調整信号ＶADJ ，Ｖ/ADJをファインディレイ回路
３０に出力する。
て、コースディレイ回路２０の上述した電流スイッチを
選択的に作動制御するための切換信号Ｓ401 ，Ｓ402 ，
Ｓ403，Ｓ404 ，・・をコースディレイ回路２０に選択
的に出力するとともに、ファインディレイ回路３０の遅
延時間を調整するためにレベルを選択的（相補的）に設
定した調整信号ＶADJ ，Ｖ/ADJをファインディレイ回路
３０に出力する。
【００３０】ここで、上記構成を有するファインディレ
イ回路３０による遅延時間調整について、図３を参照し
て説明する。図３は、調整信号Ｖ/ADJ、ＶADJ 間（Ｖ
/ADJ−ＶADJ ）の電圧を可変した場合のファインディレ
イ回路３０の出力遅延時間の変化量を示す図である。図
３において、横軸がＶ/ADJ、ＶADJ 間（Ｖ/ADJ−
ＶADJ ）の電圧を、縦軸が遅延時間をそれぞれ表してい
る。
イ回路３０による遅延時間調整について、図３を参照し
て説明する。図３は、調整信号Ｖ/ADJ、ＶADJ 間（Ｖ
/ADJ−ＶADJ ）の電圧を可変した場合のファインディレ
イ回路３０の出力遅延時間の変化量を示す図である。図
３において、横軸がＶ/ADJ、ＶADJ 間（Ｖ/ADJ−
ＶADJ ）の電圧を、縦軸が遅延時間をそれぞれ表してい
る。
【００３１】今、制御回路４０による調整信号ＶADJ お
よびＶ/ADJのレベルが、ＶADJ >>Ｖ/ADJの関係を満足
し、ファインディレイ回路３０におけるトランジスタＱ
Ｓ301のエミッタ電流が２ＩF のときの導出回路部（出
力段）の遅延時間をＴｄとすると、Ｖ/ADJ>>ＶADJ で、
トランジスタＱＳ302 のエミッタ電流が２ＩF の時の導
出回路部の遅延時間は（Ｔｄ＋τＦ）であることは明ら
かである。図２からわかるように、調整信号ＶADJ およ
びＶ/ADJの電圧レベルを変えることにより、ファインデ
ィレイ回路３０によって、最大τＦをもって任意の時間
を設定することができる。
よびＶ/ADJのレベルが、ＶADJ >>Ｖ/ADJの関係を満足
し、ファインディレイ回路３０におけるトランジスタＱ
Ｓ301のエミッタ電流が２ＩF のときの導出回路部（出
力段）の遅延時間をＴｄとすると、Ｖ/ADJ>>ＶADJ で、
トランジスタＱＳ302 のエミッタ電流が２ＩF の時の導
出回路部の遅延時間は（Ｔｄ＋τＦ）であることは明ら
かである。図２からわかるように、調整信号ＶADJ およ
びＶ/ADJの電圧レベルを変えることにより、ファインデ
ィレイ回路３０によって、最大τＦをもって任意の時間
を設定することができる。
【００３２】一方、図２を参照して説明したように、フ
ァインディレイ回路３０の後段に縦続接続されたコース
ディレイ回路２０では、τＣの刻み幅で直線性が非常に
良好であるのは明らかである。よって、τＦ＞τＣに設
定すれば、可変レンジ内全ての遅延時間を設定すること
ができる。また、τＦ＝τＣに設定すれば単調性の良い
遅延線を実現することができる。
ァインディレイ回路３０の後段に縦続接続されたコース
ディレイ回路２０では、τＣの刻み幅で直線性が非常に
良好であるのは明らかである。よって、τＦ＞τＣに設
定すれば、可変レンジ内全ての遅延時間を設定すること
ができる。また、τＦ＝τＣに設定すれば単調性の良い
遅延線を実現することができる。
【００３３】次に、上記構成による動作を説明する。図
示しない外部装置から、遅延時間を指示する外部信号Ｓ
EXT が制御回路４０に供給される。制御回路４０では、
外部信号ＳEXT の指示に従って遅延時間を設定すべく、
調整信号ＶADJ およびＶ/ADJの電圧レベルが相補的に調
整されてファインディレイ回路２０に出力され、また、
指示に従って一の切換信号Ｓ401 〜Ｓ40N が選択されて
コースディレイ回路３０に出力される。
示しない外部装置から、遅延時間を指示する外部信号Ｓ
EXT が制御回路４０に供給される。制御回路４０では、
外部信号ＳEXT の指示に従って遅延時間を設定すべく、
調整信号ＶADJ およびＶ/ADJの電圧レベルが相補的に調
整されてファインディレイ回路２０に出力され、また、
指示に従って一の切換信号Ｓ401 〜Ｓ40N が選択されて
コースディレイ回路３０に出力される。
【００３４】ファインディレイ回路３０では、遅延時間
がトランジスタＱＳ301 およびＱＳ302 への調整信号Ｖ
ADJ およびＶ/ADJの供給レベル、すなわち、（Ｖ/ADJ−
ＶADJ ）に応じてＴｄ〜（Ｔｄ＋τＦ）の間の時間に、
図３に示すような直線的な特性をもって微調整されて、
入力されたたとえば逆相の信号ＶIN，Ｖ/IN がこの調整
された遅延時間をもって遅延され、次段のコースディレ
イ回路２０に出力される。
がトランジスタＱＳ301 およびＱＳ302 への調整信号Ｖ
ADJ およびＶ/ADJの供給レベル、すなわち、（Ｖ/ADJ−
ＶADJ ）に応じてＴｄ〜（Ｔｄ＋τＦ）の間の時間に、
図３に示すような直線的な特性をもって微調整されて、
入力されたたとえば逆相の信号ＶIN，Ｖ/IN がこの調整
された遅延時間をもって遅延され、次段のコースディレ
イ回路２０に出力される。
【００３５】コースディレイ回路２０では、たとえば制
御回路４０により切換信号Ｓ401 がが供給され、第１差
動増幅器Ｄ201 が選択され作動状態にあるときには、フ
ァインディレイ回路３０においてＴｄ〜（Ｔｄ＋τＦ）
の遅延作用を受けた信号が、コースディレイ回路２０の
導出回路部の遅延時間をＴｃｄとすると、全体でＴｄ＋
Ｔｃｄ〜Ｔｄ＋τＦ＋Ｔｃｄだけ遅延されて出力され
る。また、切換信号Ｓ402 が供給され、第２差動増幅器
Ｄ202 が選択され作動状態にあるときには、ファインデ
ィレイ回路３０においてＴｄ〜（Ｔｄ＋τＦ）の遅延作
用を受けた信号が、第１遅延ステージＧ201 でさらに時
間τＣだけ遅延され、コースディレイ回路２０の導出回
路部の遅延時間をＴｄとすると、全体で（Ｔｄ＋ＴＣ＋
Ｔｃｄ）〜（Ｔｄ＋τＦ＋ＴＣ＋Ｔｃｄ）だけ遅延され
た信号が増幅されて出力される。さらにまた、切換信号
Ｓ403 が供給され、第３差動増幅器Ｄ203 が選択され作
動状態にあるときには、ファインディレイ回路３０にお
いてＴｄ〜（Ｔｄ＋τＦ）の遅延作用を受けた信号が、
第１および第２遅延ステージＧ201 ，Ｇ202 でさらに時
間２τＣだけ遅延され、全体で（Ｔｄ＋２τＣ＋Ｔｃ
ｄ）〜（Ｔｄ＋τＦ＋２τＣ＋Ｔｃｄ）だけ遅延された
信号が増幅されて出力される。
御回路４０により切換信号Ｓ401 がが供給され、第１差
動増幅器Ｄ201 が選択され作動状態にあるときには、フ
ァインディレイ回路３０においてＴｄ〜（Ｔｄ＋τＦ）
の遅延作用を受けた信号が、コースディレイ回路２０の
導出回路部の遅延時間をＴｃｄとすると、全体でＴｄ＋
Ｔｃｄ〜Ｔｄ＋τＦ＋Ｔｃｄだけ遅延されて出力され
る。また、切換信号Ｓ402 が供給され、第２差動増幅器
Ｄ202 が選択され作動状態にあるときには、ファインデ
ィレイ回路３０においてＴｄ〜（Ｔｄ＋τＦ）の遅延作
用を受けた信号が、第１遅延ステージＧ201 でさらに時
間τＣだけ遅延され、コースディレイ回路２０の導出回
路部の遅延時間をＴｄとすると、全体で（Ｔｄ＋ＴＣ＋
Ｔｃｄ）〜（Ｔｄ＋τＦ＋ＴＣ＋Ｔｃｄ）だけ遅延され
た信号が増幅されて出力される。さらにまた、切換信号
Ｓ403 が供給され、第３差動増幅器Ｄ203 が選択され作
動状態にあるときには、ファインディレイ回路３０にお
いてＴｄ〜（Ｔｄ＋τＦ）の遅延作用を受けた信号が、
第１および第２遅延ステージＧ201 ，Ｇ202 でさらに時
間２τＣだけ遅延され、全体で（Ｔｄ＋２τＣ＋Ｔｃ
ｄ）〜（Ｔｄ＋τＦ＋２τＣ＋Ｔｃｄ）だけ遅延された
信号が増幅されて出力される。
【００３６】以上のように、本実施形態によれば、縦続
接続された複数段の遅延ステージの各段より所定の遅延
出力を導出できるコースディレイ回路２０と、その１ス
テップ遅延時間と等しい若しくはそれ以上の遅延時間を
調整できるファインディレイ回路２０とを縦続接続した
ので、可変レンジ内全ての遅延時間を設定することがで
き（τＦ≧τＣ）、ピコ秒オーダーのより短い遅延量の
制御が可能である。また、コースディレイ回路２０を構
成する縦続接続された遅延ステージと同じ回路構成を有
する遅延ステージをファインディレイ回路３０に使用す
ることにより、コースディレイ回路の１ステップ遅延時
間とファインディレイ回路の最大可変時間が等しくな
り、優れた単調性特性を実現できる。さらに、高速信号
処理遅延回路に最適であり、ファインディレイ回路とコ
ースディレイ回路の回路構成が同じであるため、プロセ
スばらつき、温度変化、電源変動に対する遅延変動を大
幅に低減できる。
接続された複数段の遅延ステージの各段より所定の遅延
出力を導出できるコースディレイ回路２０と、その１ス
テップ遅延時間と等しい若しくはそれ以上の遅延時間を
調整できるファインディレイ回路２０とを縦続接続した
ので、可変レンジ内全ての遅延時間を設定することがで
き（τＦ≧τＣ）、ピコ秒オーダーのより短い遅延量の
制御が可能である。また、コースディレイ回路２０を構
成する縦続接続された遅延ステージと同じ回路構成を有
する遅延ステージをファインディレイ回路３０に使用す
ることにより、コースディレイ回路の１ステップ遅延時
間とファインディレイ回路の最大可変時間が等しくな
り、優れた単調性特性を実現できる。さらに、高速信号
処理遅延回路に最適であり、ファインディレイ回路とコ
ースディレイ回路の回路構成が同じであるため、プロセ
スばらつき、温度変化、電源変動に対する遅延変動を大
幅に低減できる。
【００３７】なお、上述した実施形態においては、ファ
インディレイ回路３０の時間調整をアナログ的に電流を
調整して行うように構成したが、これに限定されるもの
ではなく、ディジタル的に制御することも可能である。
たとえば、図４に示すように、電流値が２の(n-1) 乗
（ただし、ｎは１以上の自然数）の異なる複数の電流源
ＩＤ301 〜ＩＤ30n を設けるとともに、これら電流源Ｉ
Ｄ301 〜ＩＤ30n を遅延ステージＧ301 の入力側の差動
増幅用トランジスタＱＤ301 ，ＱＤ302 のエミッタ同士
の接続点と、出力側の差動増幅用トランジスタＱＤ303
，ＱＤ304 のエミッタ同士の接続点とを選択的に接続
する複数のスイッチ回路ＳＷ301 〜ＳＷ30n と、制御回
路からの制御信号Ｃ１〜Ｃｎによりスイッチ回路ＳＷ30
1 〜ＳＷ30n の切換制御を行う電流スイッチ回路３１と
を設けてファインディレイ回路３０ａを構成することも
可能である。このように、ファインディレイ回路の調整
方法をディジタルで可変することにより、ディジタル設
定に対する最大可変遅延時間はτＦとなり、たとえばτ
Ｆ＝τＣとすることにより単調性の良いディレイライン
を実現することができる。
インディレイ回路３０の時間調整をアナログ的に電流を
調整して行うように構成したが、これに限定されるもの
ではなく、ディジタル的に制御することも可能である。
たとえば、図４に示すように、電流値が２の(n-1) 乗
（ただし、ｎは１以上の自然数）の異なる複数の電流源
ＩＤ301 〜ＩＤ30n を設けるとともに、これら電流源Ｉ
Ｄ301 〜ＩＤ30n を遅延ステージＧ301 の入力側の差動
増幅用トランジスタＱＤ301 ，ＱＤ302 のエミッタ同士
の接続点と、出力側の差動増幅用トランジスタＱＤ303
，ＱＤ304 のエミッタ同士の接続点とを選択的に接続
する複数のスイッチ回路ＳＷ301 〜ＳＷ30n と、制御回
路からの制御信号Ｃ１〜Ｃｎによりスイッチ回路ＳＷ30
1 〜ＳＷ30n の切換制御を行う電流スイッチ回路３１と
を設けてファインディレイ回路３０ａを構成することも
可能である。このように、ファインディレイ回路の調整
方法をディジタルで可変することにより、ディジタル設
定に対する最大可変遅延時間はτＦとなり、たとえばτ
Ｆ＝τＣとすることにより単調性の良いディレイライン
を実現することができる。
【００３８】さらに、図５に示すように、コースディレ
イ回路２０ａにおいて、各差動増幅器Ｄ201 ，Ｄ202 ，
Ｄ203 ，Ｄ204 ，・・の出力と、出力段のトランジスタ
ＱＯ201 ，ＱＯ202 のベースとの間に、バッファ回路と
してのセンスアンプ２１を設けることも可能である。こ
の場合、差動増幅用トランジスタＱＤ201 ，ＱＤ202 、
ＱＤ203 ，ＱＤ204、ＱＤ205 ，ＱＤ206 、ＱＤ207 ，
ＱＤ208 、・・の出力容量が見掛け上小さくなることか
ら、高速化を図ることができる。
イ回路２０ａにおいて、各差動増幅器Ｄ201 ，Ｄ202 ，
Ｄ203 ，Ｄ204 ，・・の出力と、出力段のトランジスタ
ＱＯ201 ，ＱＯ202 のベースとの間に、バッファ回路と
してのセンスアンプ２１を設けることも可能である。こ
の場合、差動増幅用トランジスタＱＤ201 ，ＱＤ202 、
ＱＤ203 ，ＱＤ204、ＱＤ205 ，ＱＤ206 、ＱＤ207 ，
ＱＤ208 、・・の出力容量が見掛け上小さくなることか
ら、高速化を図ることができる。
【００３９】
【発明の効果】以上説明したように、本発明の遅延回路
によれば、縦続接続された複数段の遅延回路の各段より
所定の遅延出力を導出できるコースディレイ回路と、そ
の１ステップ遅延時間と等しい若しくはそれ以上の遅延
時間を調整できるファインディレイ回路とを縦続接続し
たので、可変レンジ内全ての遅延時間を設定することが
できる。
によれば、縦続接続された複数段の遅延回路の各段より
所定の遅延出力を導出できるコースディレイ回路と、そ
の１ステップ遅延時間と等しい若しくはそれ以上の遅延
時間を調整できるファインディレイ回路とを縦続接続し
たので、可変レンジ内全ての遅延時間を設定することが
できる。
【００４０】また、本発明の遅延回路によれば、コース
ディレイ回路を構成する縦続接続された遅延ステージと
同じ回路構成の遅延ステージをファインディレイ回路に
使用することにより、コースディレイ回路の１ステップ
遅延時間とファインディレイ回路の最大可変時間が等し
くなり、優れた単調性特性を実現できる。
ディレイ回路を構成する縦続接続された遅延ステージと
同じ回路構成の遅延ステージをファインディレイ回路に
使用することにより、コースディレイ回路の１ステップ
遅延時間とファインディレイ回路の最大可変時間が等し
くなり、優れた単調性特性を実現できる。
【００４１】また、本発明の遅延回路によれば、ファイ
ンディレイ回路のディジタル的に可変することにより、
ディジタル設定に対する最大可変遅延時間はτＦ（第２
の遅延時間）となり、たとえばτＦ＝τＣ（第１の遅延
時間）とすることにより単調性の良いディレイラインを
実現することができる。
ンディレイ回路のディジタル的に可変することにより、
ディジタル設定に対する最大可変遅延時間はτＦ（第２
の遅延時間）となり、たとえばτＦ＝τＣ（第１の遅延
時間）とすることにより単調性の良いディレイラインを
実現することができる。
【００４２】また、本発明の遅延回路によれば、高速信
号処理遅延回路に最適である。また、ファインディレイ
回路とコースディレイ回路の回路構成が同じであるた
め、プロセスばらつき、温度変化、電源変動に対する遅
延変動はかなり低減できる。
号処理遅延回路に最適である。また、ファインディレイ
回路とコースディレイ回路の回路構成が同じであるた
め、プロセスばらつき、温度変化、電源変動に対する遅
延変動はかなり低減できる。
【図１】本発明に係る遅延回路の一実施形態を示す回路
図である。
図である。
【図２】コースディレイ回路の遅延特性を示す図であ
る。
る。
【図３】調整信号Ｖ/ADJ、ＶADJ 間（Ｖ/ADJ−ＶADJ ）
の電圧を可変した場合のファインディレイ回路の出力遅
延時間の変化量を示す図である。
の電圧を可変した場合のファインディレイ回路の出力遅
延時間の変化量を示す図である。
【図４】本発明に係るファインディレイ回路の他の構成
例を示す回路図である。
例を示す回路図である。
【図５】本発明に係るコースディレイ回路の他の構成例
を示す回路図である。
を示す回路図である。
１０…遅延回路、２０，２０ａ…コースディレイ回路、
２１…センスアンプ、３０，３０ａ…ファインディレイ
回路、３１…電流スイッチ回路、４０…制御回路、Ｇ20
1 ，Ｇ202 ，Ｇ203 ，・・，…遅延ステージ、ＱＤ201
，ＱＤ202 、ＱＤ203 ，ＱＤ204 、ＱＤ205 ，ＱＤ206
、ＱＤ207 ，ＱＤ208 ，・・，…差動増幅用ｎｐｎ型
トランジスタ、ＱＳ201 ，ＱＳ202 ，ＱＳ203 ，ＱＳ20
4,・・，…電流スイッチ用ｎｐｎ型トランジスタ、ＱＯ
201 ，ＱＯ202 …出力用ｎｐｎ型トランジスタ、Ｉ201
…共通電流源、Ｉ202 ，Ｉ203 …出力段用電流源、Ｒ20
1 ，Ｒ202 …負荷用抵抗素子、Ｇ301 …遅延ステージ、
ＱＤ301 ，ＱＤ302 、ＱＤ303 ，ＱＤ304 …差動増幅用
ｎｐｎ型トランジスタ、ＱＳ301 ，ＱＳ302 …電流スイ
ッチ用ｎｐｎ型トランジスタ、ＱＯ301 ，ＱＯ302 …出
力用ｎｐｎ型トランジスタ、Ｉ301 ，Ｉ302 ，Ｉ303 ，
Ｉ304 …電流源、Ｒ301 ，Ｒ302 ，Ｒ303 …抵抗素子。
２１…センスアンプ、３０，３０ａ…ファインディレイ
回路、３１…電流スイッチ回路、４０…制御回路、Ｇ20
1 ，Ｇ202 ，Ｇ203 ，・・，…遅延ステージ、ＱＤ201
，ＱＤ202 、ＱＤ203 ，ＱＤ204 、ＱＤ205 ，ＱＤ206
、ＱＤ207 ，ＱＤ208 ，・・，…差動増幅用ｎｐｎ型
トランジスタ、ＱＳ201 ，ＱＳ202 ，ＱＳ203 ，ＱＳ20
4,・・，…電流スイッチ用ｎｐｎ型トランジスタ、ＱＯ
201 ，ＱＯ202 …出力用ｎｐｎ型トランジスタ、Ｉ201
…共通電流源、Ｉ202 ，Ｉ203 …出力段用電流源、Ｒ20
1 ，Ｒ202 …負荷用抵抗素子、Ｇ301 …遅延ステージ、
ＱＤ301 ，ＱＤ302 、ＱＤ303 ，ＱＤ304 …差動増幅用
ｎｐｎ型トランジスタ、ＱＳ301 ，ＱＳ302 …電流スイ
ッチ用ｎｐｎ型トランジスタ、ＱＯ301 ，ＱＯ302 …出
力用ｎｐｎ型トランジスタ、Ｉ301 ，Ｉ302 ，Ｉ303 ，
Ｉ304 …電流源、Ｒ301 ，Ｒ302 ，Ｒ303 …抵抗素子。
Claims (9)
- 【請求項１】 縦続接続された複数段の遅延ステージの
各段より所定の遅延出力を導出できるコースディレイ回
路と、 遅延時間を、少なくとも上記コースディレイ回路の１つ
の遅延ステージの遅延時間内で任意の時間に設定可能な
ファインディレイ回路とを有し、 上記コースディレイ回路と上記ファインディレイ回路と
が縦続接続されている遅延回路。 - 【請求項２】 入力信号を第１の遅延時間をもって遅延
可能な互いに縦続接続された複数段の遅延ステージと、
これら複数段の遅延ステージの各段間に接続された一対
の差動増幅用トランジスタとこの一対の差動増幅用トラ
ンジスタに電流源から動作電流を供給する電流スイッチ
とを有する複数の差動増幅器と、上記複数の差動増幅器
の一対の差動増幅用トランジスタの各出力に共通に接続
された共通出力回路とを備えたコースディレイ回路と、 入力信号を第２の遅延時間をもって遅延可能な遅延ステ
ージと、当該遅延ステージの入力側および出力側にそれ
ぞれ接続された一対の差動増幅用トランジスタと、当該
入力側および出力側の一対の差動増幅用トランジスタの
各出力が共通に接続された共通出力回路とを備えたファ
インディレイ回路と、 外部信号の指示に応じて、上記コースディレイ回路の複
数の差動増幅器の電流スイッチを選択的に制御して一の
差動増幅器を作動させ、上記ファインディレイ回路の遅
延ステージの入力側および出力側の一対の差動増幅用ト
ランジスタへの動作電流量を相補的に調整する制御回路
とを有する遅延回路。 - 【請求項３】 上記ファインディレイ回路の遅延ステー
ジの第２の遅延時間は、上記コースディレイ回路の遅延
ステージの第１の遅延時間より長く設定されている請求
項２記載の遅延回路。 - 【請求項４】 上記ファインディレイ回路の遅延ステー
ジの第２の遅延時間は、上記コースディレイ回路の遅延
ステージの第１の遅延時間と等しく設定されている請求
項２記載の遅延回路。 - 【請求項５】 上記コースディレイ回路は、第１および
第２の電流源と、上記第１の電流源と第２の電流源とを
接続する抵抗素子と、コレクタが上記入力側の一対の差
動増幅用トランジスタに接続され、エミッタが上記第１
の電流源に接続された第１のトランジスタと、コレクタ
が上記出力側の一対の差動増幅用トランジスタに接続さ
れ、エミッタが上記第２の電流源に接続された第２のト
ランジスタとを有し、 上記制御回路は、上記第１のトランジスタおよび第２の
トランジスタのベース電位を相補的に調整する請求項２
記載の遅延回路。 - 【請求項６】 上記コースディレイ回路は、電流値が異
なる複数の電流源と、制御信号に基づいて上記各電流源
を上記入力側の一対の差動増幅用トランジスタおよび出
力側の一対の差動増幅用トランジスタのいずれかに選択
的に接続するスイッチ回路とを有し、 上記制御回路は、上記スイッチ回路に対して上記制御信
号を出力する請求項２記載の遅延回路。 - 【請求項７】 上記コースディレイ回路は、初段の遅延
ステージの入力側に、一対の差動増幅用トランジスタと
この一対の差動増幅用トランジスタに電流源から動作電
流を供給する電流スイッチとを備え、出力が当該コース
ディレイ回路の共通出力回路に接続された差動増幅器を
有する請求項２記載の遅延回路。 - 【請求項８】 上記コースディレイ回路は、上記複数の
電流増幅器と上記共通出力回路との間にバッファ回路を
有する請求項２記載の遅延回路。 - 【請求項９】 上記コースディレイ回路の複数の差動増
幅器の電流スイッチは共通の電流源に接続され、当該共
通電流源から動作電流を供給する請求項２記載の遅延回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34878596A JP3584651B2 (ja) | 1996-12-26 | 1996-12-26 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34878596A JP3584651B2 (ja) | 1996-12-26 | 1996-12-26 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10190423A true JPH10190423A (ja) | 1998-07-21 |
| JP3584651B2 JP3584651B2 (ja) | 2004-11-04 |
Family
ID=18399352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34878596A Expired - Fee Related JP3584651B2 (ja) | 1996-12-26 | 1996-12-26 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3584651B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6795931B1 (en) * | 1999-09-30 | 2004-09-21 | Micron Technology, Inc. | Method and apparatus for an adjustable delay circuit having arranged serially coarse stages received by a fine delay stage |
| US6836166B2 (en) | 2003-01-08 | 2004-12-28 | Micron Technology, Inc. | Method and system for delay control in synchronization circuits |
| WO2005050844A1 (ja) * | 2003-11-20 | 2005-06-02 | Advantest Corporation | 可変遅延回路 |
| US7394300B2 (en) | 2005-09-27 | 2008-07-01 | Samsung Electronics Co., Ltd. | Adjustable delay cells and delay lines including the same |
| KR101202742B1 (ko) | 2011-04-05 | 2012-11-19 | 연세대학교 산학협력단 | 시간-디지털 변환기 및 변환방법 |
-
1996
- 1996-12-26 JP JP34878596A patent/JP3584651B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6795931B1 (en) * | 1999-09-30 | 2004-09-21 | Micron Technology, Inc. | Method and apparatus for an adjustable delay circuit having arranged serially coarse stages received by a fine delay stage |
| US6836166B2 (en) | 2003-01-08 | 2004-12-28 | Micron Technology, Inc. | Method and system for delay control in synchronization circuits |
| WO2005050844A1 (ja) * | 2003-11-20 | 2005-06-02 | Advantest Corporation | 可変遅延回路 |
| US7394300B2 (en) | 2005-09-27 | 2008-07-01 | Samsung Electronics Co., Ltd. | Adjustable delay cells and delay lines including the same |
| KR101202742B1 (ko) | 2011-04-05 | 2012-11-19 | 연세대학교 산학협력단 | 시간-디지털 변환기 및 변환방법 |
| US8890738B2 (en) | 2011-04-05 | 2014-11-18 | Industry-Academic Cooperation Foundation, Yonsei University | Time-to-digital converter and conversion method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3584651B2 (ja) | 2004-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3077813B2 (ja) | プログラマブル遅延回路 | |
| EP0317758B1 (en) | Method for providing a delayed signal and controllable delay circuit | |
| US6049252A (en) | Programmable-gain amplifier | |
| JPS62219813A (ja) | デジタル信号用ｍｏｓｆｅｔ集積遅延回路 | |
| US5210450A (en) | Active selectable digital delay circuit | |
| US5063311A (en) | Programmable time delay circuit for digital logic circuits | |
| JPH07202653A (ja) | 時間遅延回路 | |
| JPH06326573A (ja) | 差分信号用遅延回路 | |
| JP2688551B2 (ja) | 可変遅延装置 | |
| EP0255172B1 (en) | Switching circuit with hysteresis | |
| JPH04363908A (ja) | 調整可能な時定数回路及び調整可能な遅延回路へのその応用 | |
| JPH05136664A (ja) | 可変遅延回路 | |
| JP3584651B2 (ja) | 遅延回路 | |
| JPH11177357A (ja) | 利得可変増幅回路 | |
| US6222423B1 (en) | Voltage controlled ring oscillator delay | |
| JPH082019B2 (ja) | レベル変換回路 | |
| JPH0457513A (ja) | レベル変換回路 | |
| JP3552434B2 (ja) | 遅延回路 | |
| US5175454A (en) | Programmable delay circuit having n-stage capacitance elements | |
| JPH04227314A (ja) | デジタル遅延回路 | |
| US6563374B1 (en) | Positive and negative current feedback to vary offset in variable-offset amplifier circuits | |
| WO1996038912A1 (fr) | Circuit a retard variable | |
| US5714902A (en) | Polynomial function generation circuit | |
| JP2908298B2 (ja) | 可変利得増幅器 | |
| JPH06152343A (ja) | 可変遅延回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040206 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040413 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040608 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040713 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040726 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080813 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090813 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100813 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110813 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120813 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120813 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130813 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |