KR100532608B1 - 직/병렬화회로를 구비한 버스시스템 - Google Patents

직/병렬화회로를 구비한 버스시스템 Download PDF

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KR100532608B1 KR10-2003-0038796A KR20030038796A KR100532608B1 KR 100532608 B1 KR100532608 B1 KR 100532608B1 KR 20030038796 A KR20030038796 A KR 20030038796A KR 100532608 B1 KR100532608 B1 KR 100532608B1
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Abstract

직/병렬화회로를 구비한 버스시스템이 개시된다. 본 발명에 따르면, 마스터 디바이스는, 마스터 디바이스의 기본기능을 수행하는 제1 병렬연산회로 및, 제1 병렬연산회로로부터 전송된 병렬 데이터를 직렬 데이터로 변환하여 슬레이브 디바이스로 전송하는 제1 직렬화회로를 포함하며, 슬레이브 디바이스는, 슬레이브 디바이스의 기본기능을 수행하는 제2 병렬연산회로, 및 제1 직렬화회로로부터 전송된 직렬 데이터를 병렬 데이터로 변환하여 제2 병렬연산회로에 전송하는 제2 병렬화회로를 포함하고, 제1 직렬화회로로부터 슬레이브 디바이스로의 직렬 데이터의 전송은 하나의 1 비트 버스라인를 통해 수행되는 버스시스템이 제공된다. 본 발명에 따르면, 반도체 제조과정이 간단하고 제조 후에도 간섭현상이 발생할 확률이 매우 적은 버스시스템을 제공할 수 있다.

Description

직/병렬화회로를 구비한 버스시스템{a bus system having serial/parallel circuitry}
본 발명은 버스시스템에 관한 것으로, 보다 상세하게는, 마스터 디바이스/슬레이브 디바이스의 병렬연산회로로부터 송신된 각 병렬 데이터를 직렬 데이터로 각각 변환하고, 변환된 각 직렬 데이터를 전송할 때 각각 1 비트 버스라인 하나만이 이용되는 버스시스템에 관한 것이다.
도 1은 종래의 버스시스템의 구조를 도시한 블록도이다.
일반적으로 버스시스템은 하나 이상의 마스터 디바이스(11,12), 하나 이상의 슬레이브 디바이스(21,22), 중재기(arbiter)(40), 디코더(50), 및 하나 이상의 멀티플렉서(31,32,33,34,35)를 구비하고, 이들을 연결하는 버스들로 구성된다. 각 버스에는 하나이상의 1 비트 버스라인이 구비되고, 각 1 비트 버스라인은 한번에 1 비트씩 데이터를 전송한다.
마스터 디바이스(11,12)는, 일반적으로 프로세서 또는 DMA(Direct Memory Access) 제어기이며, 슬레이브 디바이스(21,22)는 일반적으로 RAM, ROM, SDRAM, RDRAM 등의 메모리, 입출력 디바이스, 또는 기타 주변장치일 수 있다.
마스터 디바이스(11,12)은 해당 슬레이브 디바이스의 해당 주소에 소정 데이터를 쓰는 쓰기동작, 및 해당 슬레이브 디바이스의 해당 주소에 저장된 소정 데이터를 읽는 읽기동작을 수행한다. 그리고 쓰기동작 및 읽기동작을 수행하기 위해서 연결된 버스들이 이용된다. 본 명세서에서는 쓰기동작의 대상데이터는 '쓰기데이터'로, 읽기동작의 대상데이터는 '읽기데이터'로 칭한다.
마스터 디바이스(11,12)는 중재기(40)에 버스사용 요청신호를 송신한다. 하나 이상의 마스터 디바이스(11,12)로부터 버스사용 요청신호가 수신되면, 중재기(40)는 마스터 디바이스(11,12) 중 가장 높은 우선권을 갖는 마스터 디바이스를 결정한다. 그리고 결정된 마스터 디바이스에 버스사용 허가신호를 송신한다. 그러면 버스사용 허가신호를 수신받은 마스터 디바이스는 버스에 대한 사용권을 갖고 이를 이용하여 각 데이터를 전송한다. 그리고 디코더(50)는 마스터 디바이스로부터 주소데이터를 입력받는다. 그리고 복수의 슬레이브 디바이스 중 해당 주소데이터에 대응되는 슬레이브 디바이스를 결정한다. 즉, 다수의 슬레이브 디바이스(21,22)이 버스에 접속된 경우, 디코더(50)는 버스사용권을 부여받은 마스터 디바이스로부터 주소데이터를 수신받고, 수신된 주소데이터에 기초하여 슬레이브 디바이스를 결정한다. 디코더(50)은 결정된 슬레이브 디바이스에 선택신호를 출력한다. 선택신호를 수신한 슬레이브 디바이스는 버스사용권을 부여받은 마스터 디바이스와 각 데이터를 송수신한다. 본 명세서에서는 버스사용권을 부여받은 마스터 디바이스를 '해당 마스터 디바이스'라고 칭하고, 디코더에 의해 선택된 슬레이브 디바이스를 '해당 슬레이브 디바이스'라고 칭한다.
해당 마스터 디바이스는 주소데이터, 쓰기데이터, 동작명령데이터를 해당 슬레이브 디바이스를 향해 송신한다. 그리고 해당 슬레이브 디바이스로부터 읽기데이터, 동작응답데이터를 수신받는다.
해당 슬레이브 디바이스는 주소데이터, 쓰기데이터, 및 동작명령데이터를 해당 마스터 디바이스로부터 수신받는다. 그리고 마스터 디바이스를 향해 읽기데이터, 동작응답데이터를 송신한다.
또한 멀티플렉서(31,32,33,34,35)는 중재기(40), 및 디코더(50)의 제어 하에 결정된 해당 마스터 디바이스로부터 출력되는, 또는 해당 마스터 디바이스로 입력되는 데이터 중 선택된 데이터만이 출력되도록 한다. 제1멀티플렉서(31)는 주소데이터들을 수신받아 해당 마스터 디바이스로부터의 주소데이터만을 출력한다. 제2멀티플렉서(32)는 동작명령데이터에, 제3멀티플렉서(33)는 쓰기데이터에, 제4멀티플렉서(34)는 읽기데이터에, 제5멀티플렉서(35)는 동작응답데이터에 각각 대응되어 제1멀티플렉서(31)와 동일하게 작동한다. 다만 버스시스템에 있어서 멀티플렉서가 반드시 필요한 것은 아님은 물론이다.
해당 마스터 디바이스가 쓰기동작을 수행하기 위해서는 해당 마스터 디바이스는 해당 슬레이브 디바이스를 향해 소정 데이터를 송신한다. 그리고 멀티플렉서들(31,32,33)의 제어를 통해 해당 슬레이브 디바이스는 상기 소정 데이터를 수신받는다. 소정 데이터는 쓰기데이터, 동작명령데이터, 및 주소데이터를 포함한다. 설명의 편의를 위해 쓰기데이터의 비트 수를 #WD로, 동작명령데이터를 #CD로, 주소데이터를 #AD로 표기한다.
해당 마스터 디바이스가 읽기동작을 수행하기 위해서는 해당 마스터 디바이스는 해당 슬레이브 디바이스를 향해 소정 데이터를 송신한다. 여기서 소정 데이터는 동작명령데이터, 및 주소데이터를 포함한다. 그리고 소정 데이터를 수신받은 해당 슬레이브 디바이스는 해당 마스터 디바이스를 향해 소정 데이터를 송신한다. 여기서 소정 데이터는 읽기데이터, 및 동작응답데이터를 포함한다. 설명의 편의를 위해서 읽기데이터의 비트 수를 #RD로, 동작응답데이터의 비트 수를 #RE로 표기한다.
종래에는 각 데이터를 전송할 경우, 이를 병렬 데이터 형태로 전송하였다. 따라서 이를 위해서는 각 데이터의 비트 수 이상의 1 비트 버스라인을 갖는 버스가 사용되었다. 예컨대 마스터 디바이스로부터 제1멀티플렉서로 주소데이터를 전송할 경우, 주소데이터의 비트 수가 #AD이므로, 이를 전송을 위해서 버스에는 1 비트 버스라인이 #AD 개 이상 구비되어야 한다.
기술이 발전함에 따라 마이크로 프로세서 내의 다수의 마스터 디바이스, 다수의 슬레이브 디바이스가 구비되는 추세이며, 그에 따라 이들 디바이스를 연결하는 버스의 복잡도도 증가하였다. 또한 상기에서 설명된 바와 같이 각 버스는 전송되는 데이터의 비트 수만큼 이상의 1 비트 버스라인들을 구비하여야 하므로 그 복잡도는 더욱 증가할 수 밖에 없다.
따라서 이와 같은 복잡도을 경감하기 위해 마스터 디바이스 또는 슬레이브 디바이스의 수를 제한하는 방법을 고려할 수 있으나 이 경우에는 마이크로 프로세서의 기능이 제한된다는 문제점이 있다. 또한 상기와 같이 복잡한 버스시스템를 위해 반도체공정에서 배선의 선폭을 좁히게 되면, 배선 간의 간섭현상으로 인해 마이크로 프로세서가 오동작하는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은, 마스터 디바이스 및 슬레이브 디바이스에 각 데이터를 직렬화/병렬화시키기 위한 직렬화/병렬화회로를 구비하여, 각 데이터의 비트 수에 상관없이 버스로서 1 비트 버스라인 하나만 구비되어도 각 데이터를 전송할 수 있는 버스시스템을 제공하는 데 있다.
본 발명의 또 다른 목적은, 하나의 1 비트 버스라인를 이용하여 각 데이터를 직렬로 전송할 경우 발생되는 데이터 전송시간의 지연을 해결하고자, 시스템 클럭의 주기보다 짧은 스트로브신호의 주기에 각 데이터의 전송을 동기시키는 버스시스템을 제공하는 데 있다.
상기 목적을 달성하기 위해, 본 발명에 따른 버스시스템은, 하나 이상의 마스터 디바이스 및 하나 이상의 슬레이브 디바이스 사이에서 하나 이상의 1 비트 버스라인이 구비된 버스를 통해 소정 데이터를 전송하는 버스시스템에 있어서, 상기 마스터 디바이스는, 마스터 디바이스의 기본기능을 수행하는 제1 병렬연산회로, 및, 상기 제1 병렬연산회로로부터 전송된 병렬 데이터를 직렬 데이터로 변환하여 상기 슬레이브 디바이스로 전송하는 제1 직렬화회로를 포함하며, 상기 슬레이브 디바이스는, 슬레이브 디바이스의 기본기능을 수행하는 제2 병렬연산회로, 및 상기 제1 직렬화회로로부터 전송된 상기 직렬 데이터를 병렬 데이터로 변환하여 상기 제2 병렬연산회로에 전송하는 제2 병렬화회로를 포함하고, 상기 제1 직렬화회로로부터 상기 슬레이브 디바이스로의 상기 직렬 데이터의 전송은 하나의 1 비트 버스라인를 통해 수행된다.
상기 슬레이브 디바이스는, 상기 제2 병렬연산회로로부터 전송된 병렬 데이터를 직렬 데이터로 변환하여 상기 마스터 디바이스로 전송하는 제2 직렬화회로를 포함하고, 상기 마스터 디바이스는, 상기 제2 직렬화회로로부터 전송된 상기 직렬 데이터를 병렬 데이터로 변환하여 상기 제1 병렬연산회로에 전송하는 제1 병렬화회로를 포함하고, 상기 제2 직렬화회로로부터 상기 마스터 디바이스로의 상기 직렬 데이터의 전송은 하나의 1 비트 버스라인을 통해 수행된다.
상기 마스터 디바이스는, 상기 제1 병렬연산회로의 제어 하에 상기 제1 직렬화회로로부터 상기 슬레이브 디바이스로의 상기 직렬데이터의 전송동기를 맞추기 위한 제1스트로브신호를 생성하는 제1 스트로브신호 생성회로를 포함하고, 상기 마스터 디바이스가 쓰기동작을 수행할 경우, 상기 제1 직렬화회로로부터 상기 슬레이브 디바이스로의 상기 직렬데이터는 상기 제1 스트로브신호에 동기되어 전송된다.
상기 슬레이브 디바이스는, 상기 제2 병렬연산회로의 제어 하에 상기 제2 직렬화회로로부터 상기 마스터 디바이스로의 상기 직렬데이터의 전송동기를 맞추기 위한 제2스트로브신호를 생성하는 제2 스트로브신호 생성회로를 포함하고, 상기 마스터 디바이스가 읽기동작을 수행할 경우, 상기 제2 직렬화회로로부터 상기 마스터 디바이스로의 상기 직렬데이터는 상기 제2 스트로브신호에 동기되어 전송된다.
이하 첨부된 도면들을 참조하여 본 발명에 따른 버스시스템의 실시예를 보다 상세하게 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 마스터 디바이스(100) 및 슬레이브 디바이스(110)의 구조를 도시한 블록도이고, 도 3은 본 발명에 따른 스트로브신호에 동기되어 데이터가 전송되는 것을 설명하기 위한 타이밍도이다.
도 2를 참조하면, 본 발명에 따른 마스터 디바이스(100)는 제1병렬연산회로(101), 주소데이터 직렬화회로(102), 쓰기데이터 직렬화회로(103),동작명령데이터 직렬화회로(104), 제1스트로브신호 생성회로(105), 및 읽기데이터 병렬화회로(106), 동작응답데이터 병렬화회로(107)를 구비한다. 여기서 제1병렬연산회로(101)는 종래의 마스터 디바이스(11,12)와 동일한 역할을 담당하고, 각 데이터를 병렬형태로 송/수신 및 처리한다.
그리고 본 발명에 따른 슬레이브 디바이스(110)는 제2병렬연산회로(111), 주소데이터 병렬화회로(112), 쓰기데이터 병렬화회로(113), 동작명령데이터 병렬화회로(114), 제2스트로브신호 생성회로(115), 읽기데이터 직렬화회로(116), 및 동작응답데이터 직렬화회로(117)를 구비한다. 여기서 제2병렬연산회로(111)는 종래의 슬레이브 디바이스(21,22)와 동일한 역할을 담당하고, 각 데이터를 병렬형태로 송/수신 및 처리한다.
각 병렬화회로(106,107,112,113,114)는 직렬 데이터를 입력받아 병렬화과정을 거쳐 병렬 데이터로 출력하고, 각 직렬화회로(102,103,104,116,117)는 병렬 데이터를 입력받아 직렬화과정을 거쳐 직렬 데이터로 출력한다.
본 발명에 따르면 각 디바이스에서 각 데이터가 송신되기 전에 먼저 직렬화회로를 거쳐 직렬 데이터로 변환된다. 그리고 각 디바이스로 각 데이터가 수신되고, 병렬연산회로 입력되기 전에 먼저 병렬화회로를 거쳐 병렬 데이터로 변환된다.
즉, 주소데이터 직렬화회로(102)로부터 주소데이터 병렬화회로(112)로 주소데이터가 전송될 때 전송데이터는 직렬형태이고, 따라서 주소데이터의 전송을 위해서 1 비트 버스라인 하나만 구비되면 된다. 마찬가지로 쓰기데이터 직렬화회로(103)와 쓰기데이터 병렬화회로(113) 사이의 버스, 동작명령데이터 직렬화회로(104)와 동작명령데이터 병렬화회로(114) 사이의 버스, 읽기데이터 병렬화회로(106)와 읽기데이터 직렬화회로(116)사이의 버스, 및 동작응답데이터 병렬화회로(107)와 동작응답데이터 직렬화회로(117)사이의 버스에는 1 비트 버스라인 하나만 구비되면 된다.
또한 제1 및 제2스트로브신호 생성회로(105,115)는 각 제1 및 제2 병렬연산회로(101,111)로부터의 제어신호에 기초하여 소정 주기의 스트로브신호를 생성한다. 생성된 스트로브신호는 각 직렬화회로 및 병렬화회로에 제공된다. 각 직렬화회로 및 병렬화회로는 입력된 스트로브신호에 송수신되는 데이터를 동기시킨다.
스트로브신호는 마스터 디바이스가 쓰기동작을 수행할 경우에는 제1병렬연산회로(101)의 제어신호에 기초하여 제1스트로브신호 생성회로(105)에서 생성된다. 그리고 읽기동작을 수행할 경우에는 제2병렬연산회로(111)의 제어신호에 기초하여 제2스트로브신호 생성회로(115)에서 생성된다.
또한 각 디바이스에 구비된 제1 및 제2 스트로브신호 생성회로(105,115)는 상호 연결되어 있다. 쓰기동작일 경우 제1 스트로브신호 생성회로(105)로부터 생성된 제1스트로브신호는 제2 스트로브신호 생성회로(115)에서 수신하고, 이에 기초하여 쓰기동작과 관련하여 작동되는 해당 슬레이브 디바이스 내의 직/병렬화 회로는 제1스트로브신호에 동기된다. 그리고 읽기동작일 경우, 제2 스트로브신호 생성회로(115)로부터 생성된 제2스트로브신호는 제1 스트로브신호 생성회로(105)에서 수신하고, 이에 기초하여 읽기동작과 관련하여 작동되는 해당 마스터 디바이스 내의 직/병렬화 회로는 제2스트로브신호에 동기된다.
도 3을 참조하면, 시스템클럭은 버스시스템에 적용되는 클럭을 의미하고, 스트로브신호는 본 발명에 따른 제1 및 제2스트로브신호 생성회로(105,115) 중 한 생성회로로부터 출력된 신호를 의미하고, 전송데이터는 디바이스 상호간에 전송되는 데이터를 의미한다. 본 실시예에서 전송데이터는 시작신호, 유효데이터, 및 종료신호로 구성된다. 시작신호는 해당 전송데이터의 시작을 알리며, 본 실시예에서는 '0' 신호의 출력을 예로 하며, 종료신호는 해당 전송데이터의 종료를 알리며, 본 실시예에서는 '1' 신호의 출력을 예로 하고 있다. 그리고 유효데이터는 실제로 전송하고자 하는 데이터이다.
설명의 편의를 위해 전송데이터를 32 비트의 쓰기데이터라고 상정한다. 마스터 디바이스(100)에서 슬레이브 디바이스(110)으로 쓰기데이터를 전송하고자 할 때 마스터 디바이스(100)의 제1 병렬연산회로(101)는 쓰기데이터 직렬화회로(103)로 쓰기데이터를 출력한다. 그리고 제1 병렬연산회로(101)는 제1스트로브신호 생성회로(105)로 소정 제어신호를 송신한다. 여기서 소정 제어신호는 쓰기데이터가 32 비트로 처리됨과 관계된 신호로서, 본 실시예에서는 시스템 클럭의 한 주기에 34 주기로 진동하는 스트로브신호가 생성되도록 하는 제어신호이다.
제1스트로브신호 생성회로(105)는 소정 제어신호에 기초하여 제1스트로브신호를 생성하고, 생성된 제1스트로브신호를 쓰기데이터 직렬화회로(103)로 전송한다. 그리고 슬레이브 디바이스(110)의 제2스트로브신호 생성회로(115)로 34 주기로 진동하는 제1스트로브신호 정보를 송신한다. 그러면 제2스트로브신호 생성회로(115)는 이에 기초하여 스트로브신호를 생성하여 생성된 스트로브신호를 쓰기데이터 병렬화회로(113)로 출력한다. 이를 통해 쓰기데이터와 관련된 직/병렬화회로(103,113)에서의 데이터 처리 및 송수신은 34 주기로 진동하는 스트로브신호에 동기된다.
도 4는 본 발명에 따른 마스터 디바이스 및 슬레이브 디바이스를 적용한 버스시스템을 도시한 블록도이다.
도 1에서는 마스터 디바이스(11,12) 및 슬레이브 디바이스(21,22) 사이에서 소정 데이터가 상호 전송될 경우 각 데이터가 병렬형태로 전송되므로 각 버스에 구비된 1 비트 버스라인의 갯수가 각 데이터의 비트 수만큼 필요함에 반해, 도 4에서는 마스터 디바이스(100-1,100-2)에서 슬레이브 디바이스(110-1,110-2)으로 각 데이터를 전송하기 전에 각 데이터를 직렬로 변환하고, 이를 전송하므로 각 데이터에 대한 각 버스는 하나의 1 비트 버스라인만 구비되어도 전송이 가능하다. 제1 및 2마스터 디바이스(100-1,100-2), 제1 및 제2슬레이브 디바이스(110-1,110-2), 제1 내지 제5멀티플렉서(121,122,123,124,125), 중재기(130), 및 디코더(140)에 대한 설명 및 상호관계는 상기에서 설명한 것과 동일하므로 이에 대한 설명은 생략한다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
종래에는 마이크로 프로세서 내에 다수의 마스터 디바이스 및 다수의 슬레이브 디바이스를 구비한 경우, 종래에는 과도하게 많은 1 비트 버스라인이 필요하여 이를 제조하는 과정이 힘들었고, 또한 제조 후에도 배선 간의 간섭현상이 발생하여 마이크로 프로세서가 오동작하는 경우가 있었다. 그러나 본 발명에 따르면 각 데이터에 하나의 1 비트 버스라인이 구비되어도 데이터를 전송할 수 있으므로 종래의 문제점을 해소할 수 있다. 즉 반도체 제조과정이 간단하고 제조 후에도 간섭현상이 발생할 확률이 매우 적다는 장점을 구비할 수 있다.
도 1은 종래의 버스시스템의 구조를 도시한 블록도,
도 2는 본 발명의 바람직한 실시예에 따른 마스터 디바이스, 및 슬레이브 디바이스의 내부 구조를 도시한 블록도,
도 3은 본 발명에 따른 버스시스템을 적용한 경우, 각 데이터가 전송되는 모습을 도시한 타이밍도, 그리고,
도 4는 본 발명에 따른 마스터 디바이스, 및 슬레이브 디바이스를 적용한 버스시스템의 구조를 도시한 블록도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100:마스터 디바이스 101:제1병렬연산회로
102:주소데이터 직렬화회로 103:쓰기데이터 직렬화회로
104:동작명령데이터 직렬화회로 105:제1스트로브신호 생성회로
106:읽기데이터 병렬화회로 107:동작응답데이터 병렬화회로
110:슬레이브 디바이스 111:제2병렬연산회로
112:주소데이터 병렬화회로 113:쓰기데이터 병렬화회로
114:동작명령데이터 병렬화회로 115:제2스트로브신호 생성회로
116:읽기데이터 직렬화회로 117:동작응답데이터 직렬화회로

Claims (5)

  1. 하나 이상의 마스터 디바이스 및 하나 이상의 슬레이브 디바이스 사이에서 하나 이상의 1 비트 버스라인이 구비된 버스를 통해 소정 데이터를 전송하는 버스시스템에 있어서,
    상기 마스터 디바이스는, 마스터 디바이스의 기본기능을 수행하는 제1 병렬연산회로; 상기 제1 병렬연산회로로부터 전송된 병렬 데이터를 직렬 데이터로 변환하여 상기 슬레이브 디바이스로 전송하는 제1 직렬화회로; 및 상기 제1 병렬연산회로의 제어 하에 상기 제1 직렬화회로로부터 상기 슬레이브 디바이스로의 상기 직렬데이터의 전송동기를 맞추기 위한 제1스트로브신호를 생성하는 제1 스트로브신호 생성회로;를 포함하며,
    상기 슬레이브 디바이스는, 슬레이브 디바이스의 기본기능을 수행하는 제2 병렬연산회로; 및, 상기 제1 직렬화회로로부터 전송된 상기 직렬 데이터를 병렬 데이터로 변환하여 상기 제2 병렬연산회로에 전송하는 제2 병렬화회로;를 포함하고,
    상기 제1 직렬화회로로부터 상기 슬레이브 디바이스로의 상기 직렬 데이터의 전송은 하나의 1 비트 버스라인를 통해 수행되며,
    상기 마스터 디바이스가 쓰기동작을 수행할 경우, 상기 제1 직렬화회로로부터 상기 슬레이브 디바이스로의 상기 직렬데이터는 상기 제1 스트로브신호에 동기되어 전송되는 것을 특징으로 하는 버스시스템.
  2. 제 1항에 있어서,
    상기 슬레이브 디바이스는, 상기 제2 병렬연산회로로부터 전송된 병렬 데이터를 직렬 데이터로 변환하여 상기 마스터 디바이스로 전송하는 제2 직렬화회로;를 더 포함하고,
    상기 마스터 디바이스는, 상기 제2 직렬화회로로부터 전송된 상기 직렬 데이터를 병렬 데이터로 변환하여 상기 제1 병렬연산회로에 전송하는 제1 병렬화회로;를 더 포함하고,
    상기 제2 직렬화회로로부터 상기 마스터 디바이스로의 상기 직렬 데이터의 전송은 하나의 1 비트 버스라인을 통해 수행되는 것을 특징으로 하는 버스시스템.
  3. 삭제
  4. 제 2항에 있어서,
    상기 슬레이브 디바이스는,
    상기 제2 병렬연산회로의 제어 하에 상기 제2 직렬화회로로부터 상기 마스터 디바이스로의 상기 직렬데이터의 전송동기를 맞추기 위한 제2스트로브신호를 생성하는 제2 스트로브신호 생성회로;를 더 포함하고,
    상기 마스터 디바이스가 읽기동작을 수행할 경우, 상기 제2 직렬화회로로부터 상기 마스터 디바이스로의 상기 직렬데이터는 상기 제2 스트로브신호에 동기되어 전송되는 것을 특징으로 하는 버스시스템.
  5. 제 2항에 있어서,
    상기 제1 직렬화회로는, 상기 제1 병렬연산회로로부터 전송된 병렬 주소데이터를 직렬 주소데이터로 변환시키는 주소데이터 직렬화회로; 상기 제1 병렬연산회로로부터 전송된 병렬 쓰기데이터를 직렬 쓰기데이터로 변환시키는 쓰기데이터 직렬화회로; 및, 상기 제1 병렬연산회로로부터 전송된 병렬 동작명령데이터를 직렬 동작명령데이터로 변환시키는 동작명령데이터 직렬화회로;를 구비하고,
    상기 제2 병렬화회로는, 상기 직렬 주소데이터를 병렬 주소데이터로 변환하여 상기 제2 병렬연산회로로 전송하는 주소데이터 병렬화회로; 상기 직렬 쓰기데이터를 병렬 쓰기데이터로 변환하여 상기 제2 병렬연산회로로 전송하는 쓰기데이터 병렬화회로; 및, 상기 직렬 동작명령데이터를 병렬 동작명령데이터로 변환하여 상기 제2 병렬연산회로로 전송하는 동작명령데이터 병렬화회로;를 구비하고,
    상기 제2 직렬화회로는, 상기 제2 병렬연산회로로부터 전송된 병렬 읽기데이터를 직렬 읽기데이터로 변환시키는 읽기데이터 직렬화회로; 및, 상기 제2 병렬연산회로로부터 전송된 병렬 동작응답데이터를 직렬 동작응답데이터로 변환시키는 동작응답데이터 직렬화회로;를 구비하고,
    상기 제1 병렬화회로는, 상기 직렬 읽기데이터를 병렬 읽기데이터로 변환하여 상기 제1 병렬연산회로로 전송하는 읽기데이터 병렬화회로; 및, 상기 직렬 동작응답데이터를 병렬 동작응답데이터로 변환하여 상기 제1 병렬연산회로로 전송하는 동작응답데이터 병렬화회로;를 구비하고,
    상기 각각의 직렬화회로로부터 상기 각각의 병렬화회로로의 상기 각각의 직렬데이터의 전송은 하나의 1 비트 버스라인을 통해 수행되는 것을 특징으로 하는 버스시스템.
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