WO2012017558A1 - 半導体集積回路装置及び半導体集積回路装置を搭載した電子システム - Google Patents

半導体集積回路装置及び半導体集積回路装置を搭載した電子システム Download PDF

Info

Publication number
WO2012017558A1
WO2012017558A1 PCT/JP2010/063421 JP2010063421W WO2012017558A1 WO 2012017558 A1 WO2012017558 A1 WO 2012017558A1 JP 2010063421 W JP2010063421 W JP 2010063421W WO 2012017558 A1 WO2012017558 A1 WO 2012017558A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor integrated
integrated circuit
setting data
circuit device
lsi
Prior art date
Application number
PCT/JP2010/063421
Other languages
English (en)
French (fr)
Inventor
市宮淳次
西尾匡弘
中山浩志
▲高▼橋仁
糸澤慎太郎
Original Assignee
富士通株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士通株式会社 filed Critical 富士通株式会社
Priority to JP2012527525A priority Critical patent/JP5472469B2/ja
Priority to PCT/JP2010/063421 priority patent/WO2012017558A1/ja
Publication of WO2012017558A1 publication Critical patent/WO2012017558A1/ja
Priority to US13/748,793 priority patent/US20130138943A1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4247—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus
    • G06F13/4256—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus using a clocked protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/4401—Bootstrapping

Definitions

  • the present invention relates to a semiconductor integrated circuit device and an electronic system equipped with the semiconductor integrated circuit device.
  • the electronic system uses an LSI (Large Scale Integrated Circuit) provided with a functional circuit for performing a certain function.
  • This LSI is called a semiconductor integrated circuit device (semiconductor circuit chip).
  • the electronic system realizes a predetermined function by connecting a plurality of LSIs.
  • the LSI has various setting values inside the hardware.
  • the LSI changes various operations depending on the set value.
  • a computer system includes an arithmetic processing unit (CPU: Central Processing Unit), a memory access controller, and a memory as an LSI.
  • the set values of this LSI include, for example, those depending on the design of the board on which the computer system is mounted and those depending on the device configuration. Some of these set values cannot be uniquely determined at the stage of designing an LSI (semiconductor integrated circuit).
  • This set value is generally set by the system after designing an LSI (semiconductor integrated circuit device) and constructing an electronic system from the viewpoint of the design period and avoiding problems due to insufficient consideration during design. .
  • the memory access controller described above requires a set value corresponding to the type of memory to be connected, the speed of the memory, the number of memories, and the like.
  • FIG. 15 is an explanatory diagram of a conventional method for setting a set value of an LSI. As shown in FIG. 15, a plurality of LSIs 110, 120, and 130 are mounted on the same or different system boards.
  • the system management device 100 is a device that manages the entire system.
  • the system management device 100 is connected to the LSIs 110, 120, and 130 via a system interface bus 140.
  • each LSI (semiconductor integrated circuit) 110, 120, 130 oscillates an internal clock and the like, at least the registers in the LSI 110, 120, 130 can be written, and then the system The management device 100 writes a set value to a register of each LSI (semiconductor integrated circuit device) 110, 120, 130 via the system interface bus 140 at a desired timing.
  • LSIs semiconductor integrated circuits
  • the functions built in the LSI increase, and the number of package pins for the LSI (semiconductor integrated circuit) interface is increasing.
  • LSI semiconductor integrated circuit
  • a system management device as shown in FIG. 15 performs initial setting of all LSIs. For this reason, each LSI (semiconductor integrated circuit device) requires an interface 140 with a system management device. In general, at least two or more interfaces are required. For example, in an I2C (Inter-Integrated Circuit) bus often used as a system interface, two signal lines of serial data (Serial Data (SDA)) and Serial Clock (SCL) are defined.
  • SDA Serial Data
  • SCL Serial Clock
  • an LSI must be provided with at least two package pins as an interface.
  • a system management device is also required. This increases the number of LSI design steps and increases the design cost. Furthermore, problems such as complicated system design also occur.
  • An object of the present invention is to provide a semiconductor integrated circuit device and an electronic system equipped with the semiconductor integrated circuit device that reduce the interface for register setting of the semiconductor integrated circuit device and facilitate the design of the semiconductor integrated circuit device. It is in.
  • the disclosed electronic system includes a plurality of semiconductor integrated circuit devices each having a functional circuit that is connected to each other by a single signal line and that executes a predetermined function according to set setting data.
  • a storage unit for storing the setting data of each of the plurality of semiconductor integrated circuit devices, wherein one semiconductor integrated circuit device of the plurality of semiconductor integrated circuit devices is connected to each of the plurality of semiconductor integrated circuit devices from the storage unit.
  • the setting data of the one semiconductor integrated circuit device is set in the functional circuit, and the setting data of the other semiconductor integrated circuit device is sent to the other semiconductor integrated circuit device via the signal line.
  • An initialization control circuit for transferring to
  • a disclosed semiconductor integrated circuit device includes a functional circuit that executes a predetermined function based on set setting data, and a storage unit that stores the setting data of each of a plurality of semiconductor integrated circuit devices.
  • the setting data of each of the plurality of semiconductor integrated circuit devices are sequentially read out, the setting data of the functional circuit is set in the functional circuit, and the setting data of the functional circuit of the other semiconductor integrated circuit device is sent to one signal line And an initialization control circuit for transferring to the other semiconductor integrated circuit device.
  • the semiconductor integrated circuit devices are connected by a single signal line in a daisy chain state, and the setting data of each semiconductor integrated circuit device stored in the nonvolatile memory is sequentially read out. Since transmission is performed between integrated circuit devices, a special interface for initial register setting can be reduced and the initial register can be set. For this reason, the design man-hour and design cost of the semiconductor integrated circuit device can be reduced.
  • FIG. 2 is a detailed block diagram of the electronic system of FIG. 1. It is explanatory drawing of the setting data of the non-volatile memory of FIG.1 and FIG.2. It is explanatory drawing of the signal wire
  • FIG. 3 is an explanatory diagram of a register of the master LSI of FIGS. 1 and 2.
  • FIG. 3 is an explanatory diagram of a register of the slave LSI of FIGS. 1 and 2. It is explanatory drawing of the highest-order control byte of FIG.5 and FIG.6. It is explanatory drawing of the least significant control byte of FIG.5 and FIG.6.
  • FIG. 1 is explanatory drawing of the highest-order control byte of FIG.5 and FIG.6.
  • FIG. 3 is a time chart of the operation of the master LSI of FIG. 2.
  • FIG. 3 is a time chart of operations of a master LSI and a slave LSI in FIG. 2.
  • FIG. 3 is a flowchart of register initialization processing of the master LSI of FIGS. 1 and 2.
  • FIG. 3 is a register initialization process flow diagram of the slave LSI of FIGS. 1 and 2. It is explanatory drawing of the setting time of the initialization process of this Embodiment. It is a block diagram of the electronic system of other embodiments. It is explanatory drawing of the initialization process of the conventional register
  • FIG. 1 is a block diagram of an electronic system in which the LSI according to the embodiment is mounted.
  • the electronic system includes a nonvolatile memory 1 and a plurality of LSIs 2, 3, 4.
  • the nonvolatile memory 1 stores a set value of a register.
  • the nonvolatile memory 1 is preferably composed of, for example, a PROM (Programmable Read Only Memory).
  • the PROM is a kind of ROM and is a device in which data can be written in advance by a user.
  • the nonvolatile memory 1 holds the set values (initial register values) of the LSIs 2, 3, and 4.
  • LSIs 2, 3, and 4 are LSIs (semiconductor integrated circuit devices) that need to set initial values of registers.
  • the LSI 2 is connected to the nonvolatile memory 1 through signal lines S3 and S4.
  • the LSI 2 reads the set value of the nonvolatile memory 1.
  • the LSI 2 is hereinafter referred to as a master LSI.
  • the master LSI 2 has a functional circuit 5 and an initialization circuit 6 that perform original control.
  • the functional circuit 5 includes a setting register 50 and includes control logic for controlling the LSI 2.
  • the initialization circuit 6 includes logic for controlling operations necessary for initialization setting of the register 50.
  • the master LSI 2 includes an input / output (I / O) module (not shown) for communication with other LSIs.
  • the LSI 3 is connected to the master LSI 2 through the signal line S1. Further, the LSI 4 is connected to the LSI 3 through the signal line S2. The LSI 3 receives data from the master LSI 2 via the signal line S1. The LSI 4 receives data from the LSI 3 via the signal line S2. From the viewpoint of receiving data from the master LSI 2, LSIs (semiconductor integrated circuit devices) 3 and 4 subsequent to the master LSI 2 are called slave LSIs.
  • the slave LSIs 3 and 4 have a function circuit 5 that performs original control and an initialization circuit 6-1.6-2.
  • the functional circuit 5 includes a setting register 50 and includes control logic for controlling the LSIs 3 and 4.
  • the initialization circuits 6-1 and 6-2 have logic for controlling operations necessary for initialization setting of the register 50.
  • the slave LSIs 3 and 4 include input / output (I / O) modules (not shown) for communication with other LSIs.
  • the master LSI 2 is connected to the nonvolatile memory 1, and the slave LSIs 3 and 4 are connected to the master LSI 2 in a daisy chain.
  • the slave LSIs 3 and 4 are connected to the master LSI 2 in a daisy chain.
  • two slave LSIs are provided, but one or more slave LSIs may be provided.
  • the initialization circuit 6 of the master LSI 2 reads the setting data of the nonvolatile memory 1 (setting values of the master LSI 2 and the slave LSIs 3 and 4) via the signal lines S3 and S4.
  • the initialization circuit 6 of the master LSI 2 sets the read setting data of the master LSI 2 in the setting register 50 of the functional circuit 5. Then, the initialization circuit 6 of the master LSI 2 transfers the setting data of the slave LSIs 3 and 4 read through the signal line S1 to the slave LSI 3.
  • the initialization circuit 6-1 of the slave LSI 3 sets the setting data of the slave LSI 3 received via the signal line S1 in the setting register 50 of the functional circuit 5. Then, the initialization circuit 6-1 of the slave LSI 3 transfers the setting data of the slave LSI 4 received via the signal line S2 to the slave LSI 4. The initialization circuit 6-1 of the slave LSI 4 sets the received setting data of the slave LSI 4 in the setting register 50 of the function circuit 5.
  • the initial setting of the registers is sequentially performed for each device with one signal line in a state where the LSIs (semiconductor integrated circuit devices) are connected in a daisy chain.
  • this signal line is a dedicated signal line for initial setting or, as will be described later, a signal line such as a side band (Side-Band) used for exchanging information and data between LSIs during normal operation. Is used. In the case of using a sideband signal line, a special interface for register initial setting is not required.
  • the number of interfaces of each LSI 2, 3, 4 can be reduced.
  • the number of LSI package pins used for the interface can be reduced.
  • the system initialization device is not required for register initialization, it is possible to avoid complication of system design. As a result, it is possible to prevent an increase in LSI design man-hours and design costs.
  • FIG. 2 is a detailed block diagram of the configuration of FIG.
  • FIG. 3 is an explanatory diagram of data stored in the nonvolatile memory of FIGS. 1 and 2.
  • FIG. 4 is an explanatory diagram of the signal lines in FIGS. 1 and 2.
  • the master LSI 2 has an initialization control circuit 6 and a functional circuit 5.
  • the initialization control circuit 6 includes a memory (PROM) control circuit 60, a shift register 64, a multibus transmission control circuit 62, a data strobe signal generation circuit 66, and a selector 68.
  • a memory control circuit (hereinafter referred to as a PROM control circuit) 60 is a module that controls the operation of the memory (PROM) 1.
  • the PROM control circuit 60 starts access to the memory (PROM) 1 after a certain period of time when the operation is stabilized after the master LSI 2 is powered on.
  • the PROM control circuit 60 sets the enable signal (denoted as en in FIG. 2) for the memory (PROM) 1 to “1” (High), and generates the read clock clk. For example, the PROM control circuit 60 automatically generates the read clock clk using a 25 MHz reference clock. The PROM control circuit 60 transmits the generated read clock to the memory (PROM) 1 through the clock signal line clk.
  • FIG. 3 shows an example of data storage in the memory (PROM) 1.
  • a set value of a 32-byte register is defined in the register 50 of each LSI (semiconductor integrated circuit device) 2, 3 and 4.
  • the memory 1 stores the register setting data of the master LSI 2 in the lower 32 bytes (0 to 31 bytes), stores the register setting data of the slave LSI 3 in the middle 32 bytes (32 to 63 bytes), and stores the upper 32 bytes (64 to 95 bytes).
  • the PROM control circuit 60 reads data from the lower bits of the memory (PROM) 1 by the clock clk.
  • the data read from the memory (PROM) 1 is transmitted to the initialization control circuit 6 through the inter-LSI interface (data line in FIG. 2).
  • the shift register 64 stores the read data.
  • the shift register 64 has a length of 32 bytes.
  • the shift register 64 holds and shifts initial setting data of a register of an LSI (semiconductor integrated circuit device).
  • the data strobe signal generation circuit 66 generates a data strobe signal for writing to the shift register 64.
  • the data strobe signal generation circuit 66 generates a data strobe signal for the shift register from the generation clock (read clock) clk of the PROM control circuit 60.
  • This data strobe signal is, for example, the rising edge of the clock clk to the memory (PROM) 1. This specification is implemented according to the memory (PROM) to be used.
  • the multi-bus (Multi_BUS) transmission control circuit 62 receives a read operation signal from the PROM control circuit 60, and whether or not the setting data is aligned in the shift register 64, or the data aligned in the shift register 64 is the setting data of the master LSI 2. It is determined whether the setting data of the slave LSIs 3 and 4 is present.
  • the multibus transmission control circuit 62 determines that the setting data is aligned in the shift register 64 and the data aligned in the shift register 64 is the setting data of the master LSI 2, the multibus transmission control circuit 62 stores the setting data in the register 50 of the functional circuit 5 of the master LSI 2. The setting data of the shift register 64 is written.
  • the multibus transmission control circuit 62 performs an operation of switching the output to the slave LSI 3 by the selector 68 when determining that the data arranged in the shift register 64 is not the setting data of the master LSI 2.
  • the selector 68 selects three data outputs. First, the data stored in the shift register 64 is output. Second, a data strobe signal obtained by adjusting the clock generated by the PROM control circuit 62 by the data strobe signal generation circuit is output. The third is to output a side-band signal from the functional circuit 5 that is performed during normal operation. As will be described later, the multibus transmission control circuit 62 performs selection control of these signals and selects data to be output to the signal line S1.
  • a sideband signal line is used as the signal line S1.
  • the sideband signal line for example, an interrupt signal or a point-to-point signal line by request signals between various chips can be used.
  • the sideband signal line is a signal line provided separately from the bus in order to reduce signals between LSIs via the bus.
  • FIG. 4 is a diagram showing the correspondence between the uses of the signal lines S1 and S2 and the operation modes.
  • the operation mode is the initial setting
  • the signal lines S1 and S2 are used for initial writing of the register.
  • the operation mode is normal operation
  • the signal lines S1 and S2 are used for sideband signals.
  • the multibus transmission control circuit 62 controls the selector 68 to select the output of the shift register 64 or the data strobe signal generation circuit 66 at the time of initial setting.
  • the multibus transmission control circuit 62 controls the selector 68 to select the sideband signal of the functional circuit 5 when the initial setting is completed.
  • the sideband (Side ⁇ Band) signal line used during operation is used as a register write path at the time of initial register setting, so that a dedicated signal line for initial register setting is not required. .
  • the slave LSI 3 includes an initialization control circuit 6-1 and a functional circuit 5.
  • the initialization control circuit 6-1 includes a data strobe signal restoration control circuit 70, a shift register 64-1, a multibus transmission control circuit 62, a data strobe signal generation circuit 66, and a selector 68.
  • the data strobe signal restoration circuit 70 detects the data strobe signal from the signal from the signal line S1, and activates the data strobe signal generation circuit 66.
  • the shift register 64-1 stores data input from the signal line S1. In the present embodiment, the shift register 64-1 has a length of 32 bytes.
  • the shift register 64-1 holds the initial setting data of the register of the LSI (semiconductor integrated circuit device) 3 and shifts it.
  • the data strobe signal generation circuit 66 generates a data strobe signal for writing to the shift register 64-1.
  • the data strobe signal generation circuit 66 generates a data strobe signal for the shift register from the internal clock. As will be described later, this data strobe signal is a signal that is 90 ° out of phase with respect to the data strobe signal from the master LSI 2.
  • the multi-bus (Multi_BUS) transmission control circuit 62 receives the read operation signal from the data strobe signal restoration control circuit 70, and whether or not the set data is ready in the shift register 64-1, whether the ready data is in the shift register 64-1. It is determined whether the setting data of the slave LSI 3 or the setting data of the slave LSI 4.
  • the multibus transmission control circuit 62 determines that the set data is aligned in the shift register 64-1 and the data aligned in the shift register 64-1 is the set data of the slave LSI 3, the functional circuit 5 of the slave LSI 3 The setting data of the shift register 64-1 is written into the register 50.
  • the multibus transmission control circuit 62 performs an operation of switching the output to the slave LSI 4 by the selector 68 when it is determined that the data arranged in the shift register 64-1 is not the setting data of the slave LSI 3.
  • the selector 68 performs the same operation as the selector 68 of the master LSI 3. That is, the selector 68 selects three data outputs. First, the data stored in the shift register 64-1 is output. Second, the data strobe signal adjusted by the data strobe signal generation circuit 66 is output. The third is to output a side-band signal from the functional circuit 5 that is performed during normal operation. As will be described later, the multibus transmission control circuit 62 performs selection control of these signals and selects data to be output to the signal line S2.
  • the signal line S2 is a sideband signal line.
  • the slave LSI 4 has the same configuration as the slave LSI 3. Accordingly, the slave LSIs 3 and 4 have the same configuration as the master LSI 2. The difference is that since the slave LSIs 3 and 4 do not read data directly from the memory (PROM), the slave LSIs 3 and 4 do not include a PROM control circuit. Further, since the slave LSIs 3 and 4 receive data from the master LSI 2 and the slave LSI 3 via the signal lines S1 and S2, respectively, the slave LSIs 3 and 4 include a data strobe restoration control circuit 70.
  • FIG. 5 is an explanatory diagram of the data configuration of the shift register of the master LSI of FIG.
  • FIG. 6 is an explanatory diagram of the data configuration of the shift register of the slave LSI of FIG.
  • FIG. 7 is an explanatory diagram of the most significant byte in FIGS. 5 and 6.
  • FIG. 8 is an explanatory diagram of the least significant byte in FIGS. 5 and 6. 5 to FIG. 8, an example in which each of the LSIs 2, 3, 4 has a 32-byte shift register 64, 64-1 and a register 50 is described.
  • the shift register 64 (register 50) is composed of 32-byte registers from the most significant byte 64A to the least significant byte 64B.
  • the shift register 64-1 (register 50) is composed of 32-byte registers from the most significant byte 64A to the least significant byte 64B.
  • the most significant byte 64A in FIGS. 5 and 6 stores the register initialization write and transfer control data.
  • the specifications of bits [31:24] will be described.
  • the most significant byte 64A indicates the position (number: NO) of the device (LSI) that writes the data held in the shift registers 64, 64-1, and is referred to as “Write Device Number”.
  • Bit [31] indicates whether the multibus transmission control circuit 62 of the initialization control circuit has finished writing the data held in the shift register 64 or 64-1 to the register 50 of the LSI functional circuit 5 having the initialization control circuit. (“1") indicates whether writing has not been completed ("0").
  • Bits [30:24] indicate the writing device position. For example, in order to write setting data to the master LSI 2, “7′b1000_0001” is set in Write Device Number [31:24]. In order to write the setting data to the slave LSIs 3 and 4, “7′b1000_0010” and “7′b1000_0011” are set in Write Device Number [31:24], respectively.
  • the least significant byte 64B indicates the number of devices (LSIs) for initial setting of registers, and is named “Number of Devices”.
  • Bit [7] is a spare bit.
  • Bits [6: 0] indicate the number of connected devices. Since 7 bits are allocated, the slave LSI can represent up to 126 devices. For example, if the connected device is only the master LSI, “7′b0000_0001” is set in Number of Devices [7: 0]. When the slave LSI is one device, “7′b0000_0010” is set in Number of Devices [7: 0].
  • the multibus transmission control circuit 62 determines the number of subsequent devices from the most significant byte 64A and the least significant 1 byte 64B of the received 32-byte setting data, whether the received data is its own setting data, or the subsequent LSI setting data. It is determined whether or not there is, and fetching of data held in the shift registers 64 and 64-1 or transfer control to the subsequent LSI is performed.
  • the master LSI 2 receives the following most significant byte 64A and least significant byte 64B from the memory 1, the following determination is made.
  • the multibus transmission control circuit 62 of the master LSI 2 determines that there are two subsequent LSIs (semiconductor integrated circuit devices) by receiving the data. As a result, two sets of received data received after the setting data of itself are transferred to the subsequent LSI.
  • the slave LSI 3 receives the following most significant byte 64A and least significant byte 64B from the master LSI 2, the following determination is made.
  • the multibus transmission control circuit 62 of the slave LSI 3 determines that there is one subsequent LSI (semiconductor integrated circuit device) by receiving the data. As a result, one set of received data received after its own setting data is transferred to the subsequent LSI.
  • the multi-bus transmission control circuit 62 of the slave LSI 3 receives the following most significant byte 64A and least significant byte 64B, the following determination is made.
  • the multibus transmission control circuit 62 of the slave LSI 3 determines that there is no subsequent LSI (semiconductor integrated circuit device) (it is the last device) by receiving the data.
  • one LSI chip has a fixed 256-bit initial setting register 50 has been described.
  • the number of registers is set. Set as a register setting value, set in the same way as the slave LSI, and set a plurality of initial registers.
  • FIG. 9 is a time chart of the writing process of the slave LSI.
  • symbols a to e indicate data operations from the master LSI 2 to the slave LSI 3 in order.
  • Master LSI 2 ⁇ Slave LSI 3 indicates a transmission state between the master LSI 1 and the slave LSI 3 via the signal line S1.
  • the data strobe signal generation circuit 66 of the master LSI 2 outputs two data strobe signals to the signal line S1 via the selector 68.
  • the data strobe restoration control circuit 70 of the slave LSI 3 sends the signal on the signal line S1 to b. “High” and “Low” of the signal line S1 in a predetermined period are alternately detected by the internal clock (25 MHz) of the slave LSI 3.
  • the predetermined period is, for example, 50 cycles of a 25 MHz clock.
  • the data strobe restoration control circuit 70 detects that the signal from the signal line S1 repeats “High” and “Low” for a period of 50 cycles, the data strobe restoration control circuit 70 receives the second data received next time. The rising (High) period of the strobe is counted.
  • the value smaller than the 50 cycle number is determined as noise, and the data strobe restoration control circuit 70 is reset.
  • the slave LSI 3 receives a data strobe signal with a period of 100 KHz from the master LSI 2, the clock of 25 MHz is counted and the following cycle number is obtained.
  • the data strobe restoration control circuit 70 regenerates a data strobe signal with a duty ratio of 50% based on this count value. Then, the data strobe restoration control circuit 70 creates a restoration strobe signal (d. Restoration data strobe) for fetching data obtained by delaying the reproduced data strobe signal by 90 ° (125 [cycles]).
  • the restored data strobe of d. Slave LSI 1 in FIG. 9 is a data strobe signal corresponding to 100 KHz.
  • the data strobe having the same rising and falling edges is shown as an example. However, when the number of cycles is different, the average value of both periods can be adopted, and the duty 50 is not necessarily required. Absent.
  • the multibus transmission control circuit 62 of the master LSI 2 operates the selector 68 to send its own data strobe signal twice, and then updates and transmits the data in the shift register 64 at the rising timing of the transmission data strobe.
  • the slave LSI 3 receives the data at the rising timing of the data strobe restored earlier.
  • the shift register 64-1 of the slave LSI 3 takes in the received data at the rising edge of the restored data strobe signal.
  • “E” in FIG. 9 represents an operation written in the shift register 64-1 of the slave LSI 3.
  • the multibus transmission control circuit 62 detects that 256-bit (32 bytes) data is held (aligned) in the shift register 64-1, and writes the data held in the shift register 64-1 to the register 50 of the function circuit 5. (Capture).
  • the slave LSI 3 receives data from the master LSI 2 through one signal line and initializes it in the register 50.
  • FIG. 10 is a time chart of data propagation from the master LSI 2 to the slave LSIs 3 and 4 according to the present embodiment.
  • FIG. 10 illustrates an operation in which the register setting value is transmitted from the master LSI 2 to the slave LSI 3 and an operation in which the register setting value is transmitted from the slave LSI 3 to the slave LSI 4.
  • the symbol “o” indicates the state of the transmission path where the data read from the memory (PROM) 1 is output to the master LSI 2.
  • 256-bit data to be set in the master LSI 2 is read.
  • the master LSI 2 fetches its own register setting value into its own setting register 50.
  • the master LSI 2 waits for a two-cycle data strobe signal and then reads 256-bit data from the memory 2 again.
  • the value read from the memory 1 for the second time becomes the register setting value of the slave LSI 3.
  • Such read and transfer operations are performed for the number of LSIs 2, 3, and 4 mounted in the system. As described above with reference to FIGS. 5 to 8, since each LSI knows through the register the number of LSIs in the system and the number of LSIs to which the LSI is set, reading and transfer operations are possible.
  • the master LSI 2 receives the initial data of the register. Since the data in the memory (PROM) 1 is output together with the data strobe signal, the master LSI 2 receives the data at a timing when the 90 ° phase of the data strobe signal output for the control of the memory (PROM) 1 is late.
  • the symbol “q” in FIG. 10 indicates transfer from the master LSI 2 to the slave LSI 3.
  • the master LSI 2 transfers data subsequent to the register setting data used by itself to the slave LSI 3.
  • the slave LSI 3 performs the data strobe restoration described above, and takes in data from the master LSI 2.
  • the symbol “r. Slave LSI1 reception” in FIG. 10 indicates the data fetch operation by the restoration strobe.
  • the symbol “t.Slave LSI1 ⁇ Slave LSI2” and the symbol “u.Slave LSI2 reception” in FIG. 10 indicate the operation of the slave LSI 4.
  • the slave LSI 4 performs the same operation as that of the slave LSI 3.
  • the slave LSI 4 becomes the final LSI (semiconductor integrated circuit device) that performs register setting. Therefore, when the register setting value of the slave LSI 4 is fetched, the initialization operation ends.
  • FIG. 11 is an initialization flowchart of register setting executed by the master LSI.
  • the reference clock (25 MHz clock) supplied to the master LSI 2 is turned on. Next, the master LSI 2 is powered on. Further, the reset of the master LSI 2 is released. As a result, the master LSI 2 starts operation.
  • the PROM read circuit 60 of the master LSI 2 operates independently. That is, the master LSI 2 activates the PROM control circuit 60.
  • the activated PROM control circuit 60 reads the initial register setting value stored in the memory (PROM) 1, and takes the data into its own shift register 60.
  • the multibus transmission control circuit 62 of the master LSI 2 determines whether or not the 256-bit set value, which is the data length necessary for the shift register 60, has been read.
  • the multi-bus transmission control circuit 62 of the master LSI 2 determines whether or not there is a subsequent LSI (chip) after its own initial setting is completed. If the multibus transmission control circuit 62 determines that there is no subsequent LSI (chip), it ends the setting process.
  • the multibus transmission control circuit 62 subsequently transfers the data held in the shift register 64 to the slave LSI 3 via the signal line S1.
  • the data strobe signal and data transfer are as described with reference to FIG. That is, since the master LSI 2 performs the operation as shown in FIG. 9 at the time of data transfer, the master LSI 2 reads data from the memory (PROM) 1 and sends data to be transmitted to the slave LSI (initial register setting). To do.
  • FIG. 12 is an initialization flowchart for register setting executed by the slave LSI.
  • the data strobe restoration control circuit 70 of the slave LSI restores the data strobe signal when detecting the strobe signal from the master LSI 2.
  • the shift register 64-1 of the slave LSI takes in the data input from the signal line S1 by the restored data strobe signal.
  • the multibus transmission control circuit 62 of the slave LSIs 3 and 4 determines whether or not the 256-bit setting value, which is the data length necessary for the shift register 64-1, has been read.
  • the multibus transmission control circuit 62 determines that the initial register set value has been read into the shift register 64-1, the multi-bus transmission control circuit 62 takes in the register set value of the shift register 64-1 into the register 50 of the function circuit 5.
  • the functional circuits 5 of the slave LSIs 3 and 4 take in the initial register setting values and then oscillate the internal clocks of the slave LSIs 3 and 4 using those values. Thereby, the initial setting of the slave LSIs 3 and 4 is completed.
  • the multi-bus transmission control circuit 62 of the slave LSIs 3 and 4 determines whether or not there is a subsequent LSI (chip) after its own initial setting is completed. If the multibus transmission control circuit 62 determines that there is no subsequent LSI (chip), it ends the setting process.
  • the multibus transmission control circuit 62 determines that there is a subsequent LSI (chip), it transfers the restoration data strobe signal to the slave LSI 4 via the signal line S2.
  • the multibus transmission control circuit 62 subsequently transfers the data held in the shift register 64-1 to the slave LSI 4 via the signal line S2.
  • the slave LSI 3 Since the transfer data is determined by the number of slave LSIs, the slave LSI 3 repeats the operation for the number of other slave LSIs and continues to operate.
  • the multibus transmission control circuit 62 moves the selection output of the selector 68 to the Side-Band signal.
  • the initial register settings of the master LSI 2 and the slave LSIs 3 and 4 are executed by the above operation.
  • FIG. 13 is an explanatory diagram of the initial register setting time according to the present embodiment.
  • FIG. 13 shows a correspondence table of initial register setting times (msec) corresponding to the number of slaves when the number of registers (the number of register bits) R is 256 bits and the cycle time T is 10 ⁇ sec.
  • the initial register time S is given by the following equation.
  • FIG. 13 shows the initial register setting time when the number of slaves N is changed from “1” to “7”. As shown in FIG. 13, even when the number of slaves is large (for example, the number of slaves is 7), the setting can be completed in a time of several tens of msec. Note that the example of FIG. 13 shows only the time for setting the initial register, and does not include the time for turning on the necessary power supply during initialization and for releasing the reset of the LSI (semiconductor integrated circuit device). .
  • FIG. 14 is a block diagram of another embodiment of an electronic system.
  • FIG. 14 shows a CPU / memory board.
  • the CPU / memory board includes a CPU (Central Processing Unit) 1, a plurality of memory access controllers (MAC) 6, 6-1, 6-2, and a plurality of memories 8-1 to 8-1. 8-3.
  • the CPU 1 has one or a plurality of CPUs.
  • Each of the memories 8-1 to 8-3 includes a RAM (Random Access Memory). These memories 8-1 to 8-3 are preferably configured by a DIMM (Dual Inline Memory Module).
  • DIMM Dual Inline Memory Module
  • the first memory access controller 6 is connected to the first memory 8-1, and performs read / write control of the first memory 8-1 according to an instruction from the CPU 1.
  • the second memory access controller 6-1 is connected to the second memory 8-2 and performs read / write control on the second memory 8-2 according to an instruction from the CPU1.
  • the third memory access controller 6-2 is connected to the third memory 8-3, and performs read / write control on the third memory 8-3 according to an instruction from the CPU1.
  • the memory access controllers 6, 6-1, and 6-2 require setting values according to the type of memory to be connected, the speed of the memory, the number of memories, and the like.
  • the memory access controllers 6, 6-1 and 6-2 store this set value in a register and adjust the read / write timing of the functional circuit (memory access circuit).
  • a non-volatile memory (PROM) 5 that stores setting values of each memory access controller is provided on the CPU / memory board. Then, the nonvolatile memory 5 is connected to the first memory access controller 6. The first memory access controller 6 is connected to the second memory access controller 6-1 via the signal line S1, and the second memory access controller 6-1 is connected to the third memory access controller 6- via the signal line S2. Connect to 2.
  • the master LSI 2 described with reference to FIGS. 1 and 2 corresponds to the first memory access controller 6, and the slave LSIs 3 and 4 correspond to the second and third memory access controllers 6-1 and 6-2. Therefore, the initial setting of the registers of the memory access controllers 6, 6-1, and 6-2 can be performed by the data strobe restoration and the data transfer described with reference to FIGS.
  • the aforementioned sideband signal lines are used for the signal lines S1 and S2.
  • the memory access controllers 6, 6-1, and 6-2 notify errors and the like through the sideband signal line during normal operation.
  • a signal line for initial setting becomes unnecessary, and thus the design cost can be reduced.
  • the complexity of the system can be reduced, and the design man-hour can be reduced.
  • the initialization control circuits 6 and 6-1 are expected to be shared by each system, and the design man-hours can be reduced.
  • the semiconductor integrated circuit devices are connected by a single signal line in a daisy chain state, and the setting data of each semiconductor integrated circuit device stored in the nonvolatile memory is sequentially read out. Since transmission is performed between integrated circuit devices, a special interface for initial register setting can be reduced and the initial register can be set. For this reason, the design man-hour and design cost of the semiconductor integrated circuit device can be reduced.
  • Nonvolatile memory 2 Master LSI 3, 4 Slave LSI 5 Function circuit 6, 6-1 Initialization control circuit 50 Setting register 60 PROM control circuit 62 Multibus transmission control circuit 64, 64-1 Shift register 66 Strobe signal generation circuit 68 Selector 70 Data strobe signal restoration control circuit S1, S2 signal line

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Information Transfer Systems (AREA)
  • Microcomputers (AREA)

Abstract

複数の半導体集積回路装置（２，３，４）を具備するシステムにおいて、半導体集積回路装置（２．３．４）を数珠つなぎの状態で１本の信号線（Ｓ１，Ｓ２）で接続し、不揮発性メモリ（１）に格納した各半導体集積回路装置の設定データを順次読み出し、半導体集積回路装置間で伝送する。このため、初期レジスタ設定のための特別なインタフェースを削減し、初期レジスタの設定が可能となる。このため、半導体集積回路装置の設計工数及び設計コストを低減できる。

Description

半導体集積回路装置及び半導体集積回路装置を搭載した電子システム
　本発明は、半導体集積回路装置及び半導体集積回路装置を搭載した電子システムに関する。
　電子システムはある機能を行う機能回路を設けたＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｔａｔｅｄ　Ｃｉｒｃｕｉｔ）を使用する。このＬＳＩを半導体集積回路装置（半導体回路チップ）と呼ぶ。電子システムは、ＬＳＩを複数接続し、所定の機能を実現する。ＬＳＩは、様々な設定値をハード内部にもつ。ＬＳＩは、その設定値によって、様々に動作を変更する。例えば、コンピュータシステムは、ＬＳＩとして、演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、メモリアクセスコントローラ及びメモリとを備える。
　このＬＳＩの設定値は、例えば、コンピュータシステムを搭載するボード設計に依存するものと、装置構成に依存するものなどがある。これらの設定値は、ＬＳＩ（半導体集積回路）を設計している段階では、一意に値を決められないものがある。この設定値は、設計工期の観点や設計時に考慮不足による不具合回避の観点から、ＬＳＩ（半導体集積回路装置）を設計し、電子システムを構築した後に、システムによって設定されるのが一般的である。例えば、前述のメモリアクセスコントローラは、接続されるメモリのタイプ、メモリの速度、メモリの台数等に応じた設定値を要する。
　図１５は従来のＬＳＩの設定値の設定方法の説明図である。図１５に示すように、複数のＬＳＩ１１０，１２０，１３０が同じ又は異なるシステムボードに搭載される。システムマネージメントデバイス１００はシステム全体を管理するデバイスである。システムマネージメントデバイス１００はシステムインターフェースバス１４０により各ＬＳＩ１１０，１２０，１３０に接続する。
　図１６に示す電子システムでは、各ＬＳＩ（半導体集積回路）１１０，１２０，１３０が内部クロックの発振等を行い、最低限ＬＳＩ１１０，１２０，１３０内部のレジスタが書き込めるような状態になった後に、システムマネージメントデバイス１００が、所望のタイミングでシステムインターフェースバス１４０を介し、各ＬＳＩ（半導体集積回路装置）１１０，１２０，１３０のレジスタに設定値を書き込む。
日本特許公開昭６１－０８４７６７号公報
　近年のＬＳＩ（半導体集積回路）は高集積化が益々進んでいる。そのため、ＬＳＩが内蔵する機能は増加し、ＬＳＩ（半導体集積回路）のインタフェースのためのパッケージピンは増加する一途である。今後のＬＳＩ（半導体集積回路）の設計においては、前記したインタフェースの本数を減らすための工夫を継続して行う必要がある。
　図１５に示すようなシステムマネージメントデバイスが、全てのＬＳＩの初期設定を行う。このため、各ＬＳＩ（半導体集積回路装置）は、システムマネージメントデバイスとのインタフェース１４０が必要となる。一般的には、最低２本以上のインタフェースが必要となる。例えば、システムインタフェースとよく使用されるＩ２Ｃ（Ｉｎｔｅｒ－Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）バスでは、シリアルデータ（Ｓｅｒｉａｌ　Ｄａｔａ（ＳＤＡ））とＳｅｒｉａｌ　Ｃｌｏｃｋ（ＳＣＬ）の２本の信号線が定義されている。
　このため、ＬＳＩは、最低２本のパッケージピンをインタフェースとして設ける必要がある。また、システムマネージメントデバイスが必要である。これにより、ＬＳＩの設計工数が増大し、設計コストも増大する。更に、システム設計の複雑化等の問題も生じる。
　本発明の目的は、半導体集積回路装置のレジスタの設定のためのインタフェースを削減し、半導体集積回路装置の設計を容易とする半導体集積回路装置及び半導体集積回路装置を搭載した電子システムを提供することにある。
　この目的の達成のため、開示の電子システムは、互いに１本の信号線で接続され、設定された設定データにより所定の機能を実行する機能回路を備えた複数の半導体集積回路装置と、前記複数の半導体集積回路装置の各々の前記設定データを格納する記憶ユニットとを有し、前記複数の半導体集積回路装置の一の半導体集積回路装置は、前記記憶ユニットから前記複数の半導体集積回路装置の各々の前記設定データを順次読み出し、前記一の半導体集積回路装置の設定データを前記機能回路に設定し、他の前記半導体集積回路装置の前記設定データを前記信号線を介し前記他の半導体集積回路装置に転送する初期化制御回路を有する。
　この目的の達成のため、開示の半導体集積回路装置は、設定された設定データにより所定の機能を実行する機能回路と、複数の半導体集積回路装置の各々の前記設定データを格納する記憶ユニットから前記複数の半導体集積回路装置の各々の前記設定データを順次読み出し、前記機能回路の設定データを前記機能回路に設定し、他の前記半導体集積回路装置の機能回路の前記設定データを１本の信号線を介し前記他の半導体集積回路装置に転送する初期化制御回路を有する。
　複数の半導体集積回路装置を具備するシステムにおいて、半導体集積回路装置を数珠つなぎの状態で１本の信号線で接続し、不揮発性メモリに格納した各半導体集積回路装置の設定データを順次読み出し、半導体集積回路装置間で伝送するため、初期レジスタ設定のための特別なインタフェースを削減し、初期レジスタの設定が可能となる。このため、半導体集積回路装置の設計工数及び設計コストを低減できる。
実施の形態の電子システムのブロック図である。 図１の電子システムの詳細なブロック図である。 図１及び図２の不揮発性メモリの設定データの説明図である。 図１及び図２の信号線の説明図である。 図１及び図２のマスターＬＳＩのレジスタの説明図である。 図１及び図２のスレーブＬＳＩのレジスタの説明図である。 図５及び図６の最上位制御バイトの説明図である。 図５及び図６の最下位制御バイトの説明図である。 図２のマスターＬＳＩの動作のタイムチャート図である。 図２のマスターＬＳＩとスレーブＬＳＩの動作のタイムチャート図である。 図１及び図２のマスターＬＳＩのレジスタ初期化処理フロー図である。 図１及び図２のスレーブＬＳＩのレジスタ初期化処理フロー図である。 本実施の形態の初期化処理の設定時間の説明図である。 他の実施の形態の電子システムのブロック図である。 従来のレジスタの初期化処理の説明図である。
　以下、実施の形態の例を、電子システムの実施の形態、半導体集積回路の構成、初期化回路、レジスタの初期設定の処理、電子システムの他の実施の形態、他の実施の形態の順で説明するが、開示の電子システム、半導体集積回路装置は、この実施の形態に限られない。
　（電子システムの実施の形態）
　図１は、実施の形態のＬＳＩを搭載した電子システムのブロック図である。図１に示すように、電子システムは、不揮発性メモリ１と複数のＬＳＩ２，３，４を備える。不揮発性メモリ１は、レジスタの設定値を記憶するものである。不揮発性メモリ１は、例えば、ＰＲＯＭ（Ｐｒｏｇｒａｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）で構成することが望ましい。ＰＲＯＭは、ＲＯＭの一種である、ユーザーが事前にデータを書き込んでおけるデバイスである。不揮発性メモリ１は、ＬＳＩ２，３，４の各々の設定値（初期レジスタ値）を保持する。
　ＬＳＩ２，３，４は、レジスタの初期値設定が必要なＬＳＩ（半導体集積回路装置）である。ＬＳＩ２は、不揮発性メモリ１に信号線Ｓ３，Ｓ４で接続される。ＬＳＩ２は不揮発性メモリ１の設定値を読み出す。不揮発性メモリ１の設定値を読み出すため、ＬＳＩ２を以下、マスター（Ｍａｓｔｅｒ）ＬＳＩと呼ぶ。
　マスターＬＳＩ２は、本来の制御を行う機能回路５と初期化回路６とを有する。機能回路５は設定レジスタ５０を有し、ＬＳＩ２の制御の制御論理を備える。初期化回路６は、レジスタ５０の初期化設定に必要な動作を制御する論理を備える。尚、マスターＬＳＩ２は、他のＬＳＩとの通信のため、図示しない入出力（Ｉ／Ｏ：Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）モジュールを備える。
　マスターＬＳＩ２に信号線Ｓ１でＬＳＩ３が接続される。又、ＬＳＩ３に信号線Ｓ２でＬＳＩ４が接続される。ＬＳＩ３は、マスターＬＳＩ２から信号線Ｓ１を介しデータを受信する。ＬＳＩ４は、ＬＳＩ３から信号線Ｓ２を介しデータを受信する。マスターＬＳＩ２からデータを受信する観点から、マスターＬＳＩ２より後続のＬＳＩ（半導体集積回路装置）３，４をスレーブＬＳＩと呼ぶ。
　スレーブＬＳＩ３，４は、本来の制御を行う機能回路５と初期化回路６－１．６－２とを有する。機能回路５は設定レジスタ５０を有し、ＬＳＩ３，４の制御の制御論理を備える。初期化回路６－１，６－２は、レジスタ５０の初期化設定に必要な動作を制御する論理を備える。尚、スレーブＬＳＩ３，４は、他のＬＳＩとの通信のため、図示しない入出力（Ｉ／Ｏ：Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）モジュールを備える。
　即ち、マスターＬＳＩ２は、不揮発性メモリ１に接続し、スレーブＬＳＩ３，４は、マスターＬＳＩ２に数珠繋ぎに接続する。この例では、スレーブＬＳＩを２台設けているが、スレーブＬＳＩを１台又は３台以上設けても良い。
　マスターＬＳＩ２の初期化回路６は、不揮発性メモリ１の設定データ（マスターＬＳＩ２とスレーブＬＳＩ３，４の設定値）を信号線Ｓ３，Ｓ４を介し読み出す。マスターＬＳＩ２の初期化回路６は読み出したマスターＬＳＩ２の設定データを機能回路５の設定レジスタ５０にセットする。そして、マスターＬＳＩ２の初期化回路６は、信号線Ｓ１を介し読み出したスレーブＬＳＩ３，４の設定データをスレーブＬＳＩ３に転送する。
　スレーブＬＳＩ３の初期化回路６－１は、信号線Ｓ１を介し受信したスレーブＬＳＩ３の設定データを機能回路５の設定レジスタ５０にセットする。そして、スレーブＬＳＩ３の初期化回路６－１は、信号線Ｓ２を介し受信したスレーブＬＳＩ４の設定データをスレーブＬＳＩ４に転送する。スレーブＬＳＩ４の初期化回路６－１は受信したスレーブＬＳＩ４の設定データを機能回路５の設定レジスタ５０にセットする。
　このように、複数のＬＳＩ（半導体集積回路装置）を具備するシステムにおいて、ＬＳＩ（半導体集積回路装置）を数珠つなぎの状態で、１デバイスずつ順番にレジスタの初期設定を、１本の信号線で行う。後述するように、この信号線は、初期設定を行う専用の信号線又は後述するように、通常運用時にＬＳＩ間で情報・データのやり取りに使用するサイドバンド（Side-Band）のような信号線を用いる。サイドバンドの信号線を用いて行う場合には、レジスタの初期設定のための特別なインタフェースを必要としない。
　このため、各ＬＳＩ２，３，４のインタフェースの数が削減できる。特に、インタフェースに使用するＬＳＩのパッケージピン数を削減できる。更に、レジスタの初期化のため、システムマネージメントデバイスが不要となるため、システム設計の複雑化を回避できる。これにより、ＬＳＩの設計工数の増大及び設計コストの増大を防止できる。
　（半導体集積回路の構成）
　図２は図１の構成の詳細なブロック図である。図３は図１及び図２の不揮発性メモリの格納データの説明図である。図４は図１及び図２の信号線の説明図である。
　図２に示すように、マスターＬＳＩ２は初期化制御回路６と機能回路５とを有する。初期化制御回路６は、メモリ（ＰＲＯＭ）制御回路６０と、シフトレジスタ６４と、マルチバス送信制御回路６２と、データストローブ信号生成回路６６と、セレクタ６８とを有する。
　メモリ制御回路（以下、ＰＲＯＭ制御回路と呼ぶ）６０は、メモリ（ＰＲＯＭ）１の動作を制御するモジュールである。ＰＲＯＭ制御回路６０は、マスターＬＳＩ２に電源が投入された後、動作の安定する一定時間をおいて、メモリ（ＰＲＯＭ）１へのアクセスを開始する。
　例えば、ＰＲＯＭ制御回路６０は、メモリ（ＰＲＯＭ）１に対するｅｎａｂｌｅ信号（図２では、ｅｎと記す）を“１”（Ｈｉｇｈ）とし、読み出し用クロックｃｌｋを生成する。例えば、ＰＲＯＭ制御回路６０は、読み出しクロックｃｌｋを２５ＭＨｚのリファレンスクロックを用いて自動的に生成する。ＰＲＯＭ制御回路６０は、生成した読み出しクロックをクロック信号線ｃｌｋを通じて、メモリ（ＰＲＯＭ）１に送信する。
　図３はメモリ（ＰＲＯＭ）１のデータ格納例を示す。図３に示すように、例えば、各ＬＳＩ（半導体集積回路装置）２，３，４のレジスタ５０に３２バイトのレジスタの設定値を定義する。メモリ１は、下位３２バイト（０－３１Ｂｙｔｅ）にマスターＬＳＩ２のレジスタ設定データを格納し、中位３２バイト（３２－６３Ｂｙｔｅ）にスレーブＬＳＩ３のレジスタ設定データを格納し、上位３２バイト（６４－９５Ｂｙｔｅ）にスレーブＬＳＩ４のレジスタ設定データを格納する。
　即ち、メモリ１は、３２［ｂｙｔｅ］×３［ｃｈｉｐ］＝９６［ｂｙｔｅ］＝７６８［ｂｉｔ］の設定データを持つ。
　図２に戻り、ＰＲＯＭ制御回路６０は、クロックｃｌｋによりメモリ（ＰＲＯＭ）１の下位ビットからデータを読み出す。メモリ（ＰＲＯＭ）１から読みだされたデータは、ＬＳＩ間インタフェース（図２のｄａｔａ線）を通じて、初期化制御回路６に送信される。
　シフトレジスタ６４は、読みだされたデータを格納する。本実施の形態では、シフトレジスタ６４は、３２Ｂｙｔｅの長さを持つ。シフトレジスタ６４は、ＬＳＩ（半導体集積回路装置）のレジスタの初期設定データを保持し、シフトする。
　データストローブ信号生成回路６６は、シフトレジスタ６４の書き込みのためのデータストローブ信号を生成する。データストローブ信号生成回路６６は、ＰＲＯＭ制御回路６０の生成クロック（読み出しクロック）ｃｌｋからシフトレジスタ用のデータストローブ信号を生成する。このデータストローブ信号は、例えば、メモリ（ＰＲＯＭ）１へのクロックｃｌｋの立ち上がりエッジである。この仕様は、使用するメモリ（ＰＲＯＭ）に合わせた実装にする。
　マルチバス（Ｍｕｌｔｉ＿ＢＵＳ）送信制御回路６２は、ＰＲＯＭ制御回路６０からの読み出し動作信号を受け、シフトレジスタ６４に設定データが揃ったか否か、シフトレジスタ６４に揃ったデータがマスターＬＳＩ２の設定データであるか、スレーブＬＳＩ３，４の設定データであるか否かを判定する。
　マルチバス送信制御回路６２は、シフトレジスタ６４に設定データが揃い、且つシフトレジスタ６４に揃ったデータがマスターＬＳＩ２の設定データであると判定した場合には、マスターＬＳＩ２の機能回路５のレジスタ５０にシフトレジスタ６４の設定データを書き込む。
　マルチバス送信制御回路６２は、シフトレジスタ６４に揃ったデータがマスターＬＳＩ２の設定データでないと判定した場合には、スレーブＬＳＩ３への出力をセレクタ６８により切り替える動作を行う。
　セレクタ６８は、３つのデータの出力を選択する。１つ目は、シフトレジスタ６４の格納データを出力する。２つ目は、ＰＲＯＭ制御回路６２で生成したクロックをデータストローブ信号生成回路で調整したデータストローブ信号を出力する。３つ目は、通常運用時に行う機能回路５からのサイドバンド（Side-Band）信号を出力する。マルチバス送信制御回路６２は、後述するように、これらの信号の選択制御を行い、信号線Ｓ１に出力するデータを選択する。
　この実施の形態では、信号線Ｓ１にサイドバンド信号線を使用する。サイドバンド信号線は、例えば、インターラプト信号や、各種チップ間のリクエスト信号によるポイントツーポイントの信号線を使用できる。サイドバンド信号線は、バスを介するＬＳＩ間の信号を削減するために、バスとは別に設けられた信号線である。
　本実施の形態では、初期設定時には、機能回路５がサイドバンド信号線を使用しないことから、初期設定時にサイドバンド信号線を初期設定のデータ転送に利用する。図４は、信号線Ｓ１，Ｓ２の用途と動作モードとの対応を示す図である。動作モードが初期設定である場合には、信号線Ｓ１，Ｓ２をレジスタの初期書き込みに使用する。動作モードが通常運用時である場合には、信号線Ｓ１，Ｓ２をサイドバンド信号に使用する。
　マルチバス送信制御回路６２は、初期設定時には、セレクタ６８にシフトレジスタ６４又はデータストローブ信号生成回路６６の出力を選択するように制御する。又、マルチバス送信制御回路６２は、初期設定が終了した時には、セレクタ６８に機能回路５のサイドバンド信号を選択するように制御する。本実施の形態では、運用中に使用されるサイドバンド（Side Band）信号線を、初期レジスタ設定時には、レジスタ書き込み用のパスとして使用するため、初期レジスタ設定用の専用の信号線を必要としない。
　図２に戻り、スレーブＬＳＩ３は初期化制御回路６－１と機能回路５とを有する。初期化制御回路６－１は、データストローブ信号復元制御回路７０と、シフトレジスタ６４－１と、マルチバス送信制御回路６２と、データストローブ信号生成回路６６と、セレクタ６８とを有する。
　データストローブ信号復元回路７０は、信号線Ｓ１からの信号からデータストローブ信号を検出し、データストローブ信号生成回路６６を起動する。シフトレジスタ６４－１は信号線Ｓ１から入力されたデータを格納する。本実施の形態では、シフトレジスタ６４―１は３２Ｂｙｔｅの長さを持つ。シフトレジスタ６４－１は、ＬＳＩ（半導体集積回路装置）３のレジスタの初期設定データを保持し、シフトする。
　データストローブ信号生成回路６６は、シフトレジスタ６４－１の書き込みのためのデータストローブ信号を生成する。データストローブ信号生成回路６６は、内部クロックからシフトレジスタ用のデータストローブ信号を生成する。後述するように、このデータストローブ信号は、マスターＬＳＩ２からのデータストローブ信号に対し、９０°位相のずれた信号である。
　マルチバス（Ｍｕｌｔｉ＿ＢＵＳ）送信制御回路６２は、データストローブ信号復元制御回路７０からの読み出し動作信号を受け、シフトレジスタ６４－１に設定データが揃ったか否か、シフトレジスタ６４－１に揃ったデータがスレーブＬＳＩ３の設定データであるか、スレーブＬＳＩ４の設定データであるか否かを判定する。
　マルチバス送信制御回路６２は、シフトレジスタ６４－１に設定データが揃い、且つシフトレジスタ６４－１に揃ったデータがスレーブＬＳＩ３の設定データであると判定した場合には、スレーブＬＳＩ３の機能回路５のレジスタ５０にシフトレジスタ６４－１の設定データを書き込む。
　マルチバス送信制御回路６２は、シフトレジスタ６４－１に揃ったデータがスレーブＬＳＩ３の設定データでないと判定した場合には、スレーブＬＳＩ４への出力をセレクタ６８により切り替える動作を行う。
　セレクタ６８は、マスターＬＳＩ３のセレクタ６８と同一の動作を行う。即ち、セレクタ６８は３つのデータの出力を選択する。１つ目は、シフトレジスタ６４－１の格納データを出力する。２つ目は、データストローブ信号生成回路６６で調整したデータストローブ信号を出力する。３つ目は、通常運用時に行う機能回路５からのサイドバンド（Side-Band）信号を出力する。マルチバス送信制御回路６２は、後述するように、これらの信号の選択制御を行い、信号線Ｓ２に出力するデータを選択する。信号線Ｓ２は、サイドバンド信号線である。
　スレーブＬＳＩ４は、スレーブＬＳＩ３と同一の構成である。従って、スレーブＬＳＩ３，４は、マスターＬＳＩ２と同様の構成を有する。相違は、スレーブＬＳＩ３，４はメモリ（ＰＲＯＭ）から直接データを読みださないため、スレーブＬＳＩ３，４はＰＲＯＭ制御回路を備えない。又、スレーブＬＳＩ３，４は各々信号線Ｓ１，Ｓ２を介しマスターＬＳＩ２、スレーブＬＳＩ３からデータを受信するため、スレーブＬＳＩ３，４はデータストローブ復元制御回路７０を備える。
　（初期化制御回路）
　次に、マルチバス送信制御回路６２を説明する。図５は図２のマスターＬＳＩのシフトレジスタのデータ構成の説明図である。図６は図２のスレーブＬＳＩのシフトレジスタのデータ構成の説明図である。図７は図５及び図６の最上位バイトの説明図である。図８は図５及び図６の最下位バイトの説明図である。尚、図５～図８においても、各ＬＳＩ２，３，４が３２バイトのシフトレジスタ６４，６４－１、レジスタ５０を有する例で説明する。
　図５に示すように、シフトレジスタ６４（レジスタ５０）は最上位バイト６４Ａから最下位バイト６４Ｂまでの３２バイトのレジスタで構成される。図６に示すように、シフトレジスタ６４－１（レジスタ５０）は最上位バイト６４Ａから最下位バイト６４Ｂまでの３２バイトのレジスタで構成される。
　図７に示すように図５及び図６の最上位バイト６４Ａはレジスタの初期化の書き込み及び転送制御データを格納する。本実施の形態では、最上位バイトの４バイト目が定義されるため、ビット[３１：２４]の仕様を説明する。この最上位バイト６４Ａは、シフトレジスタ６４、６４－１の保持データを書き込みを行うデバイス（ＬＳＩ）の位置（番号：ＮＯ）を示し、”Write　Device　Number“と呼ぶ。
　ビット［３１］は、初期化制御回路のマルチバス送信制御回路６２が、初期化制御回路を有するＬＳＩの機能回路５のレジスタ５０にシフトレジスタ６４又は６４－１の保持データを書き込み終了であるか（”１“）、書き込み未了であるか（”０“）のいずれかを示す。ビット［３０：２４］は、書き込みデバイス位置を示す。例えば、マスターＬＳＩ２に設定データを書き込むためには、Write　Device　Number[31:24]に「7’b1000_0001」をセットする。又、スレーブＬＳＩ３，４に設定データを書き込むためには、各々Write　Device　Number[31:24]に「7’b1000_0010」、「7’b1000_0011」をセットする。
　図８に示すように、最下位バイト６４Ｂは、レジスタの初期設定を行うデバイス（ＬＳＩ）の数を示しており、”Number　of　Devices”と名付ける。ビット［７］は予備のビットである。ビット［６：０］は接続されるデバイスの数を示す。７ビットを割り当てるため、スレーブＬＳＩを最大１２６デバイスまで表現できる。例えば、接続デバイスがマスターＬＳＩのみの場合は、Number　of　Devices[7:0]に「7’b0000_0001」をセットする。スレーブＬＳＩが１デバイスである場合には、Number　of　Devices[7:0]に、「7’b0000_0010」をセットする。
　マルチバス送信制御回路６２は、この受信した３２バイトの設定データの最上位バイト６４Ａと最下位1バイト６４Ｂから後続デバイス数、受信データが自身の設定データであるか、後続のＬＳＩの設定データであるか否かを判定し、シフトレジスタ６４，６４－１の保持データの取り込み又は後続ＬＳＩへの転送制御を行う。
　例えば、マスターＬＳＩ２が、メモリ１から、以下の最上位バイト６４Ａと最下位バイト６４Ｂを受信した場合には、以下のように判定する。
　最下位バイト６４Ｂ（Number　of　Devices[7:0]）＝8’b0000_0011
　最上位バイト６４Ａ（Write　Device　Number[31:24]）＝7’b1000_0001
　マスターＬＳＩ２のマルチバス送信制御回路６２は、上記データの受信により、後続に２つのＬＳＩ（半導体集積回路装置）が存在する事を判定する。これにより、自身の設定データ以降に受信した受信データを後続のＬＳＩに２セット転送する。
　又、スレーブＬＳＩ３が、マスターＬＳＩ２から、以下の最上位バイト６４Ａと最下位バイト６４Ｂを受信した場合には、以下のように判定する。
　最下位バイト６４Ｂ（Number　of　Devices[7:0]）＝8’b0000_0011
　最上位バイト６４Ａ（Write　Device　Number[31:24]）＝7’b1000_0010
　スレーブＬＳＩ３のマルチバス送信制御回路６２は、上記データの受信により、後続に１つのＬＳＩ（半導体集積回路装置）が存在する事を判定する。これにより、自身の設定データ以降に受信した受信データを後続のＬＳＩに１セット転送する。
　更に、スレーブＬＳＩ３のマルチバス送信制御回路６２は、下記の最上位バイト６４Ａと最下位バイト６４Ｂを受信した場合、以下の判定を行う。
　最下位バイト６４Ｂ（Number　of　Devices[7:0]）＝7’b0000_0011
　最上位バイト６４Ａ（Write　Device　Number[31:24]）＝7’b1000_0011
　スレーブＬＳＩ３のマルチバス送信制御回路６２は、上記データの受信により、後続にＬＳＩ（半導体集積回路装置）が存在しない事（自身が最後のデバイスであること）を判定する。
　また、本実施の形態では、１ＬＳＩチップが、固定の２５６ビットの初期設定レジスタ５０を持っている場合で説明したが、１ＬＳＩチップに複数の初期レジスタを持つ場合には、レジスタの数の設定をレジスタ設定値として設定し、スレーブＬＳＩと同じように設定して、複数の初期レジスタの設定を行う。
　次に、データストローブ復元動作を説明する。図９はスレーブＬＳＩの書き込み処理のタイムチャート図である。図９において、記号ａ～ｅは、マスターＬＳＩ２からスレーブＬＳＩ３に向かうデータの動作を順番にあらわす。まず、a. マスター（Master）ＬＳＩ２→スレーブ（Slave）ＬＳＩ３は、マスターＬＳＩ１とスレーブＬＳＩ３の間の信号線Ｓ１を介する伝送状態を示す。マスターＬＳＩ２のデータストローブ信号生成回路６６は、セレクタ６８を介し、２個のデータストローブ信号を信号線Ｓ１に出力する。
　スレーブＬＳＩ３のデータストローブ復元制御回路７０は、信号線Ｓ１の信号をｂ．スレーブＬＳＩ３の内部クロック（２５ＭＨｚ）により、所定の期間の信号線Ｓ１の”Ｈｉｇｈ”と”Ｌｏｗ”とを交互に検出する。所定の期間は、例えば、２５ＭＨｚクロックの５０サイクル分である。データストローブ復元制御回路７０は、信号線Ｓ１からの信号が５０サイクル分の期間の”Ｈｉｇｈ”と”Ｌｏｗ”を繰り返すと検出すると、データストローブ復元制御回路７０は、次に受信する２回目のデータストローブの立ち上がり（Ｈｉｇｈ）期間をカウントする。
　この５０サイクル数より小さい値に関しては、ノイズと判定し、データストローブ復元制御回路７０をリセットする。例えば、スレーブＬＳＩ３がマスターＬＳＩ２から、１００ＫＨｚ周期のデータストローブ信号を受信する場合、２５ＭＨｚのクロックをカウントして、以下のサイクル数となる。
　立ち上がり（Ｈｉｇｈ）期間　２５０／２＝１２５[サイクル]
　立ち下がり（Ｌｏｗ）期間　　２５０／２＝１２５[サイクル]
　データストローブ復元制御回路７０は、このカウント値を元に、デュユーティ比５０％のデータストローブ信号を再生成する。そして、データストローブ復元制御回路７０は、再生したデータストローブ信号を９０°（１２５[サイクル]）遅らせたデータの取り込みを行う復元ストローブ信号（ｄ．復元データストローブ）を作成する。図９のd. Slave　LSI1の復元データストローブは、１００ＫＨｚ相当のデータストローブ信号である。
　本実施の形態では、立ち上がりと立ち下がりが同サイクルのデータストローブを例を示したが、サイクル数が異なる場合には、両期間の平均値を採用することもでき、必ずしもデユーテイ５０である必要もない。
　一方、マスターＬＳＩ２のマルチバス送信制御回路６２は、セレクタ６８を操作し、自身のデータストローブ信号を２回送出したのち、シフトレジスタ６４のデータを送信データストローブの立ち上がりタイミングで更新して送信する。スレーブＬＳＩ３はそのデータを先に復元したデータストローブの立ち上がりタイミングで受信する。
　即ち、スレーブＬＳＩ３のシフトレジスタ６４－１は、復元データストローブ信号の立ち上がりで、受信データを取り込む。図９のｅは、スレーブＬＳＩ３のシフトレジスタ６４－１に書き込まれる動作を表している。マルチバス送信制御回路６２は、シフトレジスタ６４－１に２５６ビット（３２byte）のデータを保持した（揃った）ことを検出し、機能回路５のレジスタ５０にシフトレジスタ６４－１の保持データを書き込む（キャプチャする）。この様な動作によって、スレーブＬＳＩ３は、１本の信号線で、マスターＬＳＩ２からのデータを受信し、レジスタ５０に初期設定する。
　又、スレーブＬＳＩ同士の初期レジスタ値転送時にも同様の制御を行う。即ち、図９において、マスターＬＳＩ２をスレーブＬＳＩ３に、スレーブＬＳＩ３をスレーブＬＳＩ４に置き換えることで、データストローブの復元及びデータの取り込みを行う。
　図１０は、本実施の形態のマスターＬＳＩ２からスレーブＬＳＩ３，４へのデータ伝搬のタイムチャート図である。図１０は、マスターＬＳＩ２からスレーブＬＳＩ３にレジスタの設定値が伝達される動作と、スレーブＬＳＩ３からスレーブＬＳＩ４へレジスタの設定値が伝達される動作を示す。
　図１０において、記号「ｏ」は、メモリ（PROM）１から読み出したデータをマスターＬＳＩ２に出力される伝送路の状態を示す。最初に、マスターＬＳＩ２に設定すべき２５６ビットのデータを読み出す。前述したように，マスターＬＳＩ２は自身のレジスタ設定値を自身の設定レジスタ５０に取り込む。マスターＬＳＩ２は、取り込み後は、２サイクルのデータストローブ信号を待ったのち再度、メモリ２から２５６ビットのデータを読み出す。２回目にメモリ１から読み出した値は、スレーブＬＳＩ３のレジスタ設定値となる。
　このような読み出し、転送動作をシステムに搭載されているＬＳＩ２，３，４の個数分実施する。前述の図５～図８で説明したように、各ＬＳＩがシステムのＬＳＩ数と自身が設定される何番目のＬＳＩであるかのデータをレジスタを通して判るため、読み出し、転送動作が可能である。
　図１０の記号「ｐ．マスターＬＳＩ２受信」は、マスターＬＳＩ２がレジスタの初期データを受信する様子を示す。メモリ（PROM）１のデータはデータストローブ信号と揃って出力されるため、マスターＬＳＩ２は、メモリ（PROM）１の制御に出力したデータストローブ信号の９０°位相が遅いタイミングでデータを受信する。
　次に、スレーブＬＳＩについて説明する。図１０の記号「ｑ」は、マスターＬＳＩ２からスレーブＬＳＩ３への転送を示す。前述したように、マスターＬＳＩ２は、自身が使用するレジスタ設定データ以降のデータをスレーブＬＳＩ３に転送する。スレーブＬＳＩ３は、先に述べたデータストローブ復元を行い、マスターＬＳＩ２からのデータを取り込む。図１０の記号「ｒ．Slave　LSI1　受信」は、復元ストローブによるデータ取り込み動作を示す。
　最後に、図１０の記号「t.Slave　LSI1→Slave　LSI2」および記号「u.　Slave　LSI2受信」は、スレーブＬＳＩ４の動作を示す。スレーブＬＳＩ４は、スレーブＬＳＩ３と同様の動作を行う。ただし、本実施の形態において、スレーブＬＳＩ４はレジスタ設定を行う最終のＬＳＩ（半導体集積回路装置）になるため、自身のレジスタ設定値を取り込んだら、初期化の動作を終える。
　（レジスタの初期設定の処理）
　図１１は、マスターＬＳＩが実行するレジスタ設定の初期化フロー図である。
　（Ｓ１０）マスターＬＳＩ２に供給するリファレンスクロック（２５ＭＨｚのクロック）をオンする。次に、マスターＬＳＩ２の電源を投入する。更に、マスターＬＳＩ２のリセットを解除する。これにより、マスターＬＳＩ２は動作を開始する。
　（Ｓ１２）マスターＬＳＩ２のＰＲＯＭ読み出し回路６０が自立的に動作する。即ち、マスターＬＳＩ２は、ＰＲＯＭ制御回路６０を起動する。
　（Ｓ１４）起動したＰＲＯＭ制御回路６０はメモリ（PROM）１に記憶された初期レジスタ設定値を読み出し、自身のシフトレジスタ６０にデータを取り込む。
　（Ｓ１６）マスターＬＳＩ２のマルチバス送信制御回路６２は、シフトレジスタ６０に必要なデータ長である２５６ビットの設定値を読み込んだかを判定する。
　（Ｓ１８）マルチバス送信制御回路６２は、シフトレジスタ６０に初期レジスタ設定値を読み込んだと判定すると、機能回路５のレジスタ５０にシフトレジスタ６０のレジスタ設定値を取り込む。マスターＬＳＩ２の機能回路５は、初期レジスタ設定値を取り込んだのち、それらの値を用い、マスターＬＳＩ２の内部クロックを発振させる。これにより、マスターＬＳＩ２の初期設定は完了する。
　（Ｓ２０）マスターＬＳＩ２のマルチバス送信制御回路６２は、自身の初期設定が完了したのちに、後続ＬＳＩ（チップ）が存在するかを判断する。マルチバス送信制御回路６２は、後続ＬＳＩ（チップ）が存在しないと判断した場合、設定処理を終了する。
　（Ｓ２２）マルチバス送信制御回路６２は、後続ＬＳＩ（チップ）が存在すると判断した場合、信号線Ｓ１を介しスレーブＬＳＩ３に復元用データストローブ信号を転送する。
　（Ｓ２４）マルチバス送信制御回路６２は、続けてシフトレジスタ６４の保持データを信号線Ｓ１を介しスレーブＬＳＩ３に転送する。データストローブ信号とデータの転送に関しては、図９を用いて説明した通りである。即ち、マスターＬＳＩ２は、データ転送時には、図９で示したような動作を行うため、マスターＬＳＩ２は、メモリ（PROM）１からデータを読み出し、スレーブＬＳＩに送信するべきデータ（初期レジスタ設定）を送信する。
　（Ｓ２６）転送データはスレーブＬＳＩの数によって決定されるので、マスターＬＳＩ２は、スレーブＬＳＩの数分繰り返し、動作を続ける。データ転送のメカニズムは図１０で示した通りである。全データの転送が完了すれば、マスターＬＳＩ２は、初期化の設定を終了する。そして、マルチバス送信制御回路６２は、セレクタ６８の選択出力をSide-Band信号に戻す。
　図１２はスレーブＬＳＩが実行するレジスタ設定の初期化フロー図である。
　（Ｓ３０）スレーブＬＳＩ３，４は、マスターＬＳＩ２のステップＳ１０と同じ動作を行う。
　（Ｓ３２）スレーブＬＳＩ３，４では、データストローブ復元制御回路７０が自立的に起動する。これにより、スレーブＬＳＩは、マスターＬＳＩ２からのデータストローブ信号を検出できる状態になる。
　（Ｓ３４）スレーブＬＳＩのデータストローブ復元制御回路７０は、マスターＬＳＩ２からのストローブ信号を検出した場合、データストローブ信号の復元を行う。
　（Ｓ３６）スレーブＬＳＩのシフトレジスタ６４－１は復元されたデータストローブ信号により、信号線Ｓ１から入力されるデータを取り込む。スレーブＬＳＩ３，４のマルチバス送信制御回路６２は、シフトレジスタ６４－１に必要なデータ長である２５６ビットの設定値を読み込んだかを判定する。
　（Ｓ３８）マルチバス送信制御回路６２は、シフトレジスタ６４－１に初期レジスタ設定値を読み込んだと判定すると、機能回路５のレジスタ５０にシフトレジスタ６４－１のレジスタ設定値を取り込む。スレーブＬＳＩ３，４の機能回路５は、初期レジスタ設定値を取り込んだのち、それらの値を用い、スレーブＬＳＩ３，４の内部クロックを発振させる。これにより、スレーブＬＳＩ３，４の初期設定は完了する。
　（Ｓ４０）スレーブＬＳＩ３，４のマルチバス送信制御回路６２は、自身の初期設定が完了したのちに、後続ＬＳＩ（チップ）が存在するかを判断する。マルチバス送信制御回路６２は、後続ＬＳＩ（チップ）が存在しないと判断した場合、設定処理を終了する。
　（Ｓ４２）マルチバス送信制御回路６２は、後続ＬＳＩ（チップ）が存在すると判断した場合、信号線Ｓ２を介しスレーブＬＳＩ４に復元用データストローブ信号を転送する。
　（Ｓ４４）マルチバス送信制御回路６２は、続けてシフトレジスタ６４－１の保持データを信号線Ｓ２を介しスレーブＬＳＩ４に転送する。
　（Ｓ４６）転送データはスレーブＬＳＩの数によって決定されるので、スレーブＬＳＩ３は、他のスレーブＬＳＩの数分繰り返し、動作を続ける。初期化の設定を終了すると、マルチバス送信制御回路６２は、セレクタ６８の選択出力をSide-Band信号に移す。
　以上の動作によって、マスターＬＳＩ２及びスレーブＬＳＩ３，４の初期レジスタの設定が実行される。
　図１３は、本実施の形態による初期レジスタ設定時間の説明図である。図１３はレジスタ数（レジスタのビット数）Ｒを２５６ビット、１サイクル時間Ｔを１０μｓｅｃとした場合のスレーブの数に対応する初期レジスタの設定時間（ｍｓｅｃ）の対応表を示す。スレーブ数をＮとすると、初期レジスタ時間Ｓは、以下の式で与えられる。
　初期レジスタ設定時間(t)　[S]　=　{(2R+2+1/2)+(R+2+1/2)・N+(R+2)(N-1)}・T　（N>0）
　図１３は、スレーブ数Ｎを「１」～「７」まで変えた場合の初期レジスタの設定時間を示す。図１３に示すように、スレーブ数が多い場合（例えば、スレーブ数が７）でも、数十ｍｓｅｃの時間で設定を完了できる。尚、図１３の例は、初期レジスタを設定する時間のみを示しており、初期化中に必要な電源をオンする、ＬＳＩ（半導体集積回路装置）のリセットを解除する動作などの時間は含まない。
　（電子システムの他の実施の形態）
　図１４は、電子システムの他の実施の形態のブロック図である。図１４は、ＣＰＵ／メモリボードを示す。図１４に示すように、ＣＰＵ／メモリボードは、ＣＰＵ(演算処理ユニット：Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ)１と複数のメモリアクセスコントローラ（ＭＡＣ）６，６－１，６－２と複数のメモリ８－１～８－３とを有する。ＣＰＵ１は、１台又は複数のＣＰＵを有する。
　各メモリ８－１～８－３は、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）で構成される。このメモリ８－１～８－３は、好ましくは、ＤＩＭＭ（Ｄｕａｌ　Ｉｎｌｉｎｅ　Ｍｅｍｏｒｙ　Ｍｏｄｕｌｅ）で構成される。
　第１のメモリアクセスコントローラ６は、第１のメモリ８－１に接続し、ＣＰＵ１の指示により第１のメモリ８－１をリード／ライト制御する。第２のメモリアクセスコントローラ６－１は、第２のメモリ８－２に接続し、ＣＰＵ１の指示により第２のメモリ８－２をリード／ライト制御する。第３のメモリアクセスコントローラ６－２は、第３のメモリ８－３に接続し、ＣＰＵ１の指示により第３のメモリ８－３をリード／ライト制御する。
　メモリアクセスコントローラ６，６－１，６－２は、接続されるメモリのタイプ、メモリの速度、メモリの台数等に応じた設定値を要する。メモリアクセスコントローラ６、６－１、６－２はこの設定値をレジスタに格納し、機能回路（メモリアクセス回路）のリード／ライトのタイミング等を調整する。
　本実施の形態では、ＣＰＵ／メモリボードに各メモリアクセスコントローラの設定値を格納した不揮発性メモリ（ＰＲＯＭ）５を設ける。そして、不揮発性メモリ５を第１のメモリアクセスコントローラ６に接続する。第１のメモリアクセスコントローラ６は、信号線Ｓ１で第２のメモリアクセスコントローラ６－１に接続し、第２のメモリアクセスコントローラ６－１は、信号線Ｓ２を介し第３のメモリアクセスコントローラ６－２に接続する。
　即ち、図１及び図２で説明したマスターＬＳＩ２が、第１のメモリアクセスコントローラ６であり、スレーブＬＳＩ３，４が、第２、第３のメモリアクセスコントローラ６―１、６－２に相当する。従って、メモリアクセスコントローラ６，６－１，６－２のレジスタの初期設定は、図１乃至図１２で説明したデータストローブの復元及びデータの転送で行うことができる。
　この信号線Ｓ１、Ｓ２に前述のサイドバンド（Ｓｉｄｅｂａｎｄ）信号線を用いる。メモリアクセスコントローラ６，６－１，６－２は、通常運用時にサイドバンド信号線により、エラー等の状態通知を行う。このサイドバンド信号線を用いることにより、初期設定用の信号線が不要となるため、設計コストを低減できる。又、システムマネージメントデバイスに依らないため、システムの複雑性を低減でき、設計工数を削減できる。更に、初期化制御回路６，６－１は、各システムで共用の使用が見込まれ、設計工数の削減が行える。
　本実施の形態では、サイドバンド（Ｓｉｄｅｂａｎｄ）信号線を用いる例で説明したが、本発明はこれに限定するものではなく、その他のＬＳＩ間を接続する信号線を使用することができる。
　（他の実施の形態）
　前述の実施の形態では、メモリアクセスコントローラの初期設定の例で説明したが、ＣＰＵの初期設定や他の機能回路の初期設定にも適用できる。
　以上、本発明を実施の形態により説明したが、本発明の趣旨の範囲内において、本発明は、種々の変形が可能であり、本発明の範囲からこれらを排除するものではない。
　複数の半導体集積回路装置を具備するシステムにおいて、半導体集積回路装置を数珠つなぎの状態で１本の信号線で接続し、不揮発性メモリに格納した各半導体集積回路装置の設定データを順次読み出し、半導体集積回路装置間で伝送するため、初期レジスタ設定のための特別なインタフェースを削減し、初期レジスタの設定が可能となる。このため、半導体集積回路装置の設計工数及び設計コストを低減できる。
１　不揮発性メモリ
２　マスターＬＳＩ
３，４　スレーブＬＳＩ
５　機能回路
６、６－１　初期化制御回路
５０　設定レジスタ
６０　ＰＲＯＭ制御回路
６２　マルチバス送信制御回路
６４，６４－１　シフトレジスタ
６６　ストローブ信号生成回路
６８　セレクタ
７０　データストローブ信号復元制御回路
Ｓ１，Ｓ２　信号線

Claims (14)

  1. 　電子システムであって、
    　互いに１本の信号線で接続され、設定された設定データにより所定の機能を実行する機能回路を備えた複数の半導体集積回路装置と、
    　前記複数の半導体集積回路装置の各々の前記設定データを格納する記憶ユニットとを有し、
    　前記複数の半導体集積回路装置の一の半導体集積回路装置は、
    　前記記憶ユニットから前記複数の半導体集積回路装置の各々の前記設定データを順次読み出し、前記一の半導体集積回路装置の設定データを前記機能回路に設定し、他の前記半導体集積回路装置の前記設定データを前記信号線を介し前記他の半導体集積回路装置に転送する初期化制御回路を有する
    　ことを特徴とする電子システム。
  2. 　請求項１の電子システムにおいて、
    　前記他の半導体集積回路装置は、
    　前記一の半導体集積回路装置の前記初期化制御回路から前記信号線を介しストローブ信号を受信し、前記ストローブ信号に基づいて、ストローブ信号を復元し、復元したストローブ信号に基づいて、前記信号線から受信した前記設定データをレジスタに取り込む第２の初期化制御回路を有する
    　ことを特徴とする電子システム。
  3. 　請求項１の電子システムにおいて、
    　前記初期化制御回路は、
    　前記設定データを取り込むシフトレジスタと、
    　前記シフトレジスタに取り込んだ設定データが前記一の半導体集積回路装置の設定データであるか、前記他の半導体集積回路装置の設定データであるか否かを判定し、前記シフトレジスタに保持された前記一の半導体集積回路装置の設定データを前記機能回路に設定し、前記シフトレジスタに保持された前記他の前記半導体集積回路装置の前記設定データを前記信号線を介し前記他の半導体集積回路装置に転送する制御回路とを有する
    　ことを特徴とする電子システム。
  4. 　請求項３の電子システムにおいて、
    　前記一の半導体集積回路装置の初期化制御回路は、
    　前記他の半導体集積回路装置に送信するストローブ信号を生成するストローブ信号生成回路を更に有する
    　ことを特徴とする電子システム。
  5. 　請求項１の電子システムにおいて、
    　前記一の半導体集積回路装置の初期化制御回路の制御回路は、
    　前記設定データの一部を解析し、設定データが前記一の半導体集積回路装置の設定データであるか、前記他の半導体集積回路装置の設定データであるか否かを判定する
    　ことを特徴とする電子システム。
  6. 　請求項２の電子システムにおいて、
    　前記他の半導体回路装置の前記初期化制御回路は、
    　前記設定データを取り込むシフトレジスタと、
    　前記シフトレジスタに取り込んだ設定データが前記他の半導体集積回路装置の設定データであるか、前記他の半導体集積回路装置に第２の信号線を介し接続された更に他の半導体回路装置の設定データであるか否かを判定し、前記シフトレジスタに保持された前記他の半導体集積回路装置の設定データを前記機能回路に設定し、前記シフトレジスタに保持された前記更に他の前記半導体集積回路装置の前記設定データを前記第２の信号線を介し前記更に他の半導体集積回路装置に転送する制御回路とを有する
    　ことを特徴とする電子システム。
  7. 　請求項６の電子システムにおいて、
    　前記他の半導体集積回路装置の初期化制御回路は、
    　前記更に他の半導体集積回路装置に送信するストローブ信号を生成するストローブ信号生成回路を更に有する
    　ことを特徴とする電子システム。
  8. 　請求項６の電子システムにおいて、
    　前記他の半導体集積回路装置の初期化制御回路の制御回路は、
    　前記設定データの一部を解析し、設定データが前記他の半導体集積回路装置の設定データであるか、前記更に他の半導体集積回路装置の設定データであるか否かを判定する
    　ことを特徴とする電子システム。
  9. 　請求項１の電子システムにおいて、
    　前記信号線が、前記各半導体集積回路装置の前記機能回路間の通信のための信号線である
    　ことを特徴とする電子システム。
  10. 　設定された設定データにより所定の機能を実行する機能回路と、
    　複数の半導体集積回路装置の各々の前記設定データを格納する記憶ユニットから前記複数の半導体集積回路装置の各々の前記設定データを順次読み出し、前記機能回路の設定データを前記機能回路に設定し、他の前記半導体集積回路装置の機能回路の前記設定データを１本の信号線を介し前記他の半導体集積回路装置に転送する初期化制御回路を有する
    　ことを特徴とする半導体集積回路装置。
  11. 　請求項１０の半導体集積回路装置において、
    　前記初期化制御回路は、
    　前記設定データを取り込むシフトレジスタと、
    　前記シフトレジスタに取り込んだ設定データが前記一の半導体集積回路装置の設定データであるか、前記他の半導体集積回路装置の設定データであるか否かを判定し、前記シフトレジスタに保持された前記一の半導体集積回路装置の設定データを前記機能回路に設定し、前記シフトレジスタに保持された前記他の前記半導体集積回路装置の前記設定データを前記信号線を介し前記他の半導体集積回路装置に転送する制御回路とを有する
    　ことを特徴とする半導体集積回路装置。
  12. 　請求項１０の半導体集積回路装置において、
    　前記初期化制御回路は、
    　前記他の半導体集積回路装置に送信するストローブ信号を生成するストローブ信号生成回路を更に有する
    　ことを特徴とする半導体集積回路装置。
  13. 　請求項１１の半導体集積回路装置において、
    　前記制御回路は、
    　前記設定データの一部を解析し、設定データが前記一の半導体集積回路装置の設定データであるか、前記他の半導体集積回路装置の設定データであるか否かを判定する
    　ことを特徴とする半導体集積回路装置。
  14. 　請求項１０の半導体集積回路装置において、
    　前記信号線が、前記各半導体集積回路装置の前記機能回路間の通信のための信号線である
    　ことを特徴とする半導体集積回路装置。
PCT/JP2010/063421 2010-08-06 2010-08-06 半導体集積回路装置及び半導体集積回路装置を搭載した電子システム WO2012017558A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012527525A JP5472469B2 (ja) 2010-08-06 2010-08-06 半導体集積回路装置及び半導体集積回路装置を搭載した電子システム
PCT/JP2010/063421 WO2012017558A1 (ja) 2010-08-06 2010-08-06 半導体集積回路装置及び半導体集積回路装置を搭載した電子システム
US13/748,793 US20130138943A1 (en) 2010-08-06 2013-01-24 Semiconductor integrated circuit device and electronic system mounted the semiconductor integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2010/063421 WO2012017558A1 (ja) 2010-08-06 2010-08-06 半導体集積回路装置及び半導体集積回路装置を搭載した電子システム

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/748,793 Continuation US20130138943A1 (en) 2010-08-06 2013-01-24 Semiconductor integrated circuit device and electronic system mounted the semiconductor integrated circuit device

Publications (1)

Publication Number Publication Date
WO2012017558A1 true WO2012017558A1 (ja) 2012-02-09

Family

ID=45559088

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/063421 WO2012017558A1 (ja) 2010-08-06 2010-08-06 半導体集積回路装置及び半導体集積回路装置を搭載した電子システム

Country Status (3)

Country Link
US (1) US20130138943A1 (ja)
JP (1) JP5472469B2 (ja)
WO (1) WO2012017558A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020190916A (ja) * 2019-05-22 2020-11-26 セイコーエプソン株式会社 データ転送回路、電子部品、電子機器及び移動体

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0628058A (ja) * 1992-07-09 1994-02-04 Fujitsu Ltd イニシャライズ制御方式
JPH11136244A (ja) * 1997-10-27 1999-05-21 Omron Corp 入出力装置の制御方法
JP2001310281A (ja) * 2000-04-27 2001-11-06 Sony Corp コンフィギュレーション取得方法並びに状態検出方法
JP2006129235A (ja) * 2004-10-29 2006-05-18 Tokyo Electron Device Ltd ネットワークシステム、マスターデバイス、スレーブデバイス、ネットワークシステムの立ち上げ制御方法。

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6097211A (en) * 1996-07-18 2000-08-01 Altera Corporation Configuration memory integrated circuit
JP2005057451A (ja) * 2003-08-01 2005-03-03 Matsushita Electric Ind Co Ltd プログラマブル論理回路
JP2007257462A (ja) * 2006-03-24 2007-10-04 Nec Corp バスリセット・システム及び方法
US7757073B2 (en) * 2006-10-25 2010-07-13 Nvidia Corporation System configuration data sharing between multiple integrated circuits

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0628058A (ja) * 1992-07-09 1994-02-04 Fujitsu Ltd イニシャライズ制御方式
JPH11136244A (ja) * 1997-10-27 1999-05-21 Omron Corp 入出力装置の制御方法
JP2001310281A (ja) * 2000-04-27 2001-11-06 Sony Corp コンフィギュレーション取得方法並びに状態検出方法
JP2006129235A (ja) * 2004-10-29 2006-05-18 Tokyo Electron Device Ltd ネットワークシステム、マスターデバイス、スレーブデバイス、ネットワークシステムの立ち上げ制御方法。

Also Published As

Publication number Publication date
JPWO2012017558A1 (ja) 2013-09-19
US20130138943A1 (en) 2013-05-30
JP5472469B2 (ja) 2014-04-16

Similar Documents

Publication Publication Date Title
TWI679539B (zh) 主從式系統、指令執行方法與資料存取方法
US7624225B2 (en) System and method for providing synchronous dynamic random access memory (SDRAM) mode register shadowing in a memory system
US7610423B2 (en) Service interface to a memory system
US7165159B2 (en) Memory system
US7529112B2 (en) 276-Pin buffered memory module with enhanced fault tolerance and a performance-optimized pin assignment
US7640386B2 (en) Systems and methods for providing memory modules with multiple hub devices
US7233541B2 (en) Storage device
US7389375B2 (en) System, method and storage medium for a multi-mode memory buffer device
US8015426B2 (en) System and method for providing voltage power gating
US7979616B2 (en) System and method for providing a configurable command sequence for a memory interface device
US20170147263A1 (en) Memory buffers and modules supporting dynamic point-to-point connections
EP2122626A1 (en) Id generation apparatus and method for serially interconnected devices
US20030182495A1 (en) Memory device having automatic protocol detection
JP5472469B2 (ja) 半導体集積回路装置及び半導体集積回路装置を搭載した電子システム
JP2008502094A (ja) メモリテストモードインターフェース方法及び装置
US9377957B2 (en) Method and apparatus for latency reduction
CN103106157B (zh) 存储器控制元件
JP2008176518A (ja) マイクロコンピュータ
KR100532608B1 (ko) 직/병렬화회로를 구비한 버스시스템
JP2014232414A (ja) Ｉ２ｃ通信スレーブ装置
JPH11328961A (ja) 電子回路装置及びインタフェース回路
JP2004054709A (ja) バスライン制御回路
JP2008226276A (ja) プログラマブルコントローラ
JP2007334600A (ja) 半導体集積回路装置
JP2000172554A (ja) Ｓｄｒａｍ使用の画像形成装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10855647

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2012527525

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10855647

Country of ref document: EP

Kind code of ref document: A1