CN100442262C - 具有多位预取结构的数据反相电路的集成电路及操作方法 - Google Patents

Abstract

集成电路器件包括数据反相电路，所述数据反相电路被配置为计算与由数据反相电路先前产生的输出数据的有序组并行的输入数据的至少第一有序组和第二有序组。所述数据反相电路还被配置为只要在输入数据的第一有序组和输出数据的有序组之间的位差数目大于输入数据的第一有序组尺寸的一半，以及在输入数据的第二有序组和输入数据的第一有序组的形式之间的位差数目大于输入数据的第二有序组尺寸的一半，则在其输出端产生输入数据的第一和第二有序组的反相形式作为并行的数据的第一和第二有序组的形式。

Description

具有多位预取结构的数据反相电路的集成电路及操作方法

本申请是2003年3月26日申请的美国专利申请第10/397773号的部分继续(CIP)申请，在此引入其公开作为参考。本申请还要求2003年12月13日申请的韩国申请第2003-90939号的优先权，在此引入其公开作为参考。

技术领域

本发明涉及集成电路器件，特别是涉及具有高数据带宽的集成电路器件。

背景技术

支持高数据带宽的集成电路器件可能遭受同步开关噪声(SimultaneousSwitching Noise，SSN)，特别在高频切换多个输出管脚或驱动并行的信号线组(例如总线)时。减小SSN的常规技术包括使用数据反相电路，该数据反相电路运行以限制在连续数据输出周期期间切换值的并行数据信号的数目。例如，图1示出了包括输入异或电路11、数据比较器13和输出异或电路12的常规数据反相电路10。输入异或电路11接收多个当前的输入信号FDO1-FDO8和多个从数据反相电路10的并行输出管脚反馈回来的先前输出信号DO1-DO8。输入异或电路11内的异或逻辑门产生多个提供到数据比较器13的输入端的信号。数据比较器13被配置为产生标志信号(FLG)，只要数据对(FDO1，DO1)、(FDO2，DO2)、(FDO3，DO3)、(FDO4，DO4)、(FDO5，DO5)、(FDO6，DO6)、(FDO7，O7)以及(FDO8，DO8)之间的位差(Δ)的数目大于或等于四(4)，该标志信号就具有等于1的逻辑值。该标志信号也指称作奇偶信号(S)。因此如果DO1-DO8的先前值＝[00000000]以及FDO1-FDO8的新数值＝[11111110]，那么因为Δ＝7，所以标志信号FLG将具有1值。在此情况下，新输出信号DO1-DO8将等于[00000001]，意味着仅有一个输出管脚在老输出信号和新输出信号之间切换值。标志信号FLG还将被提供作为数据反相电路10的输出，以便接收该输出信号的电路或器件可以正确地译码它们的值。相反，如果DO1-DO8的先前值＝[00001111]以及FDO1-FDO8的新数值＝[00000001]，那么因为Δ＝3，所以标志信号FLG将具有0值。在此情况下，通过输出异或电路12将不执行数据反相操作，以及将产生的新输出信号DO1-DO8为[00000001]。

本领域技术人员将理解，在输出异或电路12内的或非门的输入端上接收的标志信号FLG的接收可能相对于当前输入信号FDO1-FDO8的上升沿被延迟，所述FDO1-FDO8输入信号是在确定标志信号FLG的值时估计的。具体地说，由输入异或电路11和数据比较器13产生的延时的和可能等于当前输入信号FDO1-FDO8的上升沿和由输出异或电路12接收的标志信号FLG的上升之间的延迟。该延迟可以使输出异或电路12的输出端存在的数据有效窗(datavalid window)的宽度减小，且因此减小数据反相电路10的最大工作频率。

授予Takashima的美国专利第5931927号中公开了用于减小并行输出信号到数据总线的集成电路中的SSN的另一常规技术。具体地说，′927专利的图3图示了产生m-位数据信号和一位奇偶信号到总线的输入/输出装置。如有必要，可以被反相m-位数据信号的一半，以使在输出周期期间产生的″1″信号值的数目更近似等于″0″信号值的数目。具体，′927专利示出了电路A(左侧)和电路A(右侧)，每个电路接收1/2m位数据。如果电路A(左侧)和电路A(右侧)都接收逻辑1信号，那么从两个电路输出的奇偶校验输出将等于″1″，它反映了存在″1″比″0″多的事实。当这些发生时，由exclusive XNOR门产生的数据反相标志将被设为逻辑1值。当数据反相标志设为逻辑1值时，那么电路A的输出(右侧)将被数据反相电路反相。由此，输出缓冲器(左侧)将接收来自电路A(左侧)的所有″1″，输出缓冲器(右侧)将接收来自数据反相电路的所有″0″。单位输出缓存器也将产生一个标志信号(F1)，以便一旦数据通过总线，来自电路A的数据反相可以被正确地译码。

因此，在′927专利的图3中，如果第一周期期间提供到电路A(左侧)和电路A(右侧)的m-位数据信号是：11111000和00000111，在第二周期期间提供的m-位数据信号是：00000111和11111000，那么将不设置数据反相标志，在连续的周期期间提供到总线的m-位数据将是：

第一周期：1 1 1 1 1 0 0 0     0 0 0 0 0 1 1 1

         ↓↓↓↓↓↓↓↓     ↓↓↓↓↓↓↓↓

第二周期：0 0 0 0 0 1 1 1     1 1 1 1 1 0 0 0 Δ＝16

因此，使用′927专利的图3的电路，在第一周期期间产生的″1″和″0″的数目是相等的(每个八个)，在第二周期期间产生的″1″和″0″的数目也是相等的(每个八个)。但是，从第一周期到第二周期的位差(Δ)的数目将等于最大值16(即Δ＝16)，这意味着当从第一周期到第二周期通过时，到总线的所有输出信号线将从高到低或从低到高切换。即使在第一周期期间和第二周期期间″1″的总数和″0″的总数保持为大约相等水平，这些高电平的切换也可能导致无法接受的同步开关噪声。

由此，尽管存在这些用于减小同步开关噪声的传统方法，但是仍然需要能处理高数据带宽的数据反相电路，所述数据反相电路对SSN具有高度抗扰性。同时仍然需要可以在高频下操作的数据反相电路。

发明内容

根据本发明实施例的集成电路器件在执行高数据带宽开关操作时减小同步开关噪声。这些器件也使得能够由最初以并行形式产生和处理的数据在数据管脚上以串行形式进行。可以在存储器件内产生并行形式的数据，如具有4位预取(prefetch)的双数据率(DDR)存储器件，或配置为驱动具有并行数据流的多个信号线的、包括总线驱动器电路的其他器件。

在本发明的一些实施例中，提供一种数据反相电路，所述数据反相电路并行处理新数据和计算与先前产生的输出数据相关的新数据，该先前产生的输出数据被反馈作为到数据反相电路的输入。具体地说，数据反相电路被配置为通过执行在数据的第一有序组和第二有序组中的相应位之间的位与位比较，来计算其输入端并行接收的数据的第一有序组和第二有序组之间的位差(bit difference)。数据反相电路还被配置为当数据的第一有序组的形式和第二有序组的形式之间的位差数大于数据的第二有序组内的位数的一半时，在其输出端产生与数据的第二有序组的反相形式并行的数据的第一有序组的形式。数据的第一有序组的形式可能是数据的非反相形式或反相形式。

根据本发明的再一实施例的集成电路器件包括数据反相电路，所述数据反相电路被配置为至少计算与先前输出数据的有序组并行的当前输入数据的第一有序组和第二有序组的值。具体的说，数据反相电路包括主要组合逻辑，被配置为分别输出当前输入数据的第一有序组和第二有序组的反相或非反相形式作为当前输出数据的第一有序组和第二有序组。这些主要组合逻辑被配置为将在先输出数据的有序组和当前输出数据的第一有序组之间的位反相的数目(Δ)保持在小于或等于当前输出数据的第一有序组的尺寸的一半。该逻辑还被配置为将当前输出数据的第一有序组和当前输出数据的第二有序组之间的位反相的数目(Δ)保持在小于或等于当前输出数据的第二有序组的尺寸的一半。以此方式，经历从一个周期转换到下一周期的信号线或管脚的数目可以保持相对小，由此抑制同步开关噪声。在本发明的再一实施例中，数据反相电路可以包括多个延迟电路，被配置为产生数据的有序组的延迟形式。提供这些延迟电路以缩小数据的有序组的延迟形式和外部奇偶校验信号的产生之间的延迟余量。

根据本发明的再一实施例，提供一种具有多种位预取结构的半导体器件的数据反相电路，该数据反相电路包括多个反相电路。多个反相电路并行接收与在先前时钟周期期间输出的输出数据(下面称为初始输入数据)同时预取的多个输入数据，为多个输入数据执行反相/非反相，并产生多个输出数据。多个反相电路的每一个接收初始输入数据和多个输入数据中的在输出顺序上相邻的两个输入数据，确定两个输入数据的相应位反相的数目，并根据确定的结果为两个输入数据的后面一个执行反相/非反相。

最好是，多个反相电路的至少一个包括第一逻辑电路、比较器和第二逻辑电路。第一逻辑电路接收多个输入数据中的初始输入数据和第一输入数据，确定有多少初始输入数据的位与第一输入数据的相应位反相，并根据确定的结果输出内部逻辑信号。比较器响应于内部逻辑信号而输出标志信号。第二逻辑电路响应于标志信号而反相并输出第一输入数据作为多个输出数据的第一输出数据或输出未反相的第一输入数据。

最好是，多个反相电路的至少一个包括第一逻辑电路、比较器、标志信号发生器和第二逻辑电路。第一逻辑电路接收多个输入数据中的第J(J是大于1的正整数)输入数据和第J-1输入数据，确定有多少第J输入数据的位分别与第J-1输入数据的相应位反相，根据确定的结果输出内部逻辑信号。比较器响应于内部逻辑信号而输出内部标志信号。标志信号发生器电路响应于第J-1标志信号反相并输出内部标志信号作为第J标志信号或输出未反相的内部标志信号作为第J标志信号。第二逻辑电路响应于第J标志信号而反相并输出第J输入数据作为多个输出数据中的第J输出数据或输出未反相的第J输入数据作为第J输出数据。

最好是，多个反相电路的至少一个包括第一逻辑电路、比较电路、选择器和第二逻辑电路。第一逻辑电路接收多个输入数据中的第J(J是大于1的正整数)输入数据和第J-1输入数据，确定有多少第J输入数据的位与第J-1输入数据的相应位反相，根据确定的结果输出内部逻辑信号。比较电路响应于内部逻辑信号而输出内部标志信号和反相的内部标志信号。选择器响应于第J-1标志信号选择内部标志信号和反相的内部标志信号的任意一个并输出所选择的信号作为第一标志信号。第二逻辑电路响应于第J标志信号，反相并输出第J输入数据作为多个输出数据中的第J输出数据以及输出未反相的第J输入数据。

最好是，多个反相电路的至少一个还包括延迟电路，该延迟电路接收第一输入数据，延迟第一输入数据预定时间，并输出延迟的第一输入数据到第二逻辑电路。其中预定时间是在第一输入数据输入到第一逻辑电路之后直到标志信号从比较器输出为止所花费的时间。

最好是，多个反相电路的至少一个还包括延迟电路，该延迟电路接收第J输入数据，延迟第J输入数据预定时间，并输出延迟的第J输入数据到第二逻辑电路，其中预定时间是在第J输入数据输入到第一逻辑电路之后直到从标志信号发生器输出第J标志信号为止所花费的时间。

根据本发明的另一方面，提供一种在具有多位预取结构的半导体器件中使用的数据反相方法，该方法包括：(a)并行接收与在先前时钟周期期间输出的输出数据(下面，称为初始输入数据)同时预取的多个输入数据；(b)确定在初始输入数据和多个输入数据中在输出顺序上相邻的两个输入数据的相应位彼此反相的位数，并根据确定的结果产生多个标志信号；以及(c)响应于多个标志信号对多个输入数据执行反相/非反相，以及产生多个输出数据。

附图说明

通过参考附图对其示例性实施例的详细描述将使本发明的上述及其他特点和优点变得更明显，其中：

图1图示了常规数据反相电路；

图2是包括根据本发明的数据反相电路的半导体存储器的框图；

图3是根据本发明实施例、在图2中示出的数据反相电路的详细框图；

图4是图3中示出的第一反相电路的详细电路图；

图5是图3中示出的第二反相电路的详细电路图；

图6是说明图3中示出的比较器的例子的电路图；

图7是根据本发明另一实施例的、在图2中示出的数据反相电路的详细框图；

图8是图7中示出的第二反相电路的详细电路图；

图9是图示了图7中所示的比较电路的例子的电路图；

图10是根据本发明另一实施例的、在图2中示出的数据反相电路的详细框图；

图11a是用于图3中示出的第二逻辑电路的输入信号的时序图；

图11b是用于图10中示出的第二逻辑电路的输入信号的时序图；以及

图12是比较数据反相电路的框图。

具体实施方式

现在将参考附图更详细地描述本发明，其中示出了本发明的优选实施例。但是，本发明可以以多种不同形式体现，不应该认为限于在此阐述的实施例；相反，提供这些实施例以便本公开是彻底的和完全的，并将本发明的范围完全传递给本技术领域人员。相同的附图标记始终表示相同元件，在其上的信号线和信号可以由相同的参考符号表示。信号也可以被同步和/或经过较少的布尔运算(例如，反相)而不被认为是不同的信号。而且，当器件或元件被表示为对一个(多个)信号的响应时，可以直接响应于一个(多个)信号或间接响应于一个(多个)信号(例如，响应于由所述一个(多个)信号衍生的另一个(多个)信号)。

图2是包括根据本发明的数据反相电路的半导体存储器的框图。图2示出了具有4位预取结构(pre-fetch)的半导体存储器100，包括8个DQ焊盘(pad)DQ1至DQ8。参考图2，半导体存储器100包括存储单元阵列110、数据反相电路200、数据输出缓存器120和标志信号缓存器130。存储单元阵列110响应于数据读命令同时预取第一至第四输入数据FDOi_1至FDOi_4(i＝1至8)和并行输出第一至第四输入数据FDOi_1至FDOi_4。第一至第四输入数据FDOi_1至FDOi_4均包括8位数据，每一输入数据对应于8个DQ焊盘DQ1至DQ8。结果，响应于数据读命令，从存储单元阵列110读出四组八位数据/组(即32位)。

在图2中，FDOi_1表示将从第i个DQ焊盘首先输出的一位数据，FDOi_2表示将从第i个DQ焊盘第二输出的一位数据。同样，FDOi_3表示将从第i个DQ焊盘第三输出的一位数据，FDOi_4表示将从第i个DQ焊盘第四输出的一位数据。因此，第8个DQ焊盘上输出的数据表示序列FDO8_1、FDO8_2、FDO8_3和FDO8_4。

数据反相电路200接收从存储单元阵列110输出的第一至第四输入数据FDOi_1至FDOi_4，并决定是否分别反相第一至第四输入数据FDOi_1至FDOi_4的每一输入数据。然后，数据反相电路200根据决定的结果，反相并输出第一至第四输入数据FDOi_1至FDOi_4的每一输入数据或输出未反相的第一至第四输入数据FDOi_1至FDOi_4的每一数据，作为第一至第四输出数据DOi_1至DOi_4(i＝1至8)。此外，数据反相电路200输出标志信号Sj(j＝1至4)，表示第一至第四输入数据FDOi_1至FDOi_4中的哪个数据被反相。该标志信号也可以称为奇偶信号。

数据输出缓存器120接收从数据反相电路200输出的第一至第四输出数据DOi_1至DOi_4，并通过第一至第八DQ焊盘DQ1至DQ8输出第一至第四输出数据DOi_1至DOi_4到半导体存储器100外部。

其间，从数据反相电路200输出的标志信号Sj(j＝1至4)通过标志信号缓存器130输出到半导体存储器100外部。标志信号最好通过数据掩蔽管脚(下文称为DM管脚)输出到半导体存储器100外部。DM管脚是与数据管脚分开的管脚，通常包括在SDRAM中。在写模式中，DM管脚用来掩蔽(mask)输入数据，亦即它用于防止输入数据写入半导体存储器。DM管脚通常不用于读模式。由此，由于常规DM管脚用于输出标志信号，因此半导体存储器不需要用于输出标志信号的额外管脚。

图3是根据本发明的实施例的、图2所示数据反相电路的详细框图。参考图3，数据反相电路200包括第一至第四反相电路201至204。图3示出了包括根据4位预取方案的4个反相电路的数据反相电路200。数据反相电路200中包括的反相电路的数目可以根据预取方案而改变。例如，如果使用6位预取方案，那么数据反相电路将包括六个反相电路。

第一至第四反相电路201至204包括第一逻辑电路211至214、比较器221至224以及第二逻辑电路231至234。此外，第二至第四反相电路202至204还包括标志信号发生器242至244。在第一反相电路201中，第一逻辑电路211接收8位的第一输入数据FDOi_1和在先前时钟周期期间从第四反相电路204输出的8位的第四输出数据DOi_4′，并输出内部逻辑信号XOi_1(i＝1至8)。更详细地，第一逻辑电路211确定多少位的第一输入数据FDOi_1与第四输出数据DOi_4′的对应位反相(toggle)，并根据所确定的结果输出内部逻辑信号XOi_1。比较器221响应于内部逻辑信号XOi_1输出第一标志信号S1。第二逻辑电路231响应于第一标志信号S1反相并输出第一输入数据FDOi_1或者输出未反相的第一输入数据FDOi_1作为第一输出数据DOi_1。这里，第四输出数据FDOi_4′被锁存电路(未示出)锁存。此外，第一输入数据FDOi_1是在同时预取的第一至第四输入数据FDOi_1、FDOi_2、FDOi_3和FDOi_4中首先通过第一至第八DQ焊盘输出的数据。后面将参考图4更详细地描述第一反相电路201。

在第二反相电路202中，第一逻辑电路212接收8位的第一输入数据FDOi_1和8位的第二输入数据FDOi_2，输出内部逻辑信号XOi_2(i＝1至8)。更详细地，第一逻辑电路212确定多少位的第一输入数据FDOi_1与第二输入数据FDOi_2的对应位反相，并根据所确定的结果输出内部逻辑信号XOi_2。比较器222响应于内部逻辑信号XOi_2输出第一内部标志信号P1。标志信号发生器242响应于第一标志信号S1反相并输出第一内部标志信号P1或者输出未反相的第一内部标志信号P1作为第二标志信号S2。第二逻辑电路232响应于第二标志信号S2反相并输出第二输入数据FDOi_2或者输出未反相的第二输入数据FDOi_2作为第二输出数据DOi_2。这里，第二输入数据FDOi_2是在同时预取的第一至第四输入数据FDOi_1、FDOi_2、FDOi_3和FDOi_4当中通过第一至第八DQ焊盘第二输出的数据。后面将参考图5更详细地描述第二反相电路202。

在第三反相电路203中，第一逻辑电路213接收8位的第二输入数据FDOi_2和8位的第三输入数据FDOi_3，并输出内部逻辑信号XOi_3(i＝1至8)。更详细地，第一逻辑电路213确定多少位的第二输入数据FDOi_2与第三输入数据FDOi_3的对应位反相，并根据所确定的结果输出内部逻辑信号XOi_3。比较器223响应于内部逻辑信号XOi_3输出第二内部标志信号P2。标志信号发生器243响应于第二标志信号S2反相并输出第二内部标志信号P2或输出未反相的第二内部标志信号P2作为第三标志信号S3。第二逻辑电路233响应于第三标志信号S3反相并输出第三输入数据FDOi_3或者输出未反相的第三输入数据FDOi_3作为第三输出数据DOi_3。这里，第三输入数据FDOi_3是在同时预取的第一至第四输入数据FDOi_1、FDOi_2、FDOi_3和FDOi_4当中通过第一至第八DQ焊盘第三输出的数据。

在第四反相电路204中，第一逻辑电路214接收8位的第三输入数据FDOi_3和8位的第四输入数据FDOi_4，并输出内部逻辑信号XOi_4(i＝1至8)。更详细地，第一逻辑电路214确定多少位的第三输入数据FDOi_3与第四输入数据FDOi_4的对应位反相，并根据所确定的结果输出内部逻辑信号XOi_4。比较器224响应于内部逻辑信号XOi_4输出第三内部标志信号P3。标志信号发生器244响应于第三标志信号S3反相并输出第三内部标志信号P3或者输出未反相的第三内部标志信号P3作为第四标志信号P4。第二逻辑电路234响应于第四标志信号S4反相并输出第四输入数据FDOi_4或者输出未反相的第四输入数据FDOi_4作为第四输出数据DOi_4。这里，第四输入数据FDOi_1是在同时预取的第一至第四输入数据FDOi_1、FDOi_2、FDOi_3和FDOi_4当中通过第一至第八QD焊盘第四输出的数据。这里，后面将参考图6更详细地描述比较器221至224。

参考图4更详细地描述第一反相电路201。如图4所示，第一反相电路201的第一逻辑电路211和第二逻辑电路231分别包括8个异或门XOR11至XOR18以及XOR 21至XOR 28。这里，根据在同时预取的数据之一中包括的位数，第一逻辑电路211和第二逻辑电路231中包括的异或门的数目不同。

第一逻辑电路211的异或门XOR 11至XOR 18执行8位的第一输入数据FDO1_1至FDO8_1以及在先前时钟周期期间从第四反相电路204输出的8位第四输出数据DO1_4′至DO8_4′的异或操作，从而输出内部逻辑信号XO1_1至XO8_1。更详细地，当第一输入数据FDO1_1至FDO8_1与第四输出数据DO1_4′至DO8_4相同时，异或门XOR 11至XOR 18以低电平输出内部逻辑信号XO1_1至XO8_1。此外，当第一输入数据FDO1_1至FDO8_1与第四输出数据DO1_4′至DO8_4′不同时，亦即，当第一输入数据FDO1_1至FDO8_1与第四输出数据DO1_4′至DO8_4′的相应位反相时，异或门XOR 11至XOR 18以高电平输出内部逻辑信号XO1_1至XO8_1。例如，假定第一输入数据FDO1_1至FDO8_1是″10001111″而第四输出数据DO1_4′至DO8_4′是″11110000″。在此情况下，异或门XOR 11以低电平输出内部逻辑信号XO1，而异或门XOR 12至XOR 18以高电平输出内部逻辑信号XO2_1至XO8_1。

如果内部逻辑信号XO1_1至XO8_1的一半或更多，亦即，内部逻辑信号XO1_1至XO8_1的四个或更多处于高电平，那么比较器221接收内部逻辑信号XO1_1至XO8_1并输出具有高电平的第一标志信号S1。相反，如果少于一半的内部逻辑信号XO1_1至XO8_1，亦即，内部逻辑信号XO1_1至XO8_1的三个或更少处于高电平，那么比较器221输出具有低电平的第一标志信号S1。这里，如果第一标志信号S1处于高电平，这意味着第一输入数据FDO1_1至FDO8_1和第四输出数据DO1_4′至DO8_4′的反相位的数目是总位数的一半或更多。

第二逻辑电路231的异或门XOR 21至XOR 28执行第一输入数据FDO1_1至FDO8_1和第一标志信号S1的异或操作并输出8位的第一输出数据DO1_1至DO8_1。这里，如果第一标志信号S1处于高电平，那么第一输出数据DO1_1至DO8_1与第一输入数据FDO1_1至FDO8_1的反相值相同。此外，如果第一标志信号S1处于低电平，那么第一输出数据DO1_1至DO8_1与第一输入数据FDO1_1至FDO8_1相同。

接下来，将参考图5更详细地描述第二反相电路202。参考图5，第二反相电路202的第一逻辑电路212和第二逻辑电路232分别包括8个异或门XOR 11至XOR 18和XOR 21至XOR 28。第一逻辑电路212的异或门XOR 11至XOR 18执行第一输入数据FDO1_1至FDO8_1和第二输入数据FDO1_2至FDO8_2的异或操作并输出内部逻辑信号XO1_1(XO1-2)至XO8_2。这里，第一逻辑电路212的XOR 11至XOR 18以与图4中所示的第一逻辑电路211的异或门XOR11至XOR 18相同的方式操作，因此省略对其的详细描述。

如果内部逻辑信号XO1_2至XO8_2的一半或更多，亦即，内部逻辑信号XO1_2至XO8_2的四个或更多处于高电平，那么比较器222接收内部逻辑信号XO1_2至XO8_2并输出具有高电平的第一内部标志信号P1。相反，如果少于一半的内部逻辑信号XO1_2至XO8_2，亦即，内部逻辑信号XO1_2至XO8_2的三个或更少处于高电平，那么比较器222输出具有低电平的第一标志信号P1到第一节点ND1。这里，如果第一内部标志信号P1处于高电平，这意味着第一输入数据FDO1_1至FDO8_1和第二输入数据FDO1_2至FDO8_2的反相位数是总位数的一半或更多。

第二反相电路202的标志信号发生器242包括反相器251和252以及开关253和254。在图5中，开关253和254是NMOS晶体管。反相器251反相从第一节点ND1输出的第一内部标志信号P1并输出反相的第一内部标志信号P1B。反相器252反相从第一反相电路201的比较器221输出的第一标志信号S1并输出反相的第一标志信号S1B。

NMOS晶体管253的漏极连接到反相器251的输出端，其源极连接到第二节点ND2。此外，第一标志信号S1输入到NMOS晶体管253的栅极。NMOS晶体管254的漏极连接到第一节点ND1，其源极连接到第二节点ND2。此外，反相的第一标志信号S1B输入到NMOS晶体管254的栅极。

NMOS晶体管253响应于第一标志信号S1而被导通或截止，NMOS晶体管254响应于反相的第一标志信号S1B而被导通或截止。亦即，如果第一标志信号S1处于高电平，那么NMOS晶体管253导通，而NMOS晶体管254截止。相反，如果第一标志信号S1处于低电平，那么NMOS晶体管253截止，而NMOS晶体管254导通。

如果NMOS晶体管253导通，那么反相的第一内部标志信号P1B作为第二标志信号S2输出到第二节点ND2，而如果NMOS晶体管254导通，那么第一内部标志信号P1作为第二标志信号S2输出到第二节点ND2。

结果，标志信号发生器242根据第一标志信号S1的电平，反相并输出第一内部标志信号P1或输出未反相的第一内部标志信号P1作为第二标志信号S2。

第二逻辑电路232的异或门XOR 21至XOR 28执行第一输入数据FDO1_1至FDO8_1和第二标志信号S2的异或操作并输出第二输出数据DO1_2至DO8_2。这里，如果第二标志信号S2处于高电平，那么第二输出数据DO1_2至DO8_2与第一输入数据FDO1_1至FDO8_1的反相值相同。此外，如果第二标志信号S2处于低电平，那么第二输出数据DO1_2至DO8_2与第一输入数据FDO1_1至FDO8_1相同。

这里，第三和第四反相电路203和204以与第二反相电路202相同的方式操作。

接下来，将参考图6更详细地描述图3所示的比较器221至224。参考图6，比较器221至224分别包括比较电压发生器电路310、基准电压发生器电路320以及差分放大器330。

比较电压发生器电路310响应于从第一逻辑电路211至214分别输出的内部逻辑信号XO1_j至XO8_j(j＝1至4)产生比较电压VCOM并输出比较电压VCOM到输出节点OUT1。比较电压发生器电路310包括一个PMOS晶体管WP和8个NMOS晶体管WN。

PMOS晶体管WP的源极连接到内部电压VDD，其栅极连接到地电压，其漏极连接到输出节点OUT1。8个NMOS晶体管WN的漏极连接到输出节点OUT1，其源极连接到地电压。此外，内部逻辑信号XO1_j至XO8_j分别输入到8个NMOS晶体管WN的栅极。NMOS晶体管WN响应于内部逻辑信号XO1_j至XO8_j而被导通或截止。这里，当导通的NMOS晶体管WN的数目增加时，比较电压VCOM的电平减小。

基准电压发生器电路320产生预定的基准电压VREF并输出产生的基准电压VREF到输出节点OUT2。基准电压发生器电路320包括1个PMOS晶体管WP和8个NMOS晶体管WN和WN′。PMOS晶体管WP的源极连接到内部电压VDD，其栅极连接到地电压，其漏极连接到输出节点OUT2。8个NMOS晶体管WN和WN′的漏极连接到输出节点OUT2，其源极连接到地电压。8个NMOS晶体管WN和WN′中的四个NMOS晶体管WN的栅极连接到地电压，剩下的四个NMOS晶体管WN和WN′的栅极连接到内部电压VDD。这里，NMOS晶体管WN′的尺寸被设成大约为其他NMOS晶体管WN的尺寸的1/2。

基准电压VREF的电平由其栅极连接到内部电压VDD的NMOS晶体管WN和WN′决定。亦即，当三个NMOS晶体管WN以及尺寸是NMOS晶体管WN的1/2的NMOS晶体管WN′导通时，基准电压VREF是在输出节点OUT2处产生的电压。

由此，当比较电压发生器电路310中的至少四个NMOS晶体管WN导通时，比较电压VCOM的电平变得小于基准电压VREF的电平。

差分放大器330将比较电压VCOM与基准电压VREF相比较并输出标志信号S1(或Pk，k＝1至3)。更详细地，当比较电压VCOM小于基准电压VREF时，差分放大器330输出具有高电平的标志信号S1(或Pk)。此外，当比较电压VCOM大于基准电压VREF时，差分放大器330输出具有低电平的标志信号S1(或Pk)。

接下来，参考图3至6描述根据本发明实施例的数据反相电路200的操作。表1列出了在先前周期期间输出的第四输出数据DOi_4′的示例性值和同时预取的第一至第四输入数据FDOi_1至FDOi_4的示例性值。

[表1]

参考图3，第一至第四反相电路201至204的第一逻辑电路211至214的每一个接收在输出顺序上相邻的两个数据，执行两个相邻数据的异或操作，并输出内部逻辑信号XOi_1至XOi_4。

输出顺序是在第一至第四输入数据FDOi_1至FDOi_4由数据反相电路200反相/非反相之后，第一至第四输入数据FDOi_1至FDOi_4输出到半导体存储器100外部时的顺序。在图3中，以第一输入数据FDOi_1、第二输入数据FDOi_2、第三输入数据FDOi_3和第四输入数据FDOi_4的顺序将反相或非反相的第一至第四输入数据FDOi_1至FDOi_4输出到半导体存储器100外部。由此，在输出顺序上相邻的两个数据分别是第一输入数据FDOi_1和第二输入数据FDOi_2，第二输入数据FDOi_2和第三输入数据FDOi_3，以及第三输入数据FDOi_3和第四输入数据FDOi_4。第一逻辑电路212至214分别接收两个相邻的数据。

此外，由于在先前的时钟周期期间已输出了第四输出数据DOi_4′，因此第四输出数据DOi_4′的输出顺序是在第一输入数据FDOi_1的输出顺序之前。由此，第一逻辑电路211接收第四输出数据DOi_4′和第一输入数据FDOi_1。

第一逻辑电路211至214同时操作。亦即，当第一逻辑电路211操作时，第一逻辑电路212至214操作。

内部逻辑信号XOi_1至XOi_4表示输入到第一逻辑电路211至214的两个相邻的数据彼此反相的位数。

参考图4，第一逻辑电路211的异或门XOR 11至XOR 18执行作为第四输出数据DO1_4′至DO8_4′的″11000011″和作为第一输入数据FDO1_1至FDO8_1的″11111100″的异或操作。这里，由于第四输出数据的除了位DO1_4′和DO2_4′之外的剩余位与第一输入数据的除了FDO1_1和FDO2_1之外的所有位反相，因此异或门XOR 11至XOR 18输出″00111111″作为内部逻辑信号XO1_1至XO8_1。

参考图5，第一逻辑电路212的异或门XOR 11至XOR 18执行作为第一输入数据FDO1_1至FDO8_1的″11111100″和作为第二输入数据FDO1_2至FDO8_2的″11111101″的异或操作。这里，由于只有第一输入数据的位FDO8_1与第二输入数据的位FDO8_2反相，因此异或门XOR 11至XOR 18输出″00000001″作为内部逻辑信号XO1_2至XO8_2。

第一逻辑电路213和214以与第一逻辑电路212相同的方式操作，分别输出″01111100″作为内部逻辑信号XO1_3至XO8_3以及″00000011″作为内部逻辑信号XO1_4至XO8_4。

然后，第一至第四反相电路201至204的比较器221至224根据内部逻辑信号XOi_1至XOi_4确定反相位的数目是否是总位数的一半或更多，并根据所确定的结果输出标志信号S1(或Pk)。这里，比较器221至224同时操作。

更详细地，参考图6，″00111111″作为内部逻辑信号XO1_1至XO8_1被输入到比较器221的比较电压发生器电路310。结果，比较电压发生器电路310中的6个NMOS晶体管WN导通，并且输出到输出节点OUT1的比较电压VCOM的电平变得小于基准电压VREF。由于比较电压VCOM小于基准电压VREF，因此差分放大器330输出第一标志信号S1。

此外，″00000001″作为内部逻辑信号XO1_2至XO8_2输入到比较器222的比较电压发生器电路310。结果，在比较电压发生器电路310中，仅有一个NMOS晶体管WN导通，且输出到输出节点OUT1的比较电压VCOM变得大于基准电压VREF，由于比较电压VCOM大于基准电压VREF，所以差分放大器330输出具有低电平的第一标志信号P1。

比较器223和224也以与比较器222相同的方式操作，且分别输出具有高电平的第二内部标志信号P2和具有低电平的第三标志信号P3。

然后，第二至第四反相电路202至204的标志信号发生器242至244顺序地操作，并顺序地产生第二至第四标志信号S2至S4。亦即，标志信号发生器242产生第二标志信号S2，标志信号发生器243产生第三标志信号S3，然后标志信号发生器244产生第四标志信号S4。

更详细地，参考图5，由于第一标志信号S1处于高电平，标志信号发生器242的NMOS晶体管253导通，而NMOS晶体管254截止。结果，标志信号发生器242反相具有低电平的第一内部标志信号P1，并输出反相的第一内部标志信号P1B作为具有高电平的S2。

标志信号发生器243和244以与标志信号发生器242相同的方式操作，并分别输出具有低电平的第三标志信号S3和具有低电平的第四标志信号S4。

这里，在表2中列出了由数据反相电路200产生的内部逻辑信号XOi_1至XOi_4、第一至第四标志信号S1至S4以及第一至第三内部标志信号P1至P3。

[表2]

接下来，第一至第四反相电路201至204的第二逻辑电路231至234响应于第一至第四标志信号S1至S4，反相并输出第一至第四输入数据FDOi_1至FDOi_4或输出未反相的第一至第四输入数据FDOi_1至FDOi_4作为第一至第四输出数据DOi_1至DOi_4。这里，第二逻辑电路231至234顺序地操作。由此，顺序地输出第一输出数据DOi_1、第二输出数据DOi_2、第三输出数据DOi_3以及第四输出数据DOi_4。

参考图4，第二逻辑电路231的异或门XOR 21至XOR 28执行作为第一输入数据FDO1_1至FDO8_1的″11111100″和具有高电平的第一标志信号S1的异或操作。由于第一标志信号S1处于高电平，第二逻辑电路231的异或门XOR 21至XOR 28输出第一输入数据FDO1_1至FDO8_1的反相值″00000011″作为第一输出数据DO1_1至DO8_1。参考图5，第二逻辑电路232的异或门XOR 21至XOR 28执行作为第二输入数据FDO1_2至FDO8_2的″11111101″和具有高电平的第二标志信号S2的异或操作。由于第二标志信号S2处于高电平，第二逻辑电路232的异或门XOR 21至XOR 28输出第二输入数据FDO1_2至FDO8_2的反相值″00000010″作为第二输出数据DO1_2至DO8_2。第二逻辑电路233也以与第二逻辑电路232相同的方式操作，并输出第三输入数据FDO1_3至FDO8_3″10000001″作为未反相的第三输出数据DO1_3至DO8_3。此外，第二逻辑电路234也以与第二逻辑电路232相同的方式操作并输出第四输入数据FDO1_4至FDO8_4″10000010″作为未反相的第四输出数据DO1_4至DO8_4。这里，在表3中列出了由第二逻辑电路231至234输出的第一至第四DOi_1至DOi_4输出数据。

[表3]

从表3可以看到，与上述表1中所列出的第一至第四输入数据FDOi_1至FDOi_4的反相位的数目相比较，由数据反相电路200反相/非反相的第一至第四输出数据DOi_1至DOi_4的反相位的数目被显著地减小。

图7是根据本发明另一实施例的、在图2示出的数据反相电路的详细框图。参考图7，数据反相电路400包括第一至第四反相电路401至404。图7示出了基于4位预取的、包括4个反相电路的示例性数据反相电路400。这里，第一反相电路401以与图3和4中所示出的第一反相电路201相同的方式操作，因此省略对其的详细描述。此外，第二至第四反相电路402至404除了以下区别之外，以与图3中所示出的第二至第四反相电路相同的方式操作。

第一区别在于第二至第四反相电路202至204的比较器221至224输出第一至第三内部标志信号P1至P3，而第二至第四反相电路402至404的比较电路422至424输出第一至第三互补的内部标志信号P1、P1B至P3、P3B。第二区别在于第二至第四反相电路202至204包括标志信号发生器242至244，而第二至第四反相电路402至404包括选择器442至444。

参考图8，根据这两个区别更详细地描述第二至第四反相电路402至404。图8是图7中所示出的第二反相电路的详细电路图。这里，第三和第四反相电路403和404以与第二反相电路402相同的方式操作，因此在图8中将根据第二反相电路402给出描述。第二反相电路402的第一逻辑电路412和第二逻辑电路432分别包括8个异或门XOR11至XOR 18以及XOR 21至XOR 28。第一逻辑电路412的异或门XOR 11至XOR 18执行第一输入数据FDO1_1至FDO8_1和第二输入数据FDO1_2至FDO8_2的异或操作，并输出内部逻辑信号XO1_2至XO8_2。

比较电路422包括比较器451和反相器452。如果内部逻辑信号XO1_2至XO8_2的一半或更多处于高电平，那么比较器451接收内部逻辑信号XO1_2至XO8_2并输出具有高电平的第一内部标志信号P1。相反，如果不到一半的内部逻辑信号XO1_2至XO8_2(三个或更少)处于高电平，那么比较器222输出具有低电平的第一内部标志信号P1。这里，比较器451以与图6中所示的比较器221至224相同的方式操作，因此省略对其的详细描述。反相器452反相第一内部标志信号P1，并输出反相的第一内部标志信号P1B。

第二反相电路402的选择器442包括反相器461以及开关462和463。在图8中，开关462和463可以是NMOS晶体管。反相器461反相从第一反相电路401的比较器421输出的第一标志信号S1，并输出反相的第一标志信号S1B。

NMOS晶体管462的漏极连接到反相器452的输出端，源极连接到节点ND。此外，第一标志信号S1被输入到NMOS晶体管462的栅极。NMOS晶体管463的漏极连接到比较器451的输出端，源极连接到节点ND。此外，反相的第一标志信号S1B输入到NMOS晶体管463的栅极。

NMOS晶体管462响应于第一标志信号S1而被导通或截止，NMOS晶体管463响应于反相的第一标志信号S1B而被导通或截止。亦即，如果第一标志信号S1处于高电平，那么NMOS晶体管462导通，而NMOS晶体管463截止。相反，如果第一标志信号S1处于低电平，那么NMOS晶体管462截止，而NMOS晶体管453导通。

如果NMOS晶体管462导通，反相的第一内部标志信号P1B作为第二标志信号S2被输出到节点ND。如果NMOS晶体管463导通，第一内部标志信号P1作为第二标志信号S2被输出到节点ND。结果，选择器442根据第一标志信号S1的电平选择第一内部标志信号P1和反相的第一内部标志信号P1B的任何一个，并输出所选择的信号作为第二标志信号S2。

第二逻辑电路432的异或门XOR 21至XOR 28执行第二输入数据FDO1_2至FDO8_2和第二标志信号S2的异或操作，并输出第二输出数据DO1_2至DO8_2。这里，如果第二标志信号S2处于高电平，那么第二输出数据DO1_2至DO8_2与第二输入数据FDO1_2至FDO8_2的反相值相同。此外，如果第二标志信号S2处于低电平，那么第二输出数据DO1_2至DO8_2与第二输入数据FDO1_2至FDO8_2相同。

图9是说明图7中示出的比较电路的例子的电路图。参考图9，每个比较电路422至424包括比较电压发生器电路510、基准电压发生器电路520以及内部标志信号发生器电路530。这里，比较电压发生器电路510和基准电压发生器电路520以与图6所示的比较电压发生器电路310和基准电压发生器电路320相同的方式操作，因此省略对其的详细描述。

内部标志信号发生器电路530包括差分放大器电路540以及输出电路550和560。差分放大器电路540包括差分NMOS晶体管NM1和NM2、放大器PMOS晶体管PM1和PM2、放大器NMOS晶体管NM3和NM4、复位PMOS晶体管PM3至PM6以及电流源NMOS晶体管NM5。

差分NMOS晶体管NM1和NM2的漏极分别连接到第一输出线L1和L1B，比较电压VCOM和基准电压VREF分别输入到差分NMOS晶体管NM1和NM2的栅极。差分NMOS晶体管NM1和NM2将比较电压VCOM与基准电压VREF进行比较，并分别输出输出信号VO和VOB到第一输出线L1和LIB。

放大器PMOS晶体管PM1和PM2与第二输出线L2和L2B交叉耦合，放大器PMOS晶体管PM1和PM2的源极连接到内部电压VDD。放大器NMOS晶体管NM3和NM4也与第二输出线L2和L2B交叉耦合，放大器NMOS晶体管NM3和NM4的源极也分别连接到第一输出线L1和L1B。放大器PMOS晶体管PM1和PM2以及放大器NMOS晶体管NM3和NM4放大传送到第一输出线L1和L1B的输出信号VO和VOB并输出所放大的结果到第二输出线L2和L2B。由此，从第二输出线L2和L2B的节点D1和D2分别输出放大的输出信号VO和VOB。

控制信号PCOM输入到复位PMOS晶体管PM3至PM6的栅极。这里，控制信号PCOM是响应于读命令，从附加控制电路(未示出)产生的信号。复位PMOS晶体管PM3和PM4的源极连接到内部电压VDD，其漏极分别连接到第二输出线L2和L2B。复位PMOS晶体管PM5的源极和漏极分别连接到第二输出线L2和L2B，以及复位PMOS晶体管PM6的源极和漏极分别连接到第一输出线L1和L1B。复位PMOS晶体管PM3至PM6响应于控制信号PCOM而被导通或截止。当导通时，复位PMOS晶体管PM3至PM6预充电第一输出线L1和L1B以及第二输出线L2和L2B的电压电平至内部电压VDD的电平。

电流源NMOS晶体管NM5的漏极连接到差分NMOS晶体管NM1和NM2的源极，电流源NMOS晶体管NM5的源极连接到地电压。控制信号PCOM输入到电流源NMOS晶体管NM5的栅极。电流源NMOS晶体管NM5响应于控制信号PCOM而被导通或截止，并使用源电流I_s控制差分放大器电路540的操作。

输出电路550和560分别包括反相电路551和561以及锁存电路552和562。反相电路551包括PMOS晶体管PM7和PM8以及NMOS晶体管NM6和NM7。PMOS晶体管PM7的源极连接到内部电压VDD，以及其漏极连接到PMOS晶体管PM8的源极。控制信号PCOMB输入到PMOS晶体管PM7的栅极。控制信号PCOMB是控制信号PCOM的反相信号。

PMOS晶体管PM8和NMOS晶体管NM6的栅极连接到节点D1。NMOS晶体管NM7的漏极连接到NMOS晶体管NM6的源极，NMOS晶体管NM7的源极连接到地电压。控制信号PCOM输入到NMOS晶体管NM7的栅极。此外，PMOS晶体管PM8和NMOS晶体管NM6的漏极连接到锁存电路552的输入端。反相电路551响应于控制信号PCOM和PCOMB而反相从节点D1输出的输出信号VO。锁存电路552锁存反相电路551的输出信号，并输出所锁存的信号作为内部标志信号P_k。

反相电路561包括PMOS晶体管PM9和PM10以及NMOS晶体管NM8和NM9。PMOS晶体管PM9的源极连接到内部电压VDD，以及其漏极连接到PMOS晶体管PM10的源极。此外，控制信号PCOMB连接到PMOS晶体管PM9的栅极。PMOS晶体管PM10和NMOS晶体管NM8的栅极连接到节点D2。NMOS晶体管NM9的漏极连接到NMOS晶体管NM8的源极，NMOS晶体管NM9的源极连接到地电压。控制信号PCOM输入到NMOS晶体管NM9的栅极。PMOS晶体管PM10和NMOS晶体管NM8的漏极连接到锁存电路562的输入端。反相电路561响应于控制信号PCOM和PCOMB反相从节点D2输出的输出信号VOB。锁存电路562锁存反相电路561的输出信号，并输出所锁存的信号作为内部标志信号PkB。结果，从差分放大器540输出互补的内部标志信号Pk和PkB。

接下来，描述如上所述的比较电路422和424的操作。比较电压发生器电路510响应于内部逻辑信号XO1_j至XO8_j而产生比较电压VCOM。基准电压发生器电路520产生预定的基准电压VREF。这里，如果内部逻辑信号XO1_j至XO8_j的一半或更多(四个或更多)处于高电平，那么比较电压VCOM变得小于基准电压VREF。相反，如果不到一半(三个或更少)的内部逻辑信号XO1_j至XO8_j处于高电平，那么比较电压VCOM变得大于基准电压VREF。在图9中，描述了一半或更多(四个或更多)的内部逻辑信号XO1_j至XO8_j处于高电平的例子。由此，比较电压VCOM变得小于基准电压VREF。

接下来，使控制信号PCOM处于高电平。响应于控制信号PCOM，差分放大器电路540的电流源NMOS晶体管NM5导通，复位PMOS晶体管PM3至PM6截止。差分NMOS晶体管NM1和NM2将比较电压VCOM与基准电压VREF进行比较，并分别输出输出信号VO和VOB到第一输出线L1和L1B。这里，由于比较电压VCOM小于基准电压VREF，所以差分NMOS晶体管NM1的导通电阻值大于差分NMOS晶体管NM2的导通电阻值。结果，输出信号VOB的电压电平变得低于输出信号VO的电压电平。

放大器PMOS晶体管PM1和PM2以及放大器NMOS晶体管NM3和NM4放大传送到第一输出线L1和L1B的输出信号VO和VOB，并输出所放大的信号到第二输出线L2和L2B。此后，从第二输出线L2的节点D1输出具有高电平的输出信号VO，以及从第二输出线L2B的节点D2输出具有低电平的输出信号VOB。

输出电路550和560的反相电路551和561分别响应于控制信号PCOM和PCOMB而反相输出信号VO和VOB，此外输出电路550和560的锁存电路552和562分别锁存反相电路551和561的输出信号，并输出所锁存的信号作为内部标志信号Pk和PkB。亦即，锁存电路552锁存从反相电路551输出的具有低电平的输出信号，并输出具有高电平的内部标志信号Pk。此外，锁存电路562锁存从反相电路561输出的具有高电平的输出信号，并输出具有低电平的内部标志信号PkB。

如果锁存电路552和562的锁存操作完成，那么控制信号PCOM被禁止而处于低电平。响应于控制信号PCOM，复位PMOS晶体管PM3至PM6导通。复位PMOS晶体管PM3至PM6预充电第一输出线L1和L1B以及第二输出线L2和L2B的电压电平至内部电压VDD的电平，用于差分放大器电路540的下一比较操作。此外，响应于控制信号PCOM，电流源NMOS晶体管NM5截止。此外，如果控制信号PCOM被禁止而处于低电平，那么PMOS晶体管PM7和PM9以及NMOS晶体管NM7和NM9截止，反相电路551和561被禁止。

结果，尽管第二输出线L2和L2B的电压电平被预充电到内部电压VDD的电平，但是从节点D1和D2到锁存电路552和562的输出通路被反相电路551和561被阻止。由此，变为内部电压VDD的电平的输出信号VO和VOB对由锁存电路552和562预先锁存的内部标志信号Pk和PkB没有影响。

图10是根据本发明另一实施例的、图2所示数据反相电路的详细框图。参考图10，数据反相电路600包括第一至第四反相电路601至604。这里，第一至第四反相电路601至604除了以下区别以外，以与图3中所示出的第一至第四反相电路201至204相同的方式操作，因此省略对其的详细描述。

该区别在于与第一至第四反相电路201至204相比，第一至第四反相电路601至604还包括延迟电路651至654。

在预定时间期间，延迟电路651至654分别延迟第一至第四输入数据FDOi_1至FDOi_4，并分别输出延迟的第一至第四输入数据DFDOi_1至DFDOi_4。换句话说，在第一至第四输入数据FDOi_1至FDOi_4输入到第一逻辑电路611至614之后，直到第一至第四标志信号S1至S4最终从比较器621和标志信号发生器642至644输出所花费的时间期间，延迟电路651至654延迟第一至第四输入数据FDOi_1至FDOi_4。

结果，第一至第四标志信号S1至S4和延迟的第一至第四输入数据DFDOi_1至DFDOi_4被同时输入到第一至第四反相电路601至604的第二逻辑电路631至634。因此，分别输入到第二逻辑电路631至634的两个信号的有效窗口(valid window)可以保持最大值。

这里，最好延迟电路651至654的延迟时间彼此不同地设置。例如，延迟电路651至654的延迟时间分别由T1、T2、T3和T4表示。此外，第一逻辑电路611至614的延迟时间由TD表示，比较器621至624的延迟时间由TC表示，标志信号发生器642至644的延迟时间由TF表示。在此情况下，由以下等式表示延迟时间T1至T4。

T1＝TD+TC，

T2＝T1+TF，

T3＝T2+TF，

T4＝T3+TF

.....(1)

如上述方程式1所见，延迟电路651至654的延迟时间T1至T4具有T1＜T2＜T3＜T4的关系。亦即，在从延迟电路651到延迟电路654的方向延迟电路651至654的延迟时间变长。在从标志信号发生器642输出第二标志信号S2之后，标志信号发生器643根据第二标志信号S2的电平输出第三标志信号S3。由此，延迟电路653的延迟时间T3应该设为补偿由标志信号发生器642和643产生的延迟时间。同样，在从标志信号发生器643输出第三标志信号S3之后，标志信号发生器644根据第三标志信号S3的电平输出第四标志信号S4。由此，延迟电路654的延迟时间T4应该设为补偿由标志信号发生器642至644产生的延迟时间。

接下来，参考图11a和11b，描述当图3的数据反相电路200操作时产生的内部信号的有效窗口间隔以及当数据反相电路600操作时产生的内部信号的有效窗口间隔。图11a是图3中所示的第二逻辑电路231至234的输入信号的时序图。图11b是图10中所示的第二逻辑电路631至634的输入信号的时序图。

参考图11a和图3，第一至第四输入数据FDOi_1至FDOi_4同时输入到第一逻辑电路211至214和第二逻辑电路231至234。但是，第一至第四标志信号S4至S4被延迟由第一逻辑电路211至214和比较器221至224处理的第一至第四输入数据FDOi_1至FDOi_4的时间，然后输入到第二逻辑电路231至234。结果，在第一至第四输入数据FDOi_1至FDOi_4和第一至第四标志信号S1至S4之间产生无效的间隔IV。由此，在第一至第四输入数据FDOi_1至FDOi_4和第一至第四标志信号S1至S4之间的公共有效间隔V1，即有效反相窗口间隔减小。有效窗口间隔的这种减小可以限制半导体器件的工作频率。

相反，在数据反相电路600中，第一至第四输入数据FDOi_1至FDOi_4被延迟电路651至654延迟。由此，参考图11b，第一至第四标志信号S1至S4和延迟的第一至第四输入数据DFDOi_1至DFDOi_4同时输入到第二逻辑电路631至634。结果，在延迟的第一至第四输入数据FDOi_1至FDOi_4和第一至第四标志信号S1至S4之间不产生无效的间隔。由此，可以确保延迟的第一至第四输入数据DFDOi_1至DFDOi_4和第一至第四标志信号S1至S4之间的公共有效间隔V2处于最大值。这里，延迟电路651至654可应用于图7所示的数据反相电路400。

如上所述，根据本发明的数据反相电路同时执行确定同时预取的多个数据彼此反相的位数的过程和根据所确定的结果产生标志信号的过程。实际上，数据反相电路消耗很长的时间来产生标志信号。根据本发明的数据反相电路可以显著地减小数据处理时间，且由此可以在具有多位预取结构的半导体器件中高速处理数据。

此外，根据本发明的实施例，根据先前数据与当前数据的反相位数，反相输出或未反相输出内部标志信号，反相或未反相的内部标志信号用作用于控制当前数据的反相/非反相的标志信号。由此，与比较当前数据与经受反相/未反相的先前数据的常规技术相比，可以减小数据反相所花费的时间且提高半导体器件的工作频率。

同时，在数据反相电路中，确定数据是否彼此反相的逻辑电路和根据确定的结果产生标志信号的比较器消耗大量的电流并占用大的面积。由此，最好数据反相包括小数目的逻辑电路和比较器。根据本发明的数据反相电路，每个数据仅需要一个逻辑电路和一个比较器，以为同时预取的多个数据的每个执行反相/不反相。由此，根据本发明的数据反相电路占用最小面积以及可以高速处理数据。

当与本发明的比较例子相比时，如上所述的本发明的效果更显而易见。

图12是根据本发明的比较例子的数据反相电路的框图。参考图12，数据反相电路700包括第一逻辑电路701至707、比较器711至717、第二逻辑电路721至724、选择器731至733、以及反相器741至743。

这里，第一逻辑电路701、比较器711以及第二逻辑电路721至724以与图3所示的第一逻辑电路211、比较器221以及第二逻辑电路231至234相同的方式操作，因此省略对其的详细描述。

数据反相电路700使用两个第一逻辑电路和两个比较器，用于产生第二至第四标志信号S2至S4。例如，要求第一逻辑电路702至703以及比较器712和713产生第二标志信号S2。这里，由于以与产生第二标志信号S2相同的方式产生第三和第四标志信号S3和S4，因此在图12中描述可用于产生第二标志信号S2的过程。

第一逻辑电路702接收8位的第一输入数据FDOi_1和8位的第二输入数据FDOi_2，确定第一输入数据FDOi_1与第二输入数据FDOi_2的相应位反相的位数，并输出内部逻辑信号XOi21作为确定结果。比较器712接收内部逻辑信号XOi21，确定反相位的数目是否是四个或更多，并根据所确定的结果输出具有高电平或低电平的非反相的标志信号NP1。

此外，第一逻辑电路703接收由反相器741反相的8位第一输入数据FDOi_1的反相数据和8位的第二输入数据FDOi_2，确定反相的数据与第二输入数据FDOi_2的相应位反相的位数，并输出内部逻辑信号XOi22作为确定的结果。比较器713接收内部逻辑信号XOi22，确定反相位的数目是否是四个或更多，并根据确定的结果输出具有高电平或低电平的反相标志信号IP1。

选择器731响应于从比较器711输出的第一标志信号S1选择非反相标志信号NP1和反相标志信号IP1中的任何一个，并输出所选择的信号作为第二标志信号S2。更详细地，如果第一标志信号S1处于高电平，那么选择器341输出反相的标志信号IP1作为第二标志信号S2，如果第一标志信号S1处于低电平，那么输出非反相的标志信号NP1作为第二标志信号S2。

如上所述，根据本发明的比较例子的数据反相电路需要两个逻辑电路、两个比较器和反相器以产生用于控制当前输出的数据的反相/非反相的标志信号。由此，与本发明的数据反相电路相比，该数据反相电路消耗更多电流和占用更大的面积。而且，根据本发明的数据反相电路和方法，可以高速处理数据和减小器件的电流消耗和占用面积。此外，根据本发明的数据反相电路和方法可以防止内部信号的有效窗口减少。

尽管参考其示例性实施例已详细展示和描述了本发明，但是本技术领域人员应当明白，在不脱离下面权利要求所限定的本发明精神和范围的条件下，可以在形式上和细节上进行各种改变。例如，上述实施例基于4位预取方案描述，但是，预取的位数是可变的。此外，在上述实施例中，针对每8位数据来确定是否反相，但是这也是可变的。

Claims (32)

1、一种集成电路器件，包括：

数据反相电路，被配置为通过执行在数据的第一输入数据组和第二输入数据组中的相应位之间的位与位比较，来计算在其输入端并行接收的数据的第一输入数据组和第二输入数据组之间的位差，以及还被配置为在其输出端并行地产生数据的第一输入数据组和第二输入数据组的形式，其中当数据的第一输入数据组和数据的第二输入数据组的形式之间的位差数大于数据的第二输入数据组内的数据位数的一半时，数据的第二输入数据组的形式是数据的第二输入数据组的反相形式，所述数据反相电路包括：配置为接收数据的第一输入数据组和第二输入数据组的异或电路；配置为响应于由所述异或电路产生的信号而产生第一内部标志信号的比较器；以及配置为响应于第一标志信号和所述第一内部标志信号而产生第二标志信号的标志信号发生器。

2、如权利要求1所述的器件，其中所述第一标志信号表示数据的第一输入数据组的形式是否是数据的第一输入数据组的反相或非反相形式，以及所述第二标志信号表示数据的第二输入数据组的形式是否是数据的第二输入数据组的反相或非反相形式。

3、如权利要求1所述的器件，其中所述比较器被配置为响应于由所述第一异或电路产生的信号而产生一对互补的内部奇偶信号。

4、如权利要求1所述的器件，其中所述奇偶信号发生器被配置为响应于所述第一内部标志信号而产生一对互补的内部奇偶信号。

5、如权利要求3所述的器件，其中所述奇偶信号发生器被配置为当所述第一标志信号处于第一逻辑状态时选择所述互补的内部奇偶信号对的第一信号作为第二标志信号，以及还被配置为当所述第一标志信号处于与所述第一逻辑状态相反的第二逻辑状态时选择所述互补的内部奇偶信号对的第二信号作为第二标志信号。

6、一种集成电路器件，包括：

数据反相电路，被配置为通过执行在数据的第一输入数据组和第二输入数据组中的相应位之间的位与位比较，来计算在输入端并行接收的数据的第一输入数据组和第二输入数据组之间的位差，以及还被配置为当数据的第一输入数据组和数据的第二输入数据组的形式之间的位差数大于数据的第二输入数据组内的数据位数一半时，在其输出端产生与数据的第二输入数据组的反相形式并行的数据的第一输入数据组的形式，所述数据反相电路包括多个奇偶信号发生器，被配置为产生至少一个表示数据的第一输入数据组的形式是否是数据的第一输入数据组的反相或非反相形式的第一标志信号。

7、如权利要求5所述的器件，其中所述数据反相电路包括至少一个延迟电路，被配置为响应于数据的第一输入数据组而产生数据的第一输入数据组的延迟形式，以及还被配置为响应于数据的第一输入数据组的延迟形式和第一标志信号，在所述数据反相电路的输出端产生数据的第一输入数据组的形式。

8、如权利要求6所述的器件，其中由至少一个延迟电路提供的延迟是用于保持至少第一标志信号的上升沿和数据的第一输入数据组的延迟形式中的数据的相应上升沿之间的延迟余量在门限延迟余量之内的足够的时间宽度。

9、一种具有多位预取结构的半导体器件的数据反相电路，所述数据反相电路包括：

多个反相电路，并行接收与初始输入数据同时预取的多个输入数据，执行多个输入数据的反相/非反相，并产生多个输出数据，

其中该多个反相电路的至少一个包括：

第一逻辑电路，接收所述多个输入数据当中的初始输入数据和第一输入数据，确定有多少所述初始输入数据的位与所述第一输入数据的相应位反相的结果，并根据所确定的结果来输出内部逻辑信号；

比较器，响应于所述内部逻辑信号而输出标志信号；以及

第二逻辑电路，响应于所述标志信号，反相并输出所述第一输入数据或输出未反相的第一输入数据作为所述多个输出数据的第一输出数据，

其中所述初始输入数据是在先前时钟周期期间输出的输出数据，所述多个反相电路的每一反相电路接收所述初始输入数据和所述多个输入数据当中的在输出顺序上相邻的两个输入数据，确定所述两个输入数据的多少个相应位彼此反相，且根据对两个输入数据有多少相应位反相的确定结果来执行对所述两个输入数据的后一个的反相/非反相。

10、如权利要求9所述的数据反相电路，其中所述初始输入数据和所述多个输入数据的每一个包括I位并且输出顺序是在多个输入数据被多个反相电路反相/非反相之后，当多个输入数据通过半导体器件的I个数据输出焊盘输出到外部源时的顺序，其中I是大于1的正整数。

11、如权利要求9所述的数据反相电路，其中所述内部逻辑信号包括I位，以及第一逻辑电路在I位内部逻辑信号当中以第一电平输出的位数与初始输入数据和第一输入数据的反相位数相同。

12、如权利要求11所述的数据反相电路，其中如果I位内部逻辑信号的一半或更多是具有第一逻辑电平的位，那么比较器以第一逻辑电平输出标志信号，如果小于一半的I位内部逻辑信号是具有第一逻辑电平的位，那么比较器输出与第一逻辑电平相反的第二逻辑电平的标志信号；以及

如果标志信号处于第一逻辑电平，那么第二逻辑电路反相第一输入数据并输出反相的结果作为第一输出数据，以及如果标志信号处于第二逻辑电平，那么第二逻辑电路输出未反相的第一输入数据作为第一输出数据。

13、如权利要求9所述的数据反相电路，其中比较器包括：

比较电压发生器电路，响应于内部逻辑信号而产生比较电压；

基准电压发生器电路，产生预定的基准电压；

差分放大器，将比较电压与基准电压进行比较，并根据比较结果输出标志信号。

14、如权利要求9所述的数据反相电路，其中所述多个反相电路的至少一个还包括延迟电路，所述延迟电路接收第一输入数据，延迟所述第一输入数据预定时间，并输出延迟的第一输入数据到第二逻辑电路，其中预定时间是在第一输入数据输入到第一逻辑电路之后，直到标志信号从比较器输出为止所花费的时间。

15、一种具有多位预取结构的半导体器件的数据反相电路，所述数据反相电路包括：

多个反相电路，并行接收与初始输入数据同时预取的多个输入数据，执行多个输入数据的反相/非反相，并产生多个输出数据，

其中所述初始输入数据是在先前时钟周期期间输出的输出数据，所述多个反相电路的每一反相电路接收所述初始输入数据和所述多个输入数据当中的在输出顺序上相邻的两个输入数据，确定所述两个输入数据的多少个相应位彼此反相，且根据对两个输入数据有多少相应位反相的确定结果来执行对所述两个输入数据的后一个的反相/非反相，

其中多个反相电路的至少一个包括：

第一逻辑电路，接收多个输入数据中的第J输入数据和第J-1输入数据，确定有多少个第J输入数据的位与第J-1输入数据的相应位反相的结果，根据所确定的结果输出内部逻辑信号，其中J是大于1的正整数；

比较器，响应于所述内部逻辑信号而输出内部标志信号；

标志信号发生器电路，响应于第J-1标志信号，反相并输出所述内部标志信号或者输出未反相的内部标志信号作为第J标志信号；以及

第二逻辑电路，响应于第J标志信号，反相并输出多个输出数据中的第J输入数据或输出未反相的第J输入数据作为第J输出数据。

16、如权利要求15所述的数据反相电路，其中所述内部逻辑信号包括I位，所述第一逻辑电路在I位内部逻辑信号当中以第一逻辑电平输出的位数与第J输入数据和第J-1输入数据的反相位数相同。

17、如权利要求16所述的数据反相电路，其中，如果I位内部逻辑信号的一半或更多是具有第一逻辑电平的位，那么比较器以第一逻辑电平输出标志信号，如果小于一半的I位内部逻辑信号是具有第一逻辑电平的位，那么比较器输出具有第二逻辑电平的标志信号，

如果第J-1标志信号处于第一逻辑电平，那么所述标志信号发生器反相并输出内部标志信号作为第J标志信号，如果第J-1标志信号处于第二逻辑电平，那么所述标志信号发生器输出未反相的内部标志信号作为第J标志信号，以及

如果第J标志信号处于第一逻辑电平，那么所述第二逻辑电路反相并输出第J输入数据作为第J输出数据，如果第J标志信号处于第二逻辑电平，那么所述第二逻辑电路输出未反相的第J输入数据作为第J输出数据。

18、如权利要求16所述的数据反相电路，其中所述比较器包括：

比较电压发生器电路，响应于内部逻辑信号而产生比较电压；

基准电压发生器电路，产生预定的基准电压；以及

差分放大器，将所述比较电压与所述基准电压进行比较并根据比较的结果输出内部标志信号，

其中如果I位内部逻辑信号中的一半或更多是具有第一逻辑电平的位，那么比较电压的电平高于基准电压的电平。

19、如权利要求15所述的数据反相电路，其中所述标志信号发生器包括：

第一反相器，反相内部标志信号并输出反相的内部标志信号；

第二反相器，反相第J标志信号并输出反相的第J标志信号；

第一开关，响应于第J标志信号而被导通或截止，当所述第一开关导通时，接收反相的内部标志信号，并输出反相的内部标志信号；以及

第二开关，响应于反相的第J标志信号而被导通或截止，当所述第二开关导通时接收内部标志信号，并输出内部标志信号。

20、如权利要求15所述的数据反相电路，其中多个反相电路的至少一个还包括：延迟电路，所述延迟电路接收第J输入数据，延迟第J输入数据预定时间，并输出延迟的第J输入数据到第二逻辑电路，

其中所述预定时间是在第J输入数据输入到第一逻辑电路之后，直到从所述标志信号发生器输出第J标志信号为止所花费的时间。

21、一种具有多位预取结构的半导体器件的数据反相电路，所述数据反相电路包括：

多个反相电路，并行接收与初始输入数据同时预取的多个输入数据，执行多个输入数据的反相/非反相，并产生多个输出数据，

其中所述初始输入数据是在先前时钟周期期间输出的输出数据，所述多个反相电路的每一反相电路接收所述初始输入数据和所述多个输入数据当中的在输出顺序上相邻的两个输入数据，确定所述两个输入数据的多少个相应位彼此反相，且根据对两个输入数据有多少相应位反相的确定结果来执行对所述两个输入数据的后一个的反相/非反相，其中多个反相电路的至少一个包括：

第一逻辑电路，接收多个输入数据中的第J输入数据和第J-1输入数据，确定有多少所述第J输入数据的位与第J-1输入数据的相应位反相的结果，并根据所确定的结果输出内部逻辑信号，其中J是大于1的正整数；

比较电路，响应于所述内部逻辑信号输出内部标志信号和反相的内部标志信号；

选择器，响应于所述第J-1标志信号，选择内部标志信号和反相的内部标志信号中的任意一个，并输出所选择的信号作为第J标志信号；以及

第二逻辑电路，响应于第J标志信号，反相并输出第J输入数据或输出未反相的第J输入数据作为多个输出数据中的第J输出数据。

22、如权利要求21所述的数据反相电路，其中内部逻辑信号包括I位，第一逻辑电路在I位内部逻辑信号中以第一逻辑电平输出的位数与第J输入数据和第J-1输入数据的反相位数相同。

23、如权利要求22所述的数据反相电路，其中如果I位内部逻辑信号中的一半或更多是具有第一逻辑电平的位，那么比较电路输出具有第一逻辑电平的内部标志信号和具有第二逻辑电平的反相的内部标志信号，以及如果小于一半的I位内部逻辑信号是具有第一逻辑电平的位，那么输出具有第二逻辑电平的内部标志信号和具有第一逻辑电平的反相的内部标志信号，

如果第J-1标志信号处于第一逻辑电平，那么选择器输出反相的内部标志信号作为第J标志信号，如果第J-1标志信号处于第二逻辑电平，那么选择器输出内部标志信号作为第J标志信号，以及

如果第J标志信号处于第一逻辑电平，那么第二逻辑电路反相并输出第J输入数据作为第J输出数据，如果第J标志信号处于第二逻辑电平，那么第二逻辑电路输出未反相的第J输入数据作为第J输出数据。

24、如权利要求22所述的数据反相电路，其中比较电路包括：

比较器，响应于内部逻辑信号而输出内部标志信号；以及

反相器，反相内部标志信号并输出反相的内部标志信号，

其中所述比较器包括：

比较电压发生器电路，响应于内部逻辑信号而产生比较电压；

基准电压发生器电路，产生预定的基准电压；以及

差分放大器，将比较电压与基准电压进行比较并根据比较结果输出内部标志信号，

其中如果I位内部逻辑信号的一半或更多是具有第一逻辑电平的位，那么比较电压大于基准电压。

25、如权利要求22所述的数据反相电路，其中所述比较电路包括：

比较电压发生器电路，响应于内部逻辑信号而产生比较电压；

基准电压发生器电路，产生预定的基准电压；以及

内部标志信号发生器电路，将比较电压与基准电压进行比较，并根据比较的结果输出内部标志信号和反相的内部标志信号，

其中如果I位内部逻辑信号的一半或更多是具有第一逻辑电平的位，那么比较电压的电平高于基准电压。

26、如权利要求25所述的数据反相电路，其中所述内部标志信号发生器电路包括：

差分放大器电路，响应于控制信号而被启动或禁止，当启动时，将比较电压与基准电压进行比较，并根据比较的结果输出第一输出信号到第一节点和输出第二输出信号到第二节点；

第一输出电路，响应于控制信号而接收从第一节点输出的第一输出信号，并输出所接收的第一输出信号作为内部标志信号；以及

第二输出电路，响应于控制信号而接收从第二节点输出的第二输出信号，并输出所接收的第二输出信号作为反相的内部标志信号。

27、如权利要求26所述的数据反相电路，其中所述差分放大器电路包括：

电流源电路，响应于控制信号而被启动或禁止；

差分晶体管，当所述电流源电路被启动时，响应于比较电压和基准电压而改变第一输出信号和第二输出信号之一的电平，并输出所改变的结果到第一输出线对；

放大晶体管，当所述电流源电路被启动时，放大第一输出线对上的第一输出信号和第二输出信号，并分别输出所放大的信号到第二输出线对的第一节点和第二节点；以及

复位晶体管，响应于控制信号而被导通或截止，当所述复位晶体管导通时预充电第一输出线对和第二输出线对至内部电压电平。

28、如权利要求27所述的数据反相电路，其中所述放大晶体管与所述第二输出线对交叉耦合。

29、如权利要求27所述的数据反相电路，其中所述第一输出电路包括：

第一反相电路，响应于控制信号而被启动或禁止，以及当所述第一反相电路被启动时，反相并输出从第一节点输出的第一输出信号；以及

第一锁存电路，锁存从第一反相电路输出的反相的第一输出信号，以及反相并输出所锁存的信号作为内部标志信号，

其中所述第二输出电路包括：

第二反相电路，响应于控制信号而被启动或禁止，以及当所述第二反相电路被启动时，反相并输出从第二节点输出的第二输出信号；以及

第二锁存电路，锁存从第二反相电路输出的反相的第二输出信号，以及反相并输出所锁存的信号作为反相的内部标志信号，

其中当所述复位晶体管导通时，第一反相电路和第二反相电路被禁止。

30、如权利要求21所述的数据反相电路，其中所述选择器包括：

反相器，反相第J标志信号并输出反相的第J标志信号；

第一开关，响应于第J标志信号而被导通或截止，当所述第一开关导通时接收并输出反相的内部标志信号；以及

第二开关，响应于反相的第J标志信号而被导通或截止，当所述第二开关导通时接收并输出内部标志信号。

31、如权利要求21所述的数据反相电路器件，其中多个反相电路的至少一个还包括：延迟电路，所述延迟电路接收第J输入数据，延迟第J输入数据预定时间，并输出延迟的第J输入数据到第二逻辑电路，

其中预定时间是在第J输入数据输入到第一逻辑电路之后，直到从选择器输出第J标志信号为止所花费的时间。

32、一种在具有多位预取结构的半导体器件中使用的数据反相方法，该方法包括：

(a)并行接收与初始输入数据同时预取的多个输入数据；

(b)确定初始输入数据和多个输入数据当中在输出顺序上相邻的两个输入数据有多少相应位彼此反相，并根据确定的结果产生多个标志信号；以及

(c)响应于多个标志信号执行对多个输入数据的反相/非反相，以及产生多个输出数据，

其中初始输入数据是在先前时钟周期期间输出的输出数据。

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