JPS58124326A - クロツク発生回路 - Google Patents
クロツク発生回路Info
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- JPS58124326A JPS58124326A JP812782A JP812782A JPS58124326A JP S58124326 A JPS58124326 A JP S58124326A JP 812782 A JP812782 A JP 812782A JP 812782 A JP812782 A JP 812782A JP S58124326 A JPS58124326 A JP S58124326A
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- JP
- Japan
- Prior art keywords
- inverter
- input
- circuit
- output
- exclusive
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
- H03K5/15073—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using a plurality of comparators
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、クロック発生装置に関するものであり、複雑
な回路構成を必要とせず、多相クロック発生を簡単な回
路構成で実現でき、モノリシック集積回路化が容易なり
ロック発生装置を提供することを目的とする。
な回路構成を必要とせず、多相クロック発生を簡単な回
路構成で実現でき、モノリシック集積回路化が容易なり
ロック発生装置を提供することを目的とする。
従来のクロック発生装置、特に多相クロック発生装置は
、一般に発振回路等の基準信号を作る繰り返し波形発生
部と、この基準信号を分周するだめの分周回路と、前記
分周回路出力信号をデコードして所望の多相クロック信
号を形成するだめのテコーダ部とから構成される。多相
クロックを発生ずるためには、分周回路の段数を増加し
、かつ繰り返し波形周波数も必要に応じて高周波にしな
げ７′１ばならない。又、個々のクロック相互間の位相
関係も厳密に制限を受ける場合には、クロック信弓相勾
の過渡状態における信号の重なり或はズレ等の誤動作を
防止するだめの誤動作防止用ｆ・１加回路も心安となる
。分周回路は一般にノリノブフロップで形成され、又前
記誤動作防止用ｆＮｔＮ回加も一般に複雑な回路構成と
なるため、多相になノ１ばなる程、その回路規模は大き
くなり、設イ１開発費用の増加、及び製造費用の増加を
きたす。
、一般に発振回路等の基準信号を作る繰り返し波形発生
部と、この基準信号を分周するだめの分周回路と、前記
分周回路出力信号をデコードして所望の多相クロック信
号を形成するだめのテコーダ部とから構成される。多相
クロックを発生ずるためには、分周回路の段数を増加し
、かつ繰り返し波形周波数も必要に応じて高周波にしな
げ７′１ばならない。又、個々のクロック相互間の位相
関係も厳密に制限を受ける場合には、クロック信弓相勾
の過渡状態における信号の重なり或はズレ等の誤動作を
防止するだめの誤動作防止用ｆ・１加回路も心安となる
。分周回路は一般にノリノブフロップで形成され、又前
記誤動作防止用ｆＮｔＮ回加も一般に複雑な回路構成と
なるため、多相になノ１ばなる程、その回路規模は大き
くなり、設イ１開発費用の増加、及び製造費用の増加を
きたす。
−ｈ 、近年、マイクロコンビーータ等の需要の飛躍的
拡大により、情報量をティジタル址で処理するディジタ
ル信号処理装置の必要性は急速に高−まり、その結果と
して、信号処理系の心臓の役割を果／こす高速、高性能
な多相クロック発生装置の要望は１す−ます強くなって
きている。さらに低価格なディジタル信号処理装置の実
現の７こめに多相クロック発生装置の全システノ・に占
める割合を低ドさせたいが従来からの繰り返し波形発生
回路、分周回路、テコーダから構成される多相クロック
発生装置では、小型化に対して自ら技術的限界があった
。これは、全／ステムを−・括の半導体基板トに構成す
る七ノリ／′ツク集積回路でｋＪｌ、チノフ面積の増大
に繋がる。集積回路では技術的制限、歩留り等経営的制
限により最大チップ＋ｆｉｊ積か決められているため、
各機能ブロックの小型化は、高集積度、多機能化の実相
のためには、非常に重要な問題である。
拡大により、情報量をティジタル址で処理するディジタ
ル信号処理装置の必要性は急速に高−まり、その結果と
して、信号処理系の心臓の役割を果／こす高速、高性能
な多相クロック発生装置の要望は１す−ます強くなって
きている。さらに低価格なディジタル信号処理装置の実
現の７こめに多相クロック発生装置の全システノ・に占
める割合を低ドさせたいが従来からの繰り返し波形発生
回路、分周回路、テコーダから構成される多相クロック
発生装置では、小型化に対して自ら技術的限界があった
。これは、全／ステムを−・括の半導体基板トに構成す
る七ノリ／′ツク集積回路でｋＪｌ、チノフ面積の増大
に繋がる。集積回路では技術的制限、歩留り等経営的制
限により最大チップ＋ｆｉｊ積か決められているため、
各機能ブロックの小型化は、高集積度、多機能化の実相
のためには、非常に重要な問題である。
本発明は、前記従来の欠点に鑑みてなされたものであり
、モノリンツク集積回路化が低価格で実現できる新規な
構成のクロック発生装置６を提供するものである。
、モノリンツク集積回路化が低価格で実現できる新規な
構成のクロック発生装置６を提供するものである。
以Ｆ１本発明の実施例を図面を用いて説１ｙ］する。
第１区は本発明の一実施例におけるクロック発生回路で
ある。繰り返し波形発生部５ＧＥＮよりザイン波、のこ
きり波等を発生させ、その出力信号を端（−ＩＮに入力
する。端子ＩＮには入力端ｆを前記端子ＩＮに接続した
入力しきい値電圧の異なるｎ個（ｎば２以−１−の整数
）のインバータ群が構成され、各インバータには、各々
出力端子０１〜Ｏｎが具備されている。さらに、前記イ
ンバータ群ＩＮＶ１〜工ＮＶｎの人力しきい値電圧の相
隣り合う２つのインバータ対ＩＮＶ□、 ＩＮＶ１＋１
（１ｉｄ１〜（ｎ−１）までの整数）の出力に接続さ
れる排他的論理和回路群ＥＸＯＲ，〜ＥＸＯＲｎ−１，
ｎが構成され、各排他的論理和回路には各々出力端子０
１２〜ｏｎ−１，ｎが具備されている。さらに、最大入
力しきい値電圧を持つインバータエＮｖｎの出力Ｏｎに
インバータエＮＯｎ′が接続され、出力端子○。が具備
されている。
ある。繰り返し波形発生部５ＧＥＮよりザイン波、のこ
きり波等を発生させ、その出力信号を端（−ＩＮに入力
する。端子ＩＮには入力端ｆを前記端子ＩＮに接続した
入力しきい値電圧の異なるｎ個（ｎば２以−１−の整数
）のインバータ群が構成され、各インバータには、各々
出力端子０１〜Ｏｎが具備されている。さらに、前記イ
ンバータ群ＩＮＶ１〜工ＮＶｎの人力しきい値電圧の相
隣り合う２つのインバータ対ＩＮＶ□、 ＩＮＶ１＋１
（１ｉｄ１〜（ｎ−１）までの整数）の出力に接続さ
れる排他的論理和回路群ＥＸＯＲ，〜ＥＸＯＲｎ−１，
ｎが構成され、各排他的論理和回路には各々出力端子０
１２〜ｏｎ−１，ｎが具備されている。さらに、最大入
力しきい値電圧を持つインバータエＮｖｎの出力Ｏｎに
インバータエＮＯｎ′が接続され、出力端子○。が具備
されている。
第２図に、インバータ群ＩＮ■、〜工Ｎｖｎの各インバ
ータ素子の入力電圧■■Ｎに対する出力電圧■。０．特
性を示す。インバ〜りＩ ＮＶ １の入力電圧■工Ｎ対
出力電圧Ｖ。ｕｔ特性をＴｏで示し、その人力しきい個
室１１−を■６ｗ□で示す。なお、入力しきい値電圧”
ｓ ｗ□は出力電圧■。ｕｔ□が入力端子■工Ｎ１と
等しくなる入力端子値” Ｉ Ｎ ｉと定義する。
ータ素子の入力電圧■■Ｎに対する出力電圧■。０．特
性を示す。インバ〜りＩ ＮＶ １の入力電圧■工Ｎ対
出力電圧Ｖ。ｕｔ特性をＴｏで示し、その人力しきい個
室１１−を■６ｗ□で示す。なお、入力しきい値電圧”
ｓ ｗ□は出力電圧■。ｕｔ□が入力端子■工Ｎ１と
等しくなる入力端子値” Ｉ Ｎ ｉと定義する。
次に第３図に、本発明の基本的動作を示す。、今、入力
端子ＩＮに入力信号１が印加された場合を考える。入力
信号１の入力電圧が０電ｆＸｒから増加ｊ〜しきい値電
圧■ｓｗ１を越えると、インバータＩＮＶ１の出力端子
０１には゛Ｈ゛レベルから” Ｌ′ルベルに変化するデ
ィジタル信号出力が得られる３、同様にしてインバータ
ＩＮＶｉ（ｉは１からｎ寸での整数）の入力電圧■工Ｎ
が入力しきい値電圧ｖｓ ｗ ｉを通過する時点で、こ
のインバータＩＮＶｉに対応した出力端子○、に゛Ｈ″
レベルカｒ−） ” Ｌ ” レベルに変化するディジ
タル出力信号が得られる。
端子ＩＮに入力信号１が印加された場合を考える。入力
信号１の入力電圧が０電ｆＸｒから増加ｊ〜しきい値電
圧■ｓｗ１を越えると、インバータＩＮＶ１の出力端子
０１には゛Ｈ゛レベルから” Ｌ′ルベルに変化するデ
ィジタル信号出力が得られる３、同様にしてインバータ
ＩＮＶｉ（ｉは１からｎ寸での整数）の入力電圧■工Ｎ
が入力しきい値電圧ｖｓ ｗ ｉを通過する時点で、こ
のインバータＩＮＶｉに対応した出力端子○、に゛Ｈ″
レベルカｒ−） ” Ｌ ” レベルに変化するディジ
タル出力信号が得られる。
っ捷りアナログ入力電圧■８６．に対して○ 〜○ ＝
” Ｌ ”レベル １ ０、＋１〜Ｏｎ＝ ” Ｈ”レベル なるｎビットのディジタル信号に変換されて出力される
。言い換えればアナログ入力電ＬＥに？ｊしてインバー
タＩＮＶ□の出力端子０□に゛Ｈ″レベルから゛°Ｌル
ベルに変化するディジタル信号に量子化されて出力され
る。今、入力電圧が○電位から増加してｖ８ｗ□を越え
る場合を例にとり動作説明をしたが逆に■ｓｗ工電位か
ら０電Ｑｉで減少させた場合も応用できることは明らか
であり、この時、入力電圧■ＩＮが各入力しきい値電圧
■ を通過する時点で、この入力しきい値電圧 Ｗ
１ ７８ｗ１に対応したインバータＩＮＶ、の出力端子Ｏ□
にけ゛′Ｌ′°レベルから゛Ｈ′°レベルに変化するデ
ィジタル出力信号が得られる。
” Ｌ ”レベル １ ０、＋１〜Ｏｎ＝ ” Ｈ”レベル なるｎビットのディジタル信号に変換されて出力される
。言い換えればアナログ入力電ＬＥに？ｊしてインバー
タＩＮＶ□の出力端子０□に゛Ｈ″レベルから゛°Ｌル
ベルに変化するディジタル信号に量子化されて出力され
る。今、入力電圧が○電位から増加してｖ８ｗ□を越え
る場合を例にとり動作説明をしたが逆に■ｓｗ工電位か
ら０電Ｑｉで減少させた場合も応用できることは明らか
であり、この時、入力電圧■ＩＮが各入力しきい値電圧
■ を通過する時点で、この入力しきい値電圧 Ｗ
１ ７８ｗ１に対応したインバータＩＮＶ、の出力端子Ｏ□
にけ゛′Ｌ′°レベルから゛Ｈ′°レベルに変化するデ
ィジタル出力信号が得られる。
第４図に第１図に示す実施例のクロック発生回路の出力
波形を示す。第１図に示す排他的論理和回路ＥＸＯＲ□
１＋１は入力しきい値電圧” ｓ ｗ□のインバータＩ
ＮＶ□の出力端子０１ と前記インノ（−タＩＮＶ、と
相隣り合う入力しきい値電圧ｖｓｗｉ＋１のインバータ
１Ｎ■１＋１の出力端子○ｉ＋１とを入力として構成さ
れ、出力端子Ｏ１ｉ＋１を具備している。出力端子○、
□＋１は入力端子が■８ｗ□から”８Ｗｉ＋１の間でＨ
レベルを出力する。言い換えればアナログ入力電圧ｖＩ
Ｎ に対して、のとき、排他的論理和回路ＥＸＯＲ工、
４−１の出力端子０１ にＨレベルとなるディジタ
ル信号に変１＋１ 模される。さらに、アナログ入力電圧ｖＩＮが（ 〇二ｖ工Ｎり７５ｗ１ の範囲の場合、入力しきい値電圧ｖ８ｗ１をもつインバ
ータＩＮＶ１の出力端子０１ の出力信号、そのもので
ディジタル信号に変換できる。父、アナログ入力端子ｖ
工Ｎが ■８ｗｎ≦■■Ｎく■ＩＮｍａｘ の範囲、つ捷りｖＩＮが■８ｗｎ以上の電圧でｖＩＮｍ
ａｘ以Ｆの場合、入力しきい値電圧■８ｗｎをもつイン
バータ■Ｎｖｒ］の反転信号○。でディジタル信号に変
換できる。そのためこのＯｎをノヒ成するためインバー
タＩＮｖｎ′がＯｎを入力信号として構成されているユ
したがってアナログ入力電圧ｖＩＮが０≦■ＩＨ（■Ｉ
Ｎｍａｘ ””ＩＮｍａｘ〉”ｓｗ。）の範囲に対し
、入力しきい値電圧の異なるｎ個のインバータ群と上記
各インバータの隣り合う出力信号端に入力端を結合した
（ｎ−１）個の排他曲論ｌｊ１和回路群および上記ｎ番
目のインバータ出力信号を反転するインバータとを前記
のように構成することにより、（ｎ＋１ ）ビットのデ
ィジタル信号に変換される。
波形を示す。第１図に示す排他的論理和回路ＥＸＯＲ□
１＋１は入力しきい値電圧” ｓ ｗ□のインバータＩ
ＮＶ□の出力端子０１ と前記インノ（−タＩＮＶ、と
相隣り合う入力しきい値電圧ｖｓｗｉ＋１のインバータ
１Ｎ■１＋１の出力端子○ｉ＋１とを入力として構成さ
れ、出力端子Ｏ１ｉ＋１を具備している。出力端子○、
□＋１は入力端子が■８ｗ□から”８Ｗｉ＋１の間でＨ
レベルを出力する。言い換えればアナログ入力電圧ｖＩ
Ｎ に対して、のとき、排他的論理和回路ＥＸＯＲ工、
４−１の出力端子０１ にＨレベルとなるディジタ
ル信号に変１＋１ 模される。さらに、アナログ入力電圧ｖＩＮが（ 〇二ｖ工Ｎり７５ｗ１ の範囲の場合、入力しきい値電圧ｖ８ｗ１をもつインバ
ータＩＮＶ１の出力端子０１ の出力信号、そのもので
ディジタル信号に変換できる。父、アナログ入力端子ｖ
工Ｎが ■８ｗｎ≦■■Ｎく■ＩＮｍａｘ の範囲、つ捷りｖＩＮが■８ｗｎ以上の電圧でｖＩＮｍ
ａｘ以Ｆの場合、入力しきい値電圧■８ｗｎをもつイン
バータ■Ｎｖｒ］の反転信号○。でディジタル信号に変
換できる。そのためこのＯｎをノヒ成するためインバー
タＩＮｖｎ′がＯｎを入力信号として構成されているユ
したがってアナログ入力電圧ｖＩＮが０≦■ＩＨ（■Ｉ
Ｎｍａｘ ””ＩＮｍａｘ〉”ｓｗ。）の範囲に対し
、入力しきい値電圧の異なるｎ個のインバータ群と上記
各インバータの隣り合う出力信号端に入力端を結合した
（ｎ−１）個の排他曲論ｌｊ１和回路群および上記ｎ番
目のインバータ出力信号を反転するインバータとを前記
のように構成することにより、（ｎ＋１ ）ビットのデ
ィジタル信号に変換される。
次に第５図を用いて説明する。繰り返し波形全中部より
発生され繰り返し波形ＳＩＮを前記入力端子ＩＮに入力
した場合を示す。入力波形Ｓ工Ｎの最小レベルが前記イ
ンバータＩＮＶ１の最小入力しきい値電圧ｖ６Ｗ１より
低く入力波形ＳＩＮの最な（ｎ＋１ ）相の多相クロッ
クを発生することができる。この時、出力端子０１及び
○。は入力波形Ｓ工Ｎ と同一周波数、他の出力端子○
、２〜０ｎ−１９は入力波形ＳＩＮの２倍の周波数で出
力される。
発生され繰り返し波形ＳＩＮを前記入力端子ＩＮに入力
した場合を示す。入力波形Ｓ工Ｎの最小レベルが前記イ
ンバータＩＮＶ１の最小入力しきい値電圧ｖ６Ｗ１より
低く入力波形ＳＩＮの最な（ｎ＋１ ）相の多相クロッ
クを発生することができる。この時、出力端子０１及び
○。は入力波形Ｓ工Ｎ と同一周波数、他の出力端子○
、２〜０ｎ−１９は入力波形ＳＩＮの２倍の周波数で出
力される。
この方法では各回路の動作速度のバラツキ等によりクロ
ック相互間に重なりが発生する場合がある。
ック相互間に重なりが発生する場合がある。
第６図は、この各クロック相互間の重なりを無１゜
くすために排他的論理和回路に人力する信号を、第１図
の隣り合せでなく、１個とび毎に各隣り合せを組合せて
形成した場合のクロック出力波形○ 、ｏ 、、、、
、ｏｎ−３ｎ−２，０ｎ−１ｎを示−ｆ。
の隣り合せでなく、１個とび毎に各隣り合せを組合せて
形成した場合のクロック出力波形○ 、ｏ 、、、、
、ｏｎ−３ｎ−２，０ｎ−１ｎを示−ｆ。
１２ ２３
この構成を用いることにより、前述したクロックの重な
りによる誤動作を防止できる。したがって従来のクロッ
ク発生回路の前記誤動作防止用イ」加回路が不要である
利点を有する。父、従来のクロック発生回路では、一般
に周波数ｆなるｍ相りロックを発生させようとすると、
ｍｆなる周波数を持つ繰り返し波形発生器が必要である
が、本発明のクロック発生回路では、周波数ｆ或ばｆ／
２なる繰り返し波形発生器があればよく、より低周波動
作でよい利点もある。
りによる誤動作を防止できる。したがって従来のクロッ
ク発生回路の前記誤動作防止用イ」加回路が不要である
利点を有する。父、従来のクロック発生回路では、一般
に周波数ｆなるｍ相りロックを発生させようとすると、
ｍｆなる周波数を持つ繰り返し波形発生器が必要である
が、本発明のクロック発生回路では、周波数ｆ或ばｆ／
２なる繰り返し波形発生器があればよく、より低周波動
作でよい利点もある。
さらに、本発明のクロック発生回路においては構成要素
は入力しきい値電圧の異なるインバータと排他的論理和
回路さ繰り返し波形発生器のみであり、従来のフリノプ
ンロノプ、デコーダ、誤動作防止回路が不要であり回路
が簡単である利点がる。
は入力しきい値電圧の異なるインバータと排他的論理和
回路さ繰り返し波形発生器のみであり、従来のフリノプ
ンロノプ、デコーダ、誤動作防止回路が不要であり回路
が簡単である利点がる。
第７図にインバータを相補型ＭＯ８（以’Ｆ’ＣＭＯ３
と略す）インバータで構成した例を示す。入力端子２は
第１図の入力端子ＩＮに接続され、出力端子３は、同図
の出力端子０１となる。このＣＭＯＳインバータの入力
しきい値電圧■ｓｗは、出力電圧■。□が入力電圧ｖ１
ｎ と等しくなる入力電圧値と定義すると で示される。ここで １ＶＴｐｌ：ＰチャネルＭＯ３Ｉ−ランジスタ４のしき
い値電圧 ｖ ：Ｎチ、〜・ネルＭＯＳトランジスタ５のＮ １〜きい値電圧 Ｖ ：ＣＭＯＳインバータの電源電圧ｂ Ｗ′ ：ＮチャネルＭＯＳトランジスタ５の実効チャネ
ル幅 Ｌｎｌ ：ＮチャネルＭＯ３）ランジスタ５の実効チャ
ネル長 ６′ ：ＰチャネルＭＯ３１，ラン７スタ４の実効チャ
ネル幅 Ｌ’：ＰチャネルＭＯＳトランジスタ４の実効チャネル
長 つ捷り、使用電圧ｖＤｂ及びＭＯ８製造プロセスで決す
るトランジスタのしきい値電圧■ＴＮ、ｌ”Ｔｐｌを変
えずにβＲのみを変えることにより、インバータの入力
しきい値電圧を所望の値に設計することができる。この
ように入力しきい値電圧はＭＯＳトう／ジスタの幾町学
的寸法で決まる。同一チップ内のＭＯ３Ｉ−ランジスタ
群のチャネル幅と長さの設計寸法からの変動は同程度と
見込捷れる。
と略す）インバータで構成した例を示す。入力端子２は
第１図の入力端子ＩＮに接続され、出力端子３は、同図
の出力端子０１となる。このＣＭＯＳインバータの入力
しきい値電圧■ｓｗは、出力電圧■。□が入力電圧ｖ１
ｎ と等しくなる入力電圧値と定義すると で示される。ここで １ＶＴｐｌ：ＰチャネルＭＯ３Ｉ−ランジスタ４のしき
い値電圧 ｖ ：Ｎチ、〜・ネルＭＯＳトランジスタ５のＮ １〜きい値電圧 Ｖ ：ＣＭＯＳインバータの電源電圧ｂ Ｗ′ ：ＮチャネルＭＯＳトランジスタ５の実効チャネ
ル幅 Ｌｎｌ ：ＮチャネルＭＯ３）ランジスタ５の実効チャ
ネル長 ６′ ：ＰチャネルＭＯ３１，ラン７スタ４の実効チャ
ネル幅 Ｌ’：ＰチャネルＭＯＳトランジスタ４の実効チャネル
長 つ捷り、使用電圧ｖＤｂ及びＭＯ８製造プロセスで決す
るトランジスタのしきい値電圧■ＴＮ、ｌ”Ｔｐｌを変
えずにβＲのみを変えることにより、インバータの入力
しきい値電圧を所望の値に設計することができる。この
ように入力しきい値電圧はＭＯＳトう／ジスタの幾町学
的寸法で決まる。同一チップ内のＭＯ３Ｉ−ランジスタ
群のチャネル幅と長さの設計寸法からの変動は同程度と
見込捷れる。
ＭＯＳプロセスで決定されるしきい値電圧■ＴＮ。
ＩＶＴＰＩの変動を含めても、インバータの入力しきい
値電圧の変動を」７５〜１０％程度に収めることは容易
に実現できる。したがって単調性の優ノー、たＡ−Ｄ変
換が得られる。
値電圧の変動を」７５〜１０％程度に収めることは容易
に実現できる。したがって単調性の優ノー、たＡ−Ｄ変
換が得られる。
なお、以上の実施例ではＣＭＯＳインバータを ３
例にとり説明したが、Ｎ−チャネルＭＯＳインバータ、
Ｐ−チＡ・ネルＭＯＳインバータ等でも同様に実施でき
ることは明らかである。
Ｐ−チＡ・ネルＭＯＳインバータ等でも同様に実施でき
ることは明らかである。
さらに、繰り返し波形発生回路は、夕）付の水晶振動子
と半導体チップ内の発振用インバータ及び帰一抵抗によ
り容易に構成できる。
と半導体チップ内の発振用インバータ及び帰一抵抗によ
り容易に構成できる。
以上のように本発明は、簡単な構成でモノリンツク集積
回路化が容易な要素から構成され、従来のように、複雑
なフリップフロップやデコーダなどが不要であるため、
実用化しやすい利点がある。
回路化が容易な要素から構成され、従来のように、複雑
なフリップフロップやデコーダなどが不要であるため、
実用化しやすい利点がある。
丑だ、本発明のクロック発生装置はこれをモノリンツク
実積回路化した場合、特に大きな効果が奏されるが、個
別部品を用いても構成されうるものである。
実積回路化した場合、特に大きな効果が奏されるが、個
別部品を用いても構成されうるものである。
第１図は本発明の一実施例におけるクロック発生回路の
構成を示す図、第２図は本発明のクロック発生回路にお
けるインバータ群の入力電圧対出力電圧特性を示す図、
第３図は同インバータ群の基本的動作を説明するだめの
図、第４図と第６図 ４ は第１図に示すクロック発生回路の出力波形を示す図、
第６図はクロック相互間の重なりが生じないようにした
本発明の実施例におしするクロック発生回路の動作を示
す図、第７図は相補型ＭＯＳインバータを示す図である
。 ＩＮＶ１〜工Ｎｖｎ 人力しきい値電圧の異なるイン
バータ群、ＥＸＯＲ１２〜ＥＸＯＲｎ、 ｎ、、、、、
排他的論理和回路群、０１２〜０ｎＩｎ 排他的論
理和回路の出力端子、０１〜００ インバータ群ＩＮ
Ｖ１〜■Ｎｖｎの出力端子、■ｓｗ１〜ｖｓｗｎ””’
インバータ群ＩＮＶ１〜工Ｎｖｎの入力しきい値電圧、
Ｔ１〜Ｔｎ−、、＝インバータ群ＩＮｖ１〜工ＮＶｎの
入力電圧−出力電圧特性、４−− ＰチャネルＭＯＳト
ランジスタ、６・・−ＮチャネルＭＯ８）ランジスタ、
５ＧＥＮ−・ 繰り返し波形発生装置。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 ＶｒＮ 入 力 ！電 圧 Ｖ５ｗｎ −一−−−− ％ｉｕ、＋１ −− 鵡・ １ ； ＶＳＷＬ−１ｊ ： ’ ｌ ｌ １ ｌ ］ １１ １ ７゛２ 、 １１゜ ＶＳｕｒｒ １１’ｌ ’０ｔｒｌ ｔ２
： ｔＬ−１，ｔｒ１ｔｒ’、＋Ｊ ｔｎｉ
時間Ｔｌ １１ Ｉ 特開昭５８−１２４３２Ｇ（６） 第４図 Ｖｏｕγ 畷１１１１ ムリ ］１１１ 第 ７ 図 ＝１７４−
構成を示す図、第２図は本発明のクロック発生回路にお
けるインバータ群の入力電圧対出力電圧特性を示す図、
第３図は同インバータ群の基本的動作を説明するだめの
図、第４図と第６図 ４ は第１図に示すクロック発生回路の出力波形を示す図、
第６図はクロック相互間の重なりが生じないようにした
本発明の実施例におしするクロック発生回路の動作を示
す図、第７図は相補型ＭＯＳインバータを示す図である
。 ＩＮＶ１〜工Ｎｖｎ 人力しきい値電圧の異なるイン
バータ群、ＥＸＯＲ１２〜ＥＸＯＲｎ、 ｎ、、、、、
排他的論理和回路群、０１２〜０ｎＩｎ 排他的論
理和回路の出力端子、０１〜００ インバータ群ＩＮ
Ｖ１〜■Ｎｖｎの出力端子、■ｓｗ１〜ｖｓｗｎ””’
インバータ群ＩＮＶ１〜工Ｎｖｎの入力しきい値電圧、
Ｔ１〜Ｔｎ−、、＝インバータ群ＩＮｖ１〜工ＮＶｎの
入力電圧−出力電圧特性、４−− ＰチャネルＭＯＳト
ランジスタ、６・・−ＮチャネルＭＯ８）ランジスタ、
５ＧＥＮ−・ 繰り返し波形発生装置。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 ＶｒＮ 入 力 ！電 圧 Ｖ５ｗｎ −一−−−− ％ｉｕ、＋１ −− 鵡・ １ ； ＶＳＷＬ−１ｊ ： ’ ｌ ｌ １ ｌ ］ １１ １ ７゛２ 、 １１゜ ＶＳｕｒｒ １１’ｌ ’０ｔｒｌ ｔ２
： ｔＬ−１，ｔｒ１ｔｒ’、＋Ｊ ｔｎｉ
時間Ｔｌ １１ Ｉ 特開昭５８−１２４３２Ｇ（６） 第４図 Ｖｏｕγ 畷１１１１ ムリ ］１１１ 第 ７ 図 ＝１７４−
Claims (1)
- 【特許請求の範囲】 （１）入力端子が同一ノードに接続して成る入力１−き
い値電圧の異なるｎ個（ｎは２以−ヒの整数）のインバ
ータ群と、前記インバータ群の入力しきい値電圧の相隣
り合う２つのインバータ出力に接続して成る最大限（ｎ
−１）個の排他的論理和回路群と、最大入力しきい値電
圧を持つインバータの出力に接続されるインバータと、
前記同一ノードに接続される最小入力しきい値電圧より
低いＬレベル電圧と最大入力しきい値電圧より高いＨレ
ベル電圧を出力することが可能な繰り返し波形発生部と
を有し、前記排他的論理和回路出力と前記最小入力しき
い値電圧を持つインバータ出力と前記最大入力しきい値
電圧を持つインバータに接続されるインバータ出力より
最大限（ｎ＋１）個のクロック信号を発生することを特
徴とするクロック発生回路。 （２） インバータと排他的論理和回路と繰り返し波
形発生部とがトランジスタで構成さｆ＋でいることを特
徴とする特許請求の範囲第１項記載のクロック発生回路
。 （３ン インバータ幸÷と排他的論理和回路と繰り返
し波形発生部とがＭＯ３型トランジスタで構成されてい
ることを特徴とする特許請求の範囲第１項記載のりａｙ
り発生回路。 （４）インバータと排他的論理和回路群と繰り返し波形
発生部とが単一の半導体基板内に作り込まれていること
を特徴とする特許請求の範囲第１項記載のクロック発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP812782A JPS58124326A (ja) | 1982-01-20 | 1982-01-20 | クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP812782A JPS58124326A (ja) | 1982-01-20 | 1982-01-20 | クロツク発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58124326A true JPS58124326A (ja) | 1983-07-23 |
Family
ID=11684618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP812782A Pending JPS58124326A (ja) | 1982-01-20 | 1982-01-20 | クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58124326A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007168557A (ja) * | 2005-12-21 | 2007-07-05 | Nissan Motor Light Truck Co Ltd | 補機取付ブラケット |
| CN100442262C (zh) * | 2003-12-13 | 2008-12-10 | 三星电子株式会社 | 具有多位预取结构的数据反相电路的集成电路及操作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106650A (en) * | 1976-03-05 | 1977-09-07 | Hitachi Ltd | Clock pulse generating circuit |
| JPS56141619A (en) * | 1980-04-08 | 1981-11-05 | Nec Corp | Pulse generating circuit |
-
1982
- 1982-01-20 JP JP812782A patent/JPS58124326A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106650A (en) * | 1976-03-05 | 1977-09-07 | Hitachi Ltd | Clock pulse generating circuit |
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| CN100442262C (zh) * | 2003-12-13 | 2008-12-10 | 三星电子株式会社 | 具有多位预取结构的数据反相电路的集成电路及操作方法 |
| JP2007168557A (ja) * | 2005-12-21 | 2007-07-05 | Nissan Motor Light Truck Co Ltd | 補機取付ブラケット |
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