CN204244218U - 低功耗同步时序数字电路芯片 - Google Patents

Abstract

本实用新型公开了一种低功耗同步时序数字电路芯片。使用两路供电电源，高电压电源和低电压电源，单独用一路电压较低的电源供电给时钟树结构部分，可以显著降低时钟树的功耗，所以降低了芯片的整体功耗。其中高电压电源供电给各个寄存器和组合电路部分，低电压电源主要供电给时钟树部分，为匹配信号幅度，需要使用电平转换器在合适的位置将高低时钟信号互相转换。由于寄存器和组合电路可以使用高电压供电，芯片的速度不受影响，所以本实用新型能在保证芯片性能不变的前提下大幅降低芯片的功耗。

Description

低功耗同步时序数字电路芯片

技术领域

本实用新型涉及低功耗芯片设计技术领域，具体地指一种低功耗同步时序数字电路芯片。

背景技术

当前的集成电路大多数是CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)工艺的同步时序数字电路芯片，这种芯片中必然包含有时钟信号。目前，CMOS数字电路芯片的规模越来越大，速度越来越快，芯片的功耗自然越来越高，在很多应用领域中，功耗已经成为首要考虑因素或制约因素。当数字电路芯片规模越大频率越快，其中的时钟树的结构就变得越来越庞大和复杂，所以时钟树上消耗的功耗占芯片总功耗的比例越来越高，一些数据显示，时钟树消耗的功耗占到芯片总功耗的30～50％。一般来说，数字电路芯片包括时钟树、寄存器和组合逻辑电路单元(完成逻辑计算、操作的功能。由最基本的“与门”电路、“或门”电路和“非门”等基础电路单元组成)这三大部分。当前一般的芯片设计中，他们均采用同一个供电电源进行供电。对于这种数字电路芯片，技术人员一般采用降低供电电压或根据需要动态降低频率的方式来节省功耗，但是这些方案也同时降低了芯片的性能即频率。

实用新型内容

本实用新型的目的就是要提供一种低功耗同步时序数字电路芯片，该芯片能在保证芯片频率性能不变的前提下大幅降低功耗。

为实现此目的，本实用新型所设计的低功耗同步时序数字电路芯片，它包括时钟树、时钟信号驱动单元、多个寄存器和多个组合逻辑电路单元，所述时钟树包括源头时钟单元、多个对应的节点时钟单元和多个对应的末端时钟单元，所述每个寄存器连接对应的组合逻辑电路单元，其特征在于：它还包括高电压电源、低电压电源、高电平至低电平转换器和多个低电平至高电平转换器，所述高电压电源的输出端分别连接时钟信号驱动单元的供电端、高电平至低电平转换器的高压电源供电端、各个低电平至高电平转换器的高压电源供电端、各个寄存器的供电端和各个组合逻辑电路单元的供电端，所述低电压电源的输出端分别连接源头时钟单元的供电端、各个节点时钟单元的供电端、各个末端时钟单元的供电端、高电平至低电平转换器的低压电源供电端、各个低电平至高电平转换器的低压电源供电端，所述时钟信号驱动单元的时钟信号输出端通过高电平至低电平转换器连接时钟树中源头时钟单元的时钟信号输入端，所述时钟树中各个末端时钟单元的时钟信号输出端通过对应的低电平至高电平转换器连接对应寄存器的时钟信号输入端。

本实用新型的原理为：

CMOS数字电路功耗的基本原理为P＝a*F*V²，其中，P是功耗，a为信号的翻转率，F为信号的频率，V为信号的电压。如果降低一些电压，可以很大程度地降低功耗。事实上，V也可以理解为信号的翻转高度，在CMOS电路设计领域里面，某个电路单元的信号翻转高度基本就是其供电电压的高度。如果降低电压，那么信号的翻转高度就降低了。对于时钟信号来说，信号的翻转率a很高，每个时钟周期，它需要翻转两次，这项无法降低。信号的频率F是芯片的工作频率，虽然有一些技术可以根据需要动态地降低频率来节省功耗，但是同时芯片的性能也降低了。另外有一些技术降低芯片的整体电压，但是芯片整体降低电压的话，芯片的速度会严重变慢，性能严重降低。本实用新型采用高低两个供电电源对芯片供电，其中，低电压电源向时钟树结构供电，高电压电源向寄存器和组合逻辑电路单元供电，配合以电平转换器来转换合适的信号电平。当芯片需要工作在性能较高的时候(即频率较高的时候)寄存器和组合电路部分需要施加高电压才能够速度够快，由于在本实用新型中，时钟树采用了低电压供电，这部分的功耗可以大幅度降低，所以芯片的总体功耗比传统方法要低。另外，若芯片中寄存器和组合电路的供电电压降低的时候，时钟树部分的供电电压还可以再继续降低一些，只要在安全工作的范围内芯片工作正常，那么总体功耗可以比传统方法更低。本实用新型通过上述设计实现了在保证芯片性能不变的前提下大幅降低芯片的功耗,有利于CMOS数字电路芯片的设计和使用。

附图说明

图1为本实用新型的结构框图；

图2为本实用新型中各个时钟单元为缓冲器(buffer)时的结构框图；

图3为本实用新型中各个时钟单元为反相器(inverter)时的结构框图；

图4为本实用新型中基准摆幅的方波时钟信号和低摆幅的方波时钟信号的幅度对比示意图。

图5为本实用新型中电源网结构示意图。

其中，1—高电压电源、2—低电压电源、3—时钟树、3.1—源头时钟单元、3.2—节点时钟单元、3.3—末端时钟单元、3a—缓冲器、3b—反相器、4—时钟信号驱动单元、5—寄存器、6—高电平至低电平转换器、7—低电平至高电平转换器、8—组合逻辑电路单元。

具体实施方式

以下结合附图和具体实施例对本实用新型作进一步的详细说明：

我们知道功耗跟电压是呈平方关系的，P＝a*F*V²，当电压降低，功耗可以显著地降低。时钟信号是芯片内部最活跃、翻转最频繁的信号，但是它并不真正做任何信号的处理，只是给予芯片同步时序电路即寄存器的时钟端做为时间基准参考功能。所以，对于时钟树单元的这部分电路，尽量采用最小的能量去传递时钟信号即可。方法就是，可以降低时钟树电路部分的电压，同时保证时钟树工作正常，就可以达到降低这部分功耗的目的。以当前主流的28nm工艺为例，典型的工作电压为1.0V左右。注意，工厂不同，工艺参数会有不同，有轻微浮动，以下仅是示意范围。若提高电压，高电压范围大约可至1.2V～1.4V。低电压范围能够下降到大约0.7V甚至0.6V。所以若给时钟树部分单独施加低一些的供电电压，时钟树电路仍然是可以正常工作的，只是性能有所变化，所以需要在设计过程中仔细设计时钟树的布局以及注意控制时钟信号特性等多方面因素，达到正常工作的目的。

按照CMOS电路基本原理，电源电压需要大于1.5倍或2倍的晶体管阈值电压，电路才能基本正常工作，比如28nm工艺下的常规阈值电压为0.3V至0.4V左右。若使用一些低阈值电压的晶体管，比如0.2V至0.3V的低阈值电压晶体管来构造时钟树的话，那么时钟树的电源电压还能够再降低一些，更加地节省功耗。

本实用新型基于该原理设计了如下技术方案：

如图1所示的低功耗同步时序数字电路芯片，它包括时钟树3、时钟信号驱动单元4、多个寄存器5和多个组合逻辑电路单元8，所述时钟树3包括源头时钟单元3.1、多个对应的节点时钟单元3.2和多个对应的末端时钟单元3.3，所述每个寄存器5连接对应的组合逻辑电路单元8，其特征在于：它还包括高电压电源1、低电压电源2、高电平至低电平转换器6和多个低电平至高电平转换器7，所述高电压电源1的输出端分别连接时钟信号驱动单元4的供电端、高电平至低电平转换器6的高压电源供电端、各个低电平至高电平转换器7的高压电源供电端、各个寄存器5的供电端和各个组合逻辑电路单元8的供电端，所述低电压电源2的输出端分别连接源头时钟单元3.1的供电端、各个节点时钟单元3.2的供电端、各个末端时钟单元3.3的供电端、高电平至低电平转换器6的低压电源供电端、各个低电平至高电平转换器7的低压电源供电端，所述时钟信号驱动单元4的时钟信号输出端通过高电平至低电平转换器6连接时钟树3中源头时钟单元3.1的时钟信号输入端，所述时钟树3中各个末端时钟单元3.3的时钟信号输出端通过对应的低电平至高电平转换器7连接对应寄存器5的时钟信号输入端(CLK管脚)。所述时钟树3中源头时钟单元3.1的时钟信号输出端连接第一层的各个节点时钟单元3.2的时钟信号输入端，所述第一层的各个节点时钟单元3.2的时钟信号输出端连接下一层对应的节点时钟单元3.2的时钟信号输入端，最后一层的各个节点时钟单元3.2的时钟信号输出端连接对应末端时钟单元3.3的信号输入端。

上述技术方案中，时钟树3可以由正常阈值电压的晶体管构造，也可以由低阈值电压的晶体管构造。只要达到设计需要即可。若使用低阈值电压的晶体管构造时钟树，可以采用更低的低电压供电给时钟树，使得时钟信号的翻转幅度更小，同时满足构建时钟树的速度要求。时钟树3从源头开始，用树状结构扩展，一直送达所有寄存器5需要的位置。在实际中，可能会经过很多层的扩展，整个时钟树几乎要蔓延到全部芯片的范围(如图5所示)。

上述技术方案中，所述低电压电源2的供电电压为高电压电源1供电电压的55～65％，优选为60％，或根据工艺不同，降低到能够使得时钟树正常工作的较低的电压。

上述技术方案中，所述源头时钟单元3.1、各个节点时钟单元3.2和各个末端时钟单元3.3均为缓冲器3a(buffer)，如图2所示。或者所述源头时钟单元3.1、各个节点时钟单元3.2和各个末端时钟单元3.3均由两个反相器3b(inverter)组成，其中，第一个反相器3b的信号输出端连接第二个反相器3b的信号输入端，如图3所示。两个反相器3b这样连接对信号的效果与上述一个缓冲器3a相同。

上述技术方案中，所述缓冲器3a和反相器3b可以是常规阈值电压的晶体管构成，也可以是低阈值电压的晶体管构成。例如在28nm的工艺条件下，所示缓冲器3a为电压阈值范围为0.2～0.4V的低阈值电压晶体管，所示反相器3b为电压阈值范围为0.2～0.4V的低阈值电压晶体管。根据特定工厂的工艺流程不同，会有变化。另外，在其他工艺下，电压值和相对应的阈值电压都会有所变化。

上述技术方案中，芯片内的电源布局是网状结构，简称电源网。电源网有两个，如图5所示。VDD是供给芯片中寄存器5的电源网(即高电压电源1)，VDD_CLK是单独供给时钟树3的电源网(即低电压电源2)。由于时钟树的时钟单元散布在整个芯片范围内，所以VDD_CLK的范围也要覆盖整个芯片范围。

上述低功耗同步时序数字电路芯片的时钟信号生成方法，它包括如下步骤：

步骤1：所述高电压电源1向时钟信号驱动单元4的供电端、高电平至低电平转换器6的高压电源供电端、各个低电平至高电平转换器7的高压电源供电端、各个寄存器5的供电端和各个组合逻辑电路单元8的供电端供电，所述低电压电源2向源头时钟单元3.1的供电端、各个节点时钟单元3.2的供电端和各个末端时钟单元3.3的供电端、高电平至低电平转换器6的低压电源供电端、各个低电平至高电平转换器7的低压电源供电端供电，所述高电压电源1输出的供电电压大于低电压电源2输出的供电电压；

步骤2：所述时钟信号驱动单元4输出基准摆幅的时钟信号，基准摆幅即是高电源电压的幅度(是高电压域下面的信号摆幅，在CMOS电路里面，工作在哪个电源下的电路的信号摆幅就是它的供电电压的幅度)，该基准摆幅的时钟信号由高电平至低电平转换器6转换为低摆幅的时钟信号，高电平至低电平转换器6将低摆幅的时钟信号输入到时钟树3的源头时钟单元3.1中；

步骤3：所述低摆幅的时钟信号在上述时钟树3中进行传输，经过逐级扩展，最后由时钟树3的各个末端时钟单元3.3将低摆幅的时钟信号传输到对应的低电平至高电平转换器7中；

步骤4：所述各个低电平至高电平转换器7将上述接收到的低摆幅的时钟信号还原成上述基准摆幅的时钟信号；

步骤5：所述各个低电平至高电平转换器7将步骤4中得到的基准摆幅的时钟信号传输给对应的寄存器5。

上述技术方案中，所述低摆幅的时钟信号摆幅为基准摆幅的时钟信号摆幅的55～65％。或使得时钟树正常工作并达到要求的较低的电压。

上述技术方案中，所示基准摆幅的时钟信号为基准摆幅方波时钟信号，所述低摆幅的时钟信号为低摆幅方波时钟信号(理想情况一般是方波信号。实际电路中会有斜率，即类似梯形信号)，如图4所示。

上述技术方案中，芯片在28nm工艺下时，基准摆幅方波时钟信号的幅值为1V，所述低摆幅方波时钟信号的幅值为0.6V，所述低电压电源2输出的供电电压为所述高电压电源1输出的供电电压的60％。上述方案仅仅为一个例子，在实际中只要是双电压，时钟树的电压比其他部分电路的电压稍低，均属于本实用新型的覆盖范畴。

本说明书未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims (7)

1.一种低功耗同步时序数字电路芯片，它包括时钟树(3)、时钟信号驱动单元(4)、多个寄存器(5)和多个组合逻辑电路单元(8)，所述时钟树(3)包括源头时钟单元(3.1)、多个对应的节点时钟单元(3.2)和多个对应的末端时钟单元(3.3)，所述每个寄存器(5)连接对应的组合逻辑电路单元(8)，其特征在于：它还包括高电压电源(1)、低电压电源(2)、高电平至低电平转换器(6)和多个低电平至高电平转换器(7)，所述高电压电源(1)的输出端分别连接时钟信号驱动单元(4)的供电端、高电平至低电平转换器(6)的高压电源供电端、各个低电平至高电平转换器(7)的高压电源供电端、各个寄存器(5)的供电端和各个组合逻辑电路单元(8)的供电端，所述低电压电源(2)的输出端分别连接源头时钟单元(3.1)的供电端、各个节点时钟单元(3.2)的供电端、各个末端时钟单元(3.3)的供电端、高电平至低电平转换器(6)的低压电源供电端、各个低电平至高电平转换器(7)的低压电源供电端，所述时钟信号驱动单元(4)的时钟信号输出端通过高电平至低电平转换器(6)连接时钟树(3)中源头时钟单元(3.1)的时钟信号输入端，所述时钟树(3)中各个末端时钟单元(3.3)的时钟信号输出端通过对应的低电平至高电平转换器(7)连接对应寄存器(5)的时钟信号输入端。

2.根据权利要求1所述的低功耗同步时序数字电路芯片，其特征在于：所述时钟树(3)中源头时钟单元(3.1)的时钟信号输出端连接第一层的各个节点时钟单元(3.2)的时钟信号输入端，所述第一层的各个节点时钟单元(3.2)的时钟信号输出端连接下一层对应的节点时钟单元(3.2)的时钟信号输入端，最后一层的各个节点时钟单元(3.2)的时钟信号输出端连接对应末端时钟单元(3.3)的信号输入端。

3.根据权利要求1或2所述的低功耗同步时序数字电路芯片， 其特征在于：所述低电压电源(2)的供电电压为高电压电源(1)供电电压的55～65％。

4.根据权利要求2所述的低功耗同步时序数字电路芯片，其特征在于：所述源头时钟单元(3.1)、各个节点时钟单元(3.2)和各个末端时钟单元(3.3)均为缓冲器(3a)。

5.根据权利要求2所述的低功耗同步时序数字电路芯片，其特征在于：所述源头时钟单元(3.1)、各个节点时钟单元(3.2)和各个末端时钟单元(3.3)均由两个反相器(3b)组成，其中，第一个反相器(3b)的信号输出端连接第二个反相器(3b)的信号输入端。

6.根据权利要求4所述的低功耗同步时序数字电路芯片，其特征在于：所述缓冲器(3a)为电压阈值范围为0.2～0.4V的晶体管。

7.根据权利要求5所述的低功耗同步时序数字电路芯片，其特征在于：所述反相器(3b)为电压阈值范围为0.2～0.4V的晶体管。