TWI669587B - 電子裝置中的功率閘控及用於設計該裝置的電腦實施方法 - Google Patents

電子裝置中的功率閘控及用於設計該裝置的電腦實施方法 Download PDF

Info

Publication number
TWI669587B
TWI669587B TW104115904A TW104115904A TWI669587B TW I669587 B TWI669587 B TW I669587B TW 104115904 A TW104115904 A TW 104115904A TW 104115904 A TW104115904 A TW 104115904A TW I669587 B TWI669587 B TW I669587B
Authority
TW
Taiwan
Prior art keywords
voltage level
voltage
circuit system
gate
power
Prior art date
Application number
TW104115904A
Other languages
English (en)
Other versions
TW201546596A (zh
Inventor
邁爾斯詹姆士愛德華
福林大衛華特
霍華大衞威廉
Original Assignee
英商Ａｒｍ股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英商Ａｒｍ股份有限公司 filed Critical 英商Ａｒｍ股份有限公司
Publication of TW201546596A publication Critical patent/TW201546596A/zh
Application granted granted Critical
Publication of TWI669587B publication Critical patent/TWI669587B/zh

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

一種電子裝置2，具有電路系統4，電路系統4操作在由第一電壓位準VDD1與參考電壓位準供應的第一電壓域6中。電壓調節器14由高於第一電壓位準VDD1的第二電壓位準VDD2產生第一電壓位準VDD1。提供至少一個功率閘20、30以將電路系統4選擇性耦接至第一電壓位準VDD1或參考位準之一者。在由較高電壓位準VDD2或VDD3供應的第二電壓域中產生對於功率閘20、30的控制訊號，較高電壓位準VDD3係由供應至電壓調節器14的第二電壓位準VDD2導出。因此，可再使用裝置2內的現存高電壓源，以施加推升電壓至功率閘而改良功率閘控的效率。

Description

電子裝置中的功率閘控及用於設計該裝置的電腦實施方 法
本技術相關於電子裝置領域。更詳言之，技術相關於功率閘控。
功率閘控為在電子裝置中減少洩漏功率的已知技術。可在電路與電路供應電壓之間耦接功率閘，以選擇性地將電路耦接至供應電壓或使電路與供應電壓隔絕，而減少功率消耗。理想上，在功率閘開啟而允許電壓供應至電路時，將有等效為無限的電流傳輸通過功率閘，而在功率閘關閉而使電路與供應電壓隔絕時，傳輸通過功率閘的電流將為零。功率閘在「開啟」狀態與「關閉」狀態中傳輸的電流，在下文被稱為「I-on」與「I-off」。實際上，功率閘的I-on並非無限，因為在功率閘上存在一些電壓降(IR drop)而減少功率閘可供應的功率量，功率閘並具有非零的I-off，使得在電路被關電時存在一些洩漏而增加能量消耗。因此存在設計挑戰：使用足夠的功率閘以供應最差情況下電路所需的工作功率而不造成太多電壓降，並使用盡可能少的功率閘以在關閉模式中將洩漏最小化。因為電子裝置逐漸變得越來越小，電 子裝置傾向使用較低的電壓，而此大大地使得對於功率閘控的設計挑戰更加困難，因為在操作於接近臨界或次臨界電壓下，I-on趨向於I-off。I-on與I-off之間的比例減少，表示電路效能對電壓非常敏感，而任何額外的電壓降大大地衝擊電路的效能與能量效率。本技術尋求解決該等問題。
從一種態樣看來，本技術提供一種電子裝置，包含：經配置以操作在第一電壓域中的電路系統，係由第一電壓位準與參考電壓位準供應第一電壓域；電壓調節器，電壓調節器經配置以由第二電壓位準產生第一電壓位準，第二電壓位準高於第一電壓位準；至少一個功率閘，至少一個功率閘經配置以將電路系統選擇性地耦接至電壓調節器產生的第一電壓位準與參考電壓位準中之一者；及控制電路系統，控制電路系統經配置以產生閘控控制訊號，以控制至少一個功率閘是要將電路系統耦接至第一電壓位準與參考電壓位準中之該者，或是要使電路系統與第一電壓位準與參考電壓位準中之該者隔絕；其中控制電路系統經配置以操作在第二電壓域中，由從第二電壓位準導出的第三電壓位準供應第二電壓域，其中第三電壓位準高於第一電壓位準；以及至少一個功率閘具有閘極端點，閘極端點經配置以接收在第二電壓域中的控制電路系統產生的閘控控制訊號。
一種電子裝置，具有操作在第一電壓域中的電路系 統，係由第一電壓位準與參考電壓位準供應第一電壓域。電路系統可為電子裝置的任何功能性部件，諸如(例如)處理器、記憶體、匯流排邏輯或無線電單元。提供至少一個功率閘以將電路系統選擇性地耦接至第一電壓位準與參考電壓位準之一者。然而，施加至功率閘閘極端點以控制功率閘是要將電路系統耦接至第一電壓位準/參考電壓位準或是要使電路系統與第一電壓位準/參考電壓位準隔絕的控制訊號，係產生於由高於第一電壓位準的電壓位準供應的第二電壓域中。藉由對於電路系統自身使用的第一電壓來推升功率閘的閘極電壓，可得到增加的I-on對I-off比例，因為(取決於功率閘的類型)，較強力地驅動功率閘的閘極端點將減少I-off(超級截止)或增加I-on(推升閘極)，而幫助改良裝置的效能與能量效率。
功率閘的推升閘極作業為已知的技術，但時常未被使用，因為用於驅動功率閘閘極端點的較高電壓的來源一般而言被認為是昂貴的。例如可使用電荷幫浦，但使用電荷幫浦產生了額外的面積與能量成本。相對於此，本技術的發明人認知到在許多電子裝置中，已經存在了高於用以供電電路系統自身的第一電壓位準的電壓位準來源。例如在許多嵌入式裝置、無線感測器節點與其他相對小型的電子裝置中，可將相對高的第二電壓位準供應至電子裝置，但為了節省功率，可將此第二電壓位準減少至第一電壓位準以對電路系統供電，使得電路系統消耗較少的動態功率。因此，許多裝置具有電壓調節器以將第二電壓位準轉換成要供應至電路系統 的第一電壓位準。
因此，對於功率閘的控制電路系統可操作在第二電壓域中，由從第二電壓位準導出的、高於第一電壓位準的第三電壓位準供應第二電壓域，而對於功率閘的控制訊號可被產生於第二電壓域中。因此，對於功率閘的推升閘極作業可再使用系統中已提供的較高電壓，且因此不必需要提供額外的電壓產生器(諸如電荷幫浦)以產生推升閘極電壓，而節省了能量與電路面積。
電子裝置可具有產生第二電壓位準的能量源。能量源可為非提供於電子裝置內的、非本地的能量源。然而在其他情況中，能量源可為提供於電子裝置內的本地能量源。通常在提供了本地能量源時，本地能量源將產生高於裝置內的電路系統實際上所使用電壓的較高電壓，所以此較高電壓可被用於產生用於功率閘閘極端點的推升控制訊號。
例如，能量源可包含至少一個電池。在提供電池時，電池通常產生相對高的電壓，但以此電壓操作電路系統可沒有能量效率，且因此通常提供調節器以將電壓轉換成較低供應電壓以用於電路系統。例如，典型的硬幣型電池可產生諸如1.2V至3.3V的電壓，但處理器或其他電路系統可僅操作於1V或更少的電壓。因此，在許多小型電池供電電子裝置中，電池已固有地提供的較高電壓，可用於導出對於功率閘的控制訊號，以將功率閘操作在推升閘極或超級截止模式中。
能量源的另一種範例，可為擷取環境能量的能量擷取器，諸如從環境光擷取能量的光伏打電池(photovoltaic cell)、從環境溫度差異或溫度梯度擷取能量的熱電(thermoelectric)擷取器、從機械或聲學震動擷取能量的壓電擷取器，或從環境無線電波擷取能量的無線電能量擷取器。
在一些具體實施例中，功率閘可包含腳部電晶體，腳部電晶體將電路系統選擇性地耦接至參考電壓位準。通常使用n型電晶體實施腳部電晶體，因此，施加推升電壓至腳部電晶體閘極，增加了在腳部供應參考電壓位準給電路系統時的「開啟」狀態期間內的I-on。本技術對於腳部功率閘特別有用，因為在電壓減少時I-on通常下降得比I-off快得多，因此，相較於對於頭部電晶體閘極端點的均等推升，施加推升閘極電壓至腳部電晶體更強力地增加了功率閘的I-on/I-off比例。
儘管如此，本技術亦可應用至頭部電晶體，該頭部電晶體用於將電路系統選擇性地耦接至電壓調節器供應的第一電壓位準。通常使用p型電晶體實施頭部電晶體，因此，施加推升電壓至頭部電晶體的閘極端點，將使頭部進入超級截止模式而減少I-off(洩漏電流)並節省能量。減少I-off增加了I-on/I-off比例，因此在睡眠或功率節省模式期間內洩漏通過功率閘的能量較少。在一些實施例中，提供頭部功率閘而非腳部功率閘，可產生較低的電路面積。
亦可能在同一裝置中提供頭部電晶體與腳部電晶體的結合者。
用於功率閘的電晶體的電壓容許度可高於用於電路系統自身中的電晶體的電壓容許度。換言之，相較於處理電 路系統中的電晶體而言，功率閘可更能抵抗傷害並能夠承受較高的施加電壓。此對於減少用於控制訊號的較高電壓對功率閘造成傷害的風險是有用的。例如，可由具有較高電壓抵抗性的不同電晶體科技製成功率閘。例如，可使用多閘極電晶體，諸如鰭狀電晶體(FinFET)。
再者，可藉由提供具有比用於電路系統電晶體中的氧化層要厚的較厚閘極氧化層，而將功率閘製為具有較高的電壓容許度。因為兩個理由，厚閘極氧化層電晶體是有用的：厚閘極氧化層電晶體不僅具有較高的電壓抵抗性，而厚閘極氧化層電晶體在低操作電壓之下更具有較佳的I-on/I-off比例(相較於薄閘極氧化層電晶體)。因此，藉由使用厚閘極氧化層電晶體，可改良電子裝置的可靠性、效能與能量效率。
類似的，控制功率閘開啟或關閉的控制電路系統，亦可由具有較高電壓容許度的電晶體組成(諸如厚閘極氧化層電晶體)，以改良效能、減少洩漏，並減少由較高電壓供電時的傷害風險。
可由許多不同的方式，由第二電壓位準導出第二電壓域的第三電壓位準。在許多情況中，第三電壓位準可與第二電壓位準相同，因此，能量源提供的電壓被直接提供至控制電路系統並用於產生對於功率閘的控制訊號。在其他範例中，第三電壓位準可低於第二電壓位準但高於第一電壓位準。例如，可提供由第二電壓位準產生第三電壓位準，並將第三電壓位準供應至控制電路系統的另一電壓調節器。在(例如)能量源產生比控制電路系統或功率閘可承受的電壓還高 的電壓時，此可為有用的。
除了控制功率閘狀態之外，控制電路系統亦可控制電壓調節器是位於活躍狀態或是功率節省狀態中，在活躍狀態中調節器由第二電壓位準產生第一電壓位準，在功率節省狀態中電壓調節器停止產生第一電壓位準。
在習知裝置中，調節器產生的第一電壓位準，可用以產生對於功率閘的控制訊號，且因此在可產生對於功率閘的控制訊號之前電壓調節器將需要為活躍的。此表示在將電壓調節器切換於功率節省狀態與活躍狀態之間時，功率閘供應的電壓中可存在突波，因為開啟或關閉調節器亦可開啟或關閉功率閘。此可為不被期望的，因為在對供應軌或其他電路供電時可消耗大量的突波能量。
相反的，在如本技術於第二電壓域中產生對於功率閘的控制訊號時，控制訊號的產生可完全獨立於電壓調節器產生的第一電壓位準，且因此在將電壓調節器切換於功率節省狀態與活躍狀態之間時，功率閘可維持在使電路系統與第一電壓位準/參考電壓位準隔絕的狀態中。因此，即使調節器正切換狀態，但仍不會有能量因突波而損耗。藉由減少相關聯於活躍狀態與功率節省狀態之間的轉變的能量成本，此減少了電壓調節器為了補償在將電壓調節器切換至(及切換出)功率節省狀態時所消耗的能量，而需要維持在功率節省狀態中的時間長度，以允許調節器的功率節省狀態被使用地更加頻繁(在較短的休息區間)以減少總和功率消耗(相較於已知系統)。
調節器可為線性調節器、切換調節器，或可由較高電壓位準產生減少的電壓位準的任何類型的調節器。
控制電路系統可不在功率閘的本地處。例如在積體電路中，功率閘可散佈在電路各處，且因此可需要具有一些將控制訊號從控制電路系統傳至功率閘的選徑機制。因此，可提供至少一個緩衝器，以將控制訊號從控制電路系統傳遞至功率閘。緩衝器可為反相器或非反相緩衝器，並可由具有較高電壓容許度的電晶體(例如厚閘極氧化層電晶體)組成，如上文對於控制電路系統與功率閘所討論般。緩衝器可作為重複器，使得即使控制訊號傳輸過電路時出現損耗，但可在每一緩衝器處重新產生控制訊號，因此在控制訊號到達功率閘時控制訊號足夠強以切換功率閘。可由來自第二電壓域的第三電壓位準供應緩衝器，因此緩衝器可由推升(第三)電壓位準重複控制訊號，以將控制訊號供應至功率閘的閘極。
一些系統可具有多個電壓域，而電路系統以不同的電壓位準操作。每一此種域可對應於下文所說明的「第一電壓域」，而該等域之每一者可具有受到推升閘控控制訊號控制的功率閘，推升閘控控制訊號來自相關聯於控制電路系統的第二電壓域。
再者，在同一域內，可由不同的閘控控制訊號控制不同的功率閘，不同的閘控控制訊號可獨立地開啟與關閉不同的功率閘群組。例如，可使用不同的功率閘方塊，獨立地將電路的不同功能單元或部分開啟與關閉。再者，在電路的同一部分或同一功能單元中，可期望交錯開啟對於同一功能 單元的不同功率閘，以減少在開啟功能單元時流過的峰值啟動電流，因為大啟動電流可造成積體電路其他部分中的電壓下降，而可能產生錯誤。例如，用於將控制訊號選徑至電路不同部分的緩衝器可被菊鍊連接(daisy chaining)，因此控制訊號在不同時間到達不同功率閘以交錯開啟。因此，可存在對於不同功率閘的數種不同的閘控控制訊號，閘控控制訊號之每一者可從第二電壓域由第三電壓產生，第三電壓高於用於第一電壓域中的第一電壓。
儘管在本申請案中將功率閘說明為被「開啟」或「關閉」，但將理解到在開啟狀態中將有非無限的電流流動通過功率閘，而在關閉狀態中將有有限的非零電流。
從另一種態樣看來，本技術提供一種電子裝置，包含：電路構件，用於操作在第一電壓域中，係由第一電壓位準與參考電壓位準供應第一電壓域；電壓調節構件，用於由第二電壓位準產生第一電壓位準，第二電壓位準高於第一電壓位準；至少一個功率閘控構件，用於將電路構件選擇性地耦接至電壓調節構件產生的第一電壓位準與參考電壓位準中之一者；及控制構件，用於產生閘控控制訊號，以控制至少一個功率閘控構件是要將電路構件耦接至第一電壓位準與參考電壓位準中之該者，或是要使電路構件與第一電壓位準與參考電壓位準中之該者隔絕； 其中控制構件經配置以操作在第二電壓域中，由從第二電壓位準導出的第三電壓位準供應第二電壓域，其中第三電壓位準高於第一電壓位準；以及至少一個功率閘控構件具有閘極端點構件，閘極端點構件用於接收在第二電壓域中的控制構件產生的閘控控制訊號。
從又另一種態樣看來，本技術提供一種對於電子裝置的功率控制方法，電子裝置包含電路系統與至少一個功率閘，電路系統經配置以操作在由第一電壓位準與參考電壓位準供應的第一電壓域中，至少一個功率閘經配置以選擇性地將電路系統耦接至第一電壓位準與參考電壓位準中之一者；該方法包含以下步驟：使用電壓調節器，由高於第一電壓位準的第二電壓位準產生第一電壓位準；產生閘控控制訊號，以控制至少一個功率閘是要將電路系統耦接至第一電壓位準與參考電壓位準中之該者，或是要使電路系統與第一電壓位準與參考電壓位準中之該者隔絕，其中閘控控制訊號係產生於第二電壓域中，係由從第二電壓位準導出的第三電壓位準供應第二電壓域，其中第三電壓位準高於第一電壓位準；以及將閘控控制訊號供應至閘控控制訊號的閘極端點。
從另一種態樣看來，本技術提供一種設計電子裝置的積體電路佈局的電腦實施方法，方法包含使用自動化設計工具產生界定積體電路佈局的資料，積體電路佈局包含：經配置以操作在第一電壓域中的電路系統，係由第一電壓 位準與參考電壓位準供應第一電壓域；電壓調節器，電壓調節器經配置以由第二電壓位準產生第一電壓位準，第二電壓位準高於第一電壓位準；至少一個功率閘，至少一個功率閘經配置以將電路系統選擇性地耦接至電壓調節器產生的第一電壓位準與參考電壓位準中之一者；及控制電路系統，控制電路系統經配置以產生閘控控制訊號，以控制至少一個功率閘是要將電路系統耦接至第一電壓位準與參考電壓位準中之該者，或是要使電路系統與第一電壓位準與參考電壓位準中之該者隔絕；其中控制電路系統經配置以操作在第二電壓域中，由從第二電壓位準導出的第三電壓位準供應第二電壓域，其中第三電壓位準高於第一電壓位準；以及至少一個功率閘具有閘極端點，閘極端點經配置以接收在第二電壓域中的控制電路系統產生的閘控控制訊號。
可使用自動化設計工具以設計根據本技術的電子裝置。例如，電子設計自動化(EDA)工具可使用電路單元資源庫，電路單元資源庫界定可被選擇以包含在積體電路佈局中的標準電路單元組。電路單元可被包含而對應於上文所說明的、使用較高電壓來操作的功率閘、緩衝器，與控制電路系統。例如，可對該等電路單元界定厚閘極氧化層電晶體。界定積體電路佈局的所產生資料，可用於控制具有所設計佈局之積體電路的生產。
2‧‧‧電子裝置
4‧‧‧電路系統
6‧‧‧第一電壓域
8‧‧‧供應軌
10‧‧‧參考功率軌
12‧‧‧能量源
14‧‧‧電壓調節器
20‧‧‧功率閘控電晶體
22‧‧‧控制訊號
24‧‧‧控制電路系統
30‧‧‧頭部電晶體
32‧‧‧另一電壓調節器
40‧‧‧CPU(處理器)
42‧‧‧記憶體單元
44‧‧‧匯流排邏輯
46‧‧‧密碼機加速器
48‧‧‧計時器&監視器
50‧‧‧無線電發送器/接收器單元
52‧‧‧非揮發性記憶體
54‧‧‧數位類比轉換器(DAC)或類比數位轉換器(ADC)
56‧‧‧即時時鐘(RTC)單元
60‧‧‧緩衝器
在結合附加圖式來閱讀下文的說明之後，將可明瞭本技術的進一步態樣、特徵，與優點，在附加圖式中：第1圖圖示說明在電子裝置中控制腳部功率閘的範例；第2圖圖示在電子裝置中控制頭部功率閘的範例；第3圖為圖示說明對於不同類型的電晶體在不同電壓下的I-on/I-off變異的圖表；第4圖示意圖示說明根據一個範例的電子裝置的一些功能部件；第5圖圖示說明根據本技術的電子裝置的電路平面圖的範例；第6圖圖示說明用於將控制訊號與電壓位準從控制電路系統選徑至功率閘的緩衝器的範例；以及第7圖圖示說明與電壓調節器的開啟/關閉狀態獨立而控制功率閘的開啟/關閉狀態的範例。
第1圖圖示說明電子裝置2，電子裝置2具有可為處理器、記憶體、無線電單元、匯流排控制器，或裝置2的任何其他部件的電路系統4。電路系統4位於第一電壓域中，第一電壓域接收來自第一功率軌8的第一電壓位準VDD1以及來自參考功率軌10的參考電壓位準(接地)。裝置2具有能量源12，能量源12產生高於第一電壓位準VDD1的第二電壓位準VDD2。提供電壓調節器14以將第二電壓位準VDD2轉換成對於電路系統4的供應軌8上的第一電壓位準VDD1。 例如，能量源12可為電池，諸如產生如3.3伏特電壓位準的硬幣型電池。能量源12亦可為從裝置2周遭擷取環境能量，並基於所擷取的能量對電路系統4供電的能量擷取器。例如，能量擷取器可為太陽能電池、射頻(RF)能量擷取器、壓電裝置或熱電裝置。能量擷取器可具有諸如電池或超級電容器的儲存裝置，在擷取器收集電路系統4不需要的過量能量時可由能量對儲存裝置充電，且在來自擷取器的能量不足時儲存裝置可對電路系統4供電。使用能量擷取器時，第二電壓位準VDD2可為可變的，因為第二電壓位準VDD2可取決於可用的環境能量(例如光量)。在其他範例中，能量源12可為從外部電壓產生器接收第二電壓位準VDD2的接腳。
軌10上的參考電壓位準可為低於軌8上第一電壓位準VDD1的任何電壓位準。例如，參考電壓位準可為接地電壓位準，在一些具體實施例中接地電壓位準可為0伏特(V)或通地電壓位準，但在其他具體實施例中可為低於VDD1的另一任意電壓位準。參考電壓位準例如作為電路系統4的數位接地。
電路系統4具有功率閘20，在此具體實施例中功率閘20為耦接在參考供應軌10與電路系統4之間的腳部電晶體20。腳部電晶體20為NMOS電晶體，該等NMOS電晶體在控制電路系統24產生的控制訊號22的控制下，選擇性地將電路系統4耦接至參考電壓位準，或使電路系統4與電壓位準隔絕。控制電路系統24操作在第二電壓域8中，第二電壓域8對應於能量源12產生的第二電壓位準VDD2。控制電 路系統24可藉由將控制訊號設為0(參考電壓位準)，以關閉腳部電晶體20並使電路系統4與參考供應電壓10隔絕，而將電路系統4放置在功率節省狀態中。控制電路系統亦藉由將控制訊號設為1(VDD2)，以開啟腳部電晶體20，允許參考電壓被供應至電路系統4，以將電路系統4放置在活躍狀態中。藉由在第二電壓域8中產生閘控控制訊號22而非在第一電壓域中，腳部電晶體20的閘極被更強力地驅動，且因此在切換開啟時傳輸通過腳部20的I-on電流，將大於由第一電壓域6中的第一電壓位準VDD1產生控制訊號22的情況。此表示改良了效能，因為跨功率閘控電晶體20上的電阻性損失較少。不像使用對於功率閘的推升閘極作業的已知技術，本技術不需提供額外的電壓產生器以產生推升閘極電壓，因為操作在相對低電壓下(重視功率節省)的許多電子裝置2，在系統中已經具有較高的電壓VDD2，因為能量源12通常產生較高的電壓VDD2但為了功率節省而使用電壓調節器14將用於電路系統4的電壓減少。因此，對於功率閘的推升閘極模式作業，可被由非常少的額外電路系統實施，而不需要額外的電壓產生器(諸如電荷幫浦)。
第2圖圖示電子裝置2的第二範例，其中與第1圖相同的元件被以相同的元件符號圖示。第2圖與第1圖不同之處，在於在此範例中的功率閘控電晶體為耦接於VDD1供應軌8與電路系統4之間的頭部電晶體30。頭部電晶體30為PMOS電晶體，該等PMOS電晶體在控制訊號為0(參考電壓位準)時開啟以將第一電壓位準VDD1供應至電路系統 4，並在控制訊號22為1(VDD2)時關閉而使電路系統與供應軌8隔絕。
第2圖又與第1圖不同之處，在於控制電路系統24操作在位於位準VDD3的第二電壓域8中，位準VDD3不同於能量源12產生的第二電壓位準VDD2。提供另一電壓調節器32以將第二電壓位準VDD2轉換成第三電壓VDD3，第三電壓VDD3低於第二電壓位準VDD2且高於第一電壓位準VDD1。例如，若能量源12產生比控制電路系統26所能處理的電壓位準還高(或在考量能量節省的情況下比需要處理的電壓位準還高)的電壓位準，或若控制電路系統24需要更穩定的電壓，則此作法可為有用的。在第2圖中，因為在頭部30「關閉」狀態期間內施加至功率閘控電晶體30閘極的VDD3大於VDD1，頭部因此而操作在超級截止模式中，而使I-off減少。此在電路系統4位於功率節省狀態中時減少了洩漏量並改良了能量效率。
將理解到，第2圖中的另一電壓調節器32亦可使用腳部電晶體20被提供於第1圖的範例中。類似的，在如第2圖圖示使用頭部電晶體30時，電壓調節器32可被省略，使得控制電路系統26以相同於第1圖的方式操作在VDD2下。
再者，將理解到一般而言，電子裝置2可具有操作在不同電壓域中的數種不同的電路4。可對每一域提供數種電壓調節器14，以對電路系統的每一部分產生不同位準的VDD1，且可使用來自第二電壓域8的較高電壓來控制對於該等域之每一者的功率閘。再者，將理解到在一些具體實施例 中，不是所有在同一域中的功率閘都需要接收相同的控制訊號。可能藉由開啟或關閉對應的功率閘，而選擇性地開啟或關閉電路系統4的不同部分，同時使電路系統4的其他部分保持活躍。換言之，在相同的電壓域中，可存在數個功率域，而每一功率域包含由控制訊號控制的數種功率閘，而不同的功率域接收不同的控制訊號以允許獨立地將每一功率域供電/斷電。
關於功率閘控電晶體的推升閘極模式作業的進一步資訊，可見經共同轉讓的美國專利申請案US 2011/0181343，在此併入此美國專利申請案的內容全文以作為參考。
第3圖為圖示不同類型的電晶體隨著操作電壓VDD縮放的開啟/關閉電流比例的圖表。第3圖圖示在HSPICE中模擬的各種腳部功率閘(不同的臨界電壓與長度、不同的井或閘極偏壓等等)的I-on/I-off對VDD。儘管幾乎所有配置的I-on/I-off在約0.4V以下跌落，但仍有四條線接近平坦。該等線為在被致能時閘極被連接至1.2V或2.5V(亦即推升閘極模式作業)而非本地低電壓的腳部。在該等電晶體中，厚氧化層(thick-oxide；TGO)裝置比薄氧化層裝置好上十倍。因此，如第1圖圖示的範例，厚閘極氧化層裝置可作為對於次臨界/近臨界電路的腳部功率閘，而使用大於1V的「sleepn」輸入，因為在當前的科技下該等裝置在未受阻的系統效能與最低的待機功率之間應具有最佳的權衡(見第1圖中圖示說明腳部20閘極的粗線)。
更一般而言，未來可發展類似地隨著電壓降低而具 有相對平坦的I-on對I-off比例(如第3圖圖示)的其他類型的電晶體，且亦可使用此種科技。例如，可使用多閘極裝置(例如FinFET)或環繞式閘極(gate all-around；GAA)電晶體(例如由奈米碳管或鍺(而非矽)製成的水平奈米線或垂直奈米線或電晶體)來形成功率閘。一般而言，可由電壓容許度較用於電路系統4自身的電晶體為高的電晶體，來建置功率閘20、30與控制電路系統24。此係有用的，因為較高的閘極電壓被施加至該等電晶體，且因此可使用電壓容許度較高的電晶體(諸如具有較厚閘極氧化層的電晶體)以防止崩潰或傷害。
第4圖圖示可應用本技術的典型的無線感測器節點或嵌入式系統的範例。在此範例中，能量源12為提供1.2V至3.3V之間的電壓、作為第二電壓位準VDD2的電池。在此範例中，使用調節器14分別提供1.0V與200-400mV的第一電壓VDD1至兩個不同的第一電壓域6。在此範例中的調節器14包含切換調節器與線性調節器，但亦可提供其他類型(或數量)的調節器。
在此範例中，200-400mV域包含CPU(處理器)40、記憶體單元42(包含RAM(隨機存取記憶體)或ROM(唯讀記憶體))、匯流排邏輯44、密碼機加速器46，與計時器或監視器(watchdogs)48。1.0V域包含無線電發送器/接收器單元50、非揮發性記憶體52與數位類比轉換器(DAC)或類比數位轉換器(ADC)54。這些皆為第1圖圖示的電路系統4的範例。將理解到可提供許多其他類型的電路。該等電 路4之每一者(40-54)可具有如第1圖與第2圖圖示的功率閘20、30。對於該等功率閘的控制訊號係由功率管理單元(PMU)產生，在此範例中PMU作為控制電路系統24。功率管理單元24具有即時時鐘(RTC)單元56以計算時間。例如，可使用RTC 56觸發PMU 24，以週期性地將電路系統4從功率節省狀態中喚醒，以在使電路系統4返回睡眠之前執行一些工作。PMU 24與RTC 56操作在第二電壓域8中，第二電壓域8接收由電池12供應的未經調節電壓位準VDD2，因此可由較高的電壓產生對於電路系統4中的功率閘的控制訊號，以改良電晶體的I-on/I-off。
因此，第4圖的裝置利用期望許多無線感測器節點的能量源為小型硬幣式電池或能量擷取器(輸出適當的高電壓)的事實。第一電壓域6中的電路系統4的大部分，在活躍時消耗大量的動態能量，且因此通常在來自調節器14的減少的電壓下運行，以延伸電池壽命至數月或數年。通常係於積體電路內在晶片上導出此減少的電壓，以將尺寸與成本最小化，如物聯網裝置與無線感測器節點通常將需要般。PMU 24與RTC 56為低速的永遠開啟方塊，且因洩漏而消耗一大部分的電池能量，因為低電壓子系統的活動比例可為0.1%或更少，所以可全由極低洩漏、高電壓容許度的裝置實施此邏輯(諸如上文提及的厚閘極氧化層電晶體)。PMU 24與RTC 56被連接至未經調節的電池電壓，因為相較於相對高的調節器14固定成本而言(加上考慮在輕載下的低效率)，能夠節省的動態功率太小。換言之，因為PMU 24與RTC 56消耗功率 的大部分為在不活躍時透過洩漏消耗的功率，且用於PMU 24與RTC 56的時脈頻率比對於核心域6的時脈頻率少了數千倍，所以由未經調節電池電壓對PMU與RTC供電的額外成本是最小的。
因此，將認知到來自能量源12的較高供應電壓VDD2，對於無線感測器節點與其他小型電子裝置而言幾乎總是存在，且因此可將較高供應電壓VDD2再用於功率閘控「睡眠(sleep)」訊號緩衝。PMU 24決定哪些功率域(或每一域內的哪些裝置)應被開啟或關閉。PMU可例如獨立地對第一域6內的每一電路供電或斷電，諸如對CPU供電但使密碼機加速器46或計時器48保持關閉，或僅對RAM 42的一些部分供電而使其他RAM模組不活躍。因此，PMU驅動對於所需域的閘控控制訊號，以將所需域切換開啟與關閉，而此閘控控制訊號為原產的高電壓。此表示不需要位準移位(level shifting)。
第5圖圖示使用本技術的積體電路的平面圖的示意性範例。在此範例中功率閘20或30散佈在晶片各處。PMU 24經由在晶片上傳遞控制訊號的緩衝器60，以將閘控控制訊號22選徑至功率閘20、30。例如，緩衝器可為反相器或非反相緩衝器。使用了緩衝器，因為若不使用緩衝器，則離PMU 24最遠的功率閘20、30接收到的控制訊號22將非常微弱。
如第6圖圖示，可實施緩衝器樹60以將來自控制電路系統24的控制訊號22選徑至功率閘20、30。如第6圖圖示，為了致能緩衝器60產生在第二或第三電壓位準 VDD2/VDD3處的控制訊號，每一緩衝器除了控制訊號22之外，亦可接收來自控制電路系統24的第二或第三電壓位準VDD2/VDD3(在習知系統中，緩衝器將在電路系統4所使用的第一電壓位準VDD1下)。由於緩衝器60被由較高的電壓位準驅動，緩衝器60亦可由厚閘極氧化層電晶體或提供額外電壓容許度的其他類型電晶體來建置，以防止緩衝器60受到傷害。第6圖亦圖示可能使每一功率閘的切換與彼此交錯。若所有功率閘被同時開啟或關閉，則此可產生大啟動電流，大啟動電流可在電路系統4內造成電壓位準下降，並可產生程序處理錯誤。可藉由使每一功率閘的切換時間交錯，來減少啟動電流。如第6圖下部所圖示，此可由將數個緩衝器60菊鍊連接(daisy chaining)來達成，使得來自控制電路系統24的控制訊號22必須通過不同數量的緩衝器60才會到達不同的功率閘群組A、B。例如，在第6圖中功率閘A將在功率閘B之前切換狀態，因為在功率閘A與功率閘B之間存在額外的緩衝器60。可對較大的緩衝器樹設計類似的交錯切換設置，以將閘控控制訊號22分配至功率閘。
儘管在第5圖圖示的範例中功率閘控切換器散佈在電路系統4中各處，但功率閘控切換器亦可為環形(在電路系統邊緣周圍)。對於散佈切換器的通常理由，係關於將來自覆晶凸塊(flip-chip bumps)的電壓降最小化(此電壓降的選徑，將需從方塊上方、退出邊緣、向下穿過通孔至切換器、回到金屬堆疊上而隨後進入網格)，但此不為吾人對於晶片上調節的裝置考量。儘管如此，仍可能散佈該等切換器，如 第5圖的平面圖所圖示。此情況中的腳部可需要相當大的禁入範圍(keepout)，以防止薄一厚氧化層間隔違例。高電壓緩衝器的數量較少，但可需要甚至更大的禁入範圍，因為高電壓緩衝器需要高電壓「熱n型井(hot n-well)」(假設p-well總是開啟)。
若採取了以列為基礎的作法，則可藉由將整列專屬配置給TGO裝置與高電壓n型井，以減輕該等佈局成本。此處的面積權衡取決於每一功率域的功率密度與尺寸。例如，對於測試晶片中的CPU保持切換器所使用的上/下環，僅被利用了約10%一明顯的，在此情況中散佈作法(用於測試晶片中的非保持切換器)較為最佳的。
可能使用如第2圖圖示的具有另一調節器32以對控制電路系統24將VDD2減少至VDD3的位準移位版本，但為較不需要的，因為此在啟動調節器時並未得益自突波節省，並可產生更多電路面積成本。
再者，如第2圖圖示，可能使用頭部版本，然而在感興趣的科技節點中PMOS載子移動率(mobility)是NMOS載子移動率的一半，而在此情況中的高電壓控制將使頭部進入超級截止模式中(減少I-off)而非推升閘極(提升I-on)，因此可需要較低臨界電壓的裝置，以改良I-on並避免頻率惡化。然而，此可為較低面積的解決方案(無TGO禁入範圍，對於同一Ion的切換器的數量較少)。
第7圖圖示本技術的另一益處。因為操作功率閘20、30與控制電路系統24所使用的控制訊號，係產生於不同 於包含電路系統4與電壓調節器14之電壓域6的電壓域8，此表示在將調節器供電與斷電時可正確地使功率閘去能。此情況與對於正常睡眠緩衝器的情況不同，因為正常睡眠緩衝器正常將連接至調節器14產生的經調節低供應電壓。在習知的睡眠緩衝器中，在電壓調節器14被開啟或關閉時，突波可隨著功率閘開啟或關閉而產生。此突波能量可為顯著的並為浪費的，因為即使是在當前未開啟的功率域中，突波仍可造成能量損耗。例如，若吾人僅想要使用CPU、RAM與ROM但不想要使用第4圖圖示的其他功率域，則在連接至其他裝置的功率軌(應保持不活躍)因為功率閘隨著電壓調節器14開啟產生突波而被充電時，已知的技術可造成能量損耗。
相對的，如第7圖圖示，在本技術中可將功率閘關閉，而隨後控制電路系統24、26可將調節器14切換至睡眠模式，在睡眠模式中調節器14不產生第一電壓位準VDD1。在調節器返回活躍狀態時，功率閘可維持關閉，因此不產生突波。一旦調節器活躍，則對於要供電之電路元件(例如第7圖圖式中央的CPU)的功率閘被開啟。對於裝置其他元件的功率閘(諸如第7圖範例中的密碼機加速器)可維持關閉，因此該等功率閘不消耗額外的動態功率。因此，在與受調節器14控制的第一電壓域分離的電壓域中產生對於功率閘的控制訊號，具有改良將電壓調節器14供電與斷電之能量效率的附加優點。因此，對於關閉調節器14的平衡時間被減少，因此可使調節器睡眠的週期較短，允許調節器的功率節省模式被更頻繁地使用以減少功率消耗。
雖然已在本文中參考附加圖式詳細說明了本發明的說明性具體實施例，但應瞭解到本發明並不限於該等確切的具體實施例，而在本發明領域中具有通常知識者可在其中進行各種改變與修改，而不脫離如附加申請專利範圍所界定的本發明的範圍與精神。

Claims (18)

  1. 一種電子裝置，包含：經配置以操作在一第一電壓域中的電路系統，係由一第一電壓位準與一參考電壓位準供應該第一電壓域；一電壓調節器，該電壓調節器經配置以由一第二電壓位準產生該第一電壓位準，該第二電壓位準高於該第一電壓位準；至少一個功率閘，該至少一個功率閘經配置以將該電路系統選擇性地耦接至該電壓調節器產生的該第一電壓位準與該參考電壓位準中之一者；及控制電路系統，該控制電路系統經配置以產生一閘控控制訊號，以控制該至少一個功率閘是要將該電路系統耦接至該第一電壓位準與該參考電壓位準中之該者，或是要使該電路系統隔絕於該第一電壓位準與該參考電壓位準中之該者；其中該控制電路系統經配置以操作在一第二電壓域中，由從該第二電壓位準導出的一第三電壓位準供應該第二電壓域，其中該第三電壓位準高於該第一電壓位準；以及該至少一個功率閘具有一閘極端點，該閘極端點經配置以接收在該第二電壓域中的該控制電路系統產生的該閘控控制訊號；其中該至少一個功率閘包括以下至少一者：至少一個腳部電晶體，該至少一個腳部電晶體經配置以將該電路系統選擇性地耦接至該參考電壓位準；及至少一個頭部電晶體，該至少一個頭部電晶體經配置以將該電路系統選擇性地耦接至該第一電壓位準。
  2. 如請求項1所述之電子裝置，該電子裝置包含一能量源，該能量源經配置以產生該第二電壓位準。
  3. 如請求項2所述之電子裝置，其中該能量源為提供於該電子裝置內的一本地能量源。
  4. 如請求項2、3之任一項所述之電子裝置，其中該能量源包含至少一個電池。
  5. 如請求項2、3之任一項所述之電子裝置，其中該能量源包含經配置以擷取環境能量的至少一個能量擷取器。
  6. 如請求項1至請求項3之任一項所述之電子裝置，其中該至少一個功率閘包含至少一個電晶體，該至少一個電晶體的電壓容許度高於形成該電路系統的電晶體的電壓容許度。
  7. 如請求項1至請求項3之任一項所述之電子裝置，其中該至少一個功率閘包含至少一個電晶體，該至少一個電晶體具有比形成該電路系統的電晶體厚的一較厚閘極氧化層。
  8. 如請求項1至請求項3之任一項所述之電子裝置，其中該控制電路系統包含電壓容許度比形成該電路系統的電晶體要高的電晶體。
  9. 如請求項1至請求項3之任一項所述之電子裝置，其中該第三電壓位準與該第二電壓位準相同。
  10. 如請求項1至請求項3之任一項所述之電子裝置，其中該第三電壓位準小於該第二電壓位準。
  11. 如請求項10所述之電子裝置，該電子裝置包含一另一電壓調節器，該另一電壓調節器經配置以由該第二電壓位準產生該第三電壓位準。
  12. 如請求項1至請求項3之任一項所述之電子裝置，其中該控制電路系統經配置以控制該電壓調節器是位於一活躍狀態或是位於一功率節省狀態中。
  13. 如請求項12所述之電子裝置，其中在將該電壓調節器切換於該功率節省狀態與該活躍狀態之間時，該控制電路系統經配置以控制該至少一個功率閘以維持在一狀態中，在該狀態中該電路系統隔絕於該第一電壓位準與該參考電壓位準中之該者。
  14. 如請求項1至請求項3之任一項所述之電子裝置，該電子裝置包含至少一個緩衝器，該至少一個緩衝器經配置以將該閘控控制訊號從該控制電路系統傳遞至該至少一個功率閘。
  15. 如請求項14所述之電子裝置，其中由該第二電壓域的該第三電壓位準供應該至少一個緩衝器。
  16. 一種電子裝置，包含：電路構件，用於操作在一第一電壓域中，係由一第一電壓位準與一參考電壓位準供應該第一電壓域；電壓調節構件，用於由一第二電壓位準產生該第一電壓位準，該第二電壓位準高於該第一電壓位準；至少一個功率閘控構件，用於將該電路構件選擇性地耦接至該電壓調節構件產生的該第一電壓位準與該參考電壓位準中之一者；及控制構件，用於產生一閘控控制訊號，以控制該至少一個功率閘控構件是要將該電路構件耦接至該第一電壓位準與該參考電壓位準中之該者，或是要使該電路構件隔絕於該第一電壓位準與該參考電壓位準中之該者；其中該控制構件經配置以操作在一第二電壓域中，由從該第二電壓位準導出的一第三電壓位準供應該第二電壓域，其中該第三電壓位準高於該第一電壓位準；以及該至少一個功率閘控構件具有一閘極端點構件，該閘極端點構件用於接收在該第二電壓域中的該控制構件產生的該閘控控制訊號；其中該至少一個功率閘控構件包括以下至少一者：至少一個腳部電晶體構件，該至少一個腳部電晶體構件用於將該電路構件選擇性地耦接至該參考電壓位準；及至少一個頭部電晶體構件，該至少一個頭部電晶體構件用於將該電路構件選擇性地耦接至該第一電壓位準。
  17. 一種對於一電子裝置的功率控制方法，該電子裝置包含電路系統與至少一個功率閘，該電路系統經配置以操作在由一第一電壓位準與一參考電壓位準供應的一第一電壓域中，該至少一個功率閘經配置以選擇性地將該電路系統耦接至該第一電壓位準與該參考電壓位準中之一者；該方法包含以下步驟：使用一電壓調節器，由高於該第一電壓位準的一第二電壓位準產生該第一電壓位準；產生一閘控控制訊號，以控制該至少一個功率閘是要將該電路系統耦接至該第一電壓位準與該參考電壓位準中之該者，或是要使該電路系統隔絕於該第一電壓位準與該參考電壓位準中之該者，其中該閘控控制訊號係產生於一第二電壓域中，係由從該第二電壓位準導出的一第三電壓位準供應該第二電壓域，其中該第三電壓位準高於該第一電壓位準；以及將該閘控控制訊號供應至該閘控控制訊號的一閘極端點；其中該至少一個功率閘包括以下至少一者：至少一個腳部電晶體，該至少一個腳部電晶體經配置以將該電路系統選擇性地耦接至該參考電壓位準；及至少一個頭部電晶體，該至少一個頭部電晶體經配置以將該電路系統選擇性地耦接至該第一電壓位準。
  18. 一種設計一電子裝置的一積體電路佈局的電腦實施方法，該方法包含使用一自動化設計工具產生界定該積體電路佈局的資料，該積體電路佈局包含：經配置以操作在一第一電壓域中的電路系統，係由一第一電壓位準與一參考電壓位準供應該第一電壓域；一電壓調節器，該電壓調節器經配置以由一第二電壓位準產生該第一電壓位準，該第二電壓位準高於該第一電壓位準；至少一個功率閘，該至少一個功率閘經配置以將該電路系統選擇性地耦接至該電壓調節器產生的該第一電壓位準與該參考電壓位準中之一者；及控制電路系統，該控制電路系統經配置以產生一閘控控制訊號，以控制該至少一個功率閘是要將該電路系統耦接至該第一電壓位準與該參考電壓位準中之該者，或是要使該電路系統隔絕於該第一電壓位準與該參考電壓位準中之該者；其中該控制電路系統經配置以操作在一第二電壓域中，由從該第二電壓位準導出的一第三電壓位準供應該第二電壓域，其中該第三電壓位準高於該第一電壓位準；以及該至少一個功率閘具有一閘極端點，該閘極端點經配置以接收在該第二電壓域中的該控制電路系統產生的該閘控控制訊號；其中該至少一個功率閘包括以下至少一者：至少一個腳部電晶體，該至少一個腳部電晶體經配置以將該電路系統選擇性地耦接至該參考電壓位準；及至少一個頭部電晶體，該至少一個頭部電晶體經配置以將該電路系統選擇性地耦接至該第一電壓位準。
TW104115904A 2014-06-05 2015-05-19 電子裝置中的功率閘控及用於設計該裝置的電腦實施方法 TWI669587B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB1409983.2A GB2530238B (en) 2014-06-05 2014-06-05 Power gating in an electronic device
??1409983.2 2014-06-05

Publications (2)

Publication Number Publication Date
TW201546596A TW201546596A (zh) 2015-12-16
TWI669587B true TWI669587B (zh) 2019-08-21

Family

ID=51214764

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104115904A TWI669587B (zh) 2014-06-05 2015-05-19 電子裝置中的功率閘控及用於設計該裝置的電腦實施方法

Country Status (4)

Country Link
US (1) US9720434B2 (zh)
CN (1) CN105302222B (zh)
GB (1) GB2530238B (zh)
TW (1) TWI669587B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB201404861D0 (en) * 2014-03-18 2014-04-30 Bish Bash Productions Ltd Percussion instrument
JP2016092536A (ja) 2014-10-31 2016-05-23 ルネサスエレクトロニクス株式会社 半導体装置
US9786370B2 (en) * 2016-02-23 2017-10-10 Arm Ltd. CES-based latching circuits
US9960670B2 (en) 2016-03-11 2018-05-01 Nxp B.V. Apparatus for charge recycling
US10242719B2 (en) 2016-04-08 2019-03-26 Samsung Electronics Co., Ltd. Power management of a memory device by dynamically changing supply voltage
US9705491B1 (en) 2016-05-18 2017-07-11 Qualcomm Incorporated Apparatus and method for supplying power to portion of integrated circuit via weak-strong and strong-only switch cells
JP6837762B2 (ja) * 2016-06-28 2021-03-03 ラピスセミコンダクタ株式会社 半導体集積回路及び電源切替方法
WO2019019098A1 (en) * 2017-07-27 2019-01-31 Texas Instruments Incorporated NON-VOLATILE COUNTER SYSTEM, METER CIRCUIT, AND POWER MANAGEMENT CIRCUIT HAVING ISOLATED DYNAMIC AMPLIFIED POWER SUPPLY
US11017146B2 (en) 2018-07-16 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming the same
KR102564969B1 (ko) * 2018-11-05 2023-08-09 에스케이하이닉스 주식회사 파워 게이팅 시스템 및 이를 포함하는 전자 시스템
US11961554B2 (en) * 2020-01-31 2024-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Shared power footer circuit
US11676897B2 (en) 2021-05-26 2023-06-13 Qualcomm Incorporated Power gating switch tree structure for reduced wake-up time and power leakage

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060164147A1 (en) * 2002-11-06 2006-07-27 Masahiro Nomura Level conversion circuit
TW200700969A (en) * 2005-05-31 2007-01-01 Marvell World Trade Ltd Very low voltage power distribution for mobile devices
US20080272652A1 (en) * 2007-05-03 2008-11-06 Sachin Satish Idgunji Virtual power rail modulation within an integrated circuit
US20090009238A1 (en) * 2007-07-02 2009-01-08 Sony Corporation Semiconductor integrated circuit
CN101946222A (zh) * 2008-02-15 2011-01-12 苹果公司 具有并联电池拓扑的电源
US7982498B1 (en) * 2010-05-18 2011-07-19 Global Unichip Corp. System and method for power domain isolation

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7359277B2 (en) * 2003-09-04 2008-04-15 United Memories, Inc. High speed power-gating technique for integrated circuit devices incorporating a sleep mode of operation
US7183825B2 (en) * 2004-04-06 2007-02-27 Freescale Semiconductor, Inc. State retention within a data processing system
US7180363B2 (en) * 2004-07-28 2007-02-20 United Memories, Inc. Powergating method and apparatus
US7292061B2 (en) * 2005-09-30 2007-11-06 Masaid Technologies Incorporated Semiconductor integrated circuit having current leakage reduction scheme
US7414458B2 (en) * 2006-03-08 2008-08-19 Faraday Technology Corp. Power gating circuit of a signal processing system
US8922247B2 (en) 2007-11-14 2014-12-30 Arm Limited Power controlling integrated circuit and retention switching circuit
KR101477512B1 (ko) * 2008-03-18 2014-12-31 삼성전자주식회사 액티브 클럭 쉴딩 구조의 회로 및 이를 포함하는 반도체집적 회로
KR101532271B1 (ko) * 2008-11-10 2015-06-29 삼성전자주식회사 저전력 고속 레벨 쉬프터
US20110063012A1 (en) * 2009-09-11 2011-03-17 Kok Lim Chan Circuit arrangement
US8395440B2 (en) * 2010-11-23 2013-03-12 Arm Limited Apparatus and method for controlling power gating in an integrated circuit
US8339177B2 (en) * 2011-01-26 2012-12-25 Freescale Semiconductor, Inc. Multiple function power domain level shifter
WO2012104673A1 (en) * 2011-01-31 2012-08-09 Freescale Semiconductor, Inc. Integrated circuit device, voltage regulation circuitry and method for regulating a voltage supply signal
US8456223B2 (en) * 2011-06-24 2013-06-04 Arm Limited Integrated circuit with power gating
US8519775B2 (en) * 2011-07-28 2013-08-27 Arm Limited Voltage regulation of a virtual power rail
US9377830B2 (en) * 2011-12-30 2016-06-28 Samsung Electronics Co., Ltd. Data processing device with power management unit and portable device having the same
US9003209B2 (en) * 2012-06-29 2015-04-07 Intel Corporation Efficient integrated switching voltage regulator comprising switches coupled to bridge drivers to provide regulated power supply to power domains
US9000834B2 (en) * 2013-06-05 2015-04-07 Via Technologies, Inc. Digital power gating with global voltage shift

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060164147A1 (en) * 2002-11-06 2006-07-27 Masahiro Nomura Level conversion circuit
TW200700969A (en) * 2005-05-31 2007-01-01 Marvell World Trade Ltd Very low voltage power distribution for mobile devices
US20080272652A1 (en) * 2007-05-03 2008-11-06 Sachin Satish Idgunji Virtual power rail modulation within an integrated circuit
US20090009238A1 (en) * 2007-07-02 2009-01-08 Sony Corporation Semiconductor integrated circuit
CN101946222A (zh) * 2008-02-15 2011-01-12 苹果公司 具有并联电池拓扑的电源
US7982498B1 (en) * 2010-05-18 2011-07-19 Global Unichip Corp. System and method for power domain isolation

Also Published As

Publication number Publication date
CN105302222A (zh) 2016-02-03
US9720434B2 (en) 2017-08-01
TW201546596A (zh) 2015-12-16
US20150355662A1 (en) 2015-12-10
GB2530238B (en) 2021-07-21
CN105302222B (zh) 2018-08-07
GB2530238A (en) 2016-03-23
GB201409983D0 (en) 2014-07-16

Similar Documents

Publication Publication Date Title
TWI669587B (zh) 電子裝置中的功率閘控及用於設計該裝置的電腦實施方法
Paul et al. A sub-cm 3 energy-harvesting stacked wireless sensor node featuring a near-threshold voltage IA-32 microcontroller in 14-nm tri-gate CMOS for always-ON always-sensing applications
US9471140B2 (en) Valid context status retention in processor power mode management
US20180159513A1 (en) Retention Flip-Flop Circuits For Low Power Applications
TW200922138A (en) Low leakage and data retention circuitry
TWI454876B (zh) 用於電壓定標之設備，系統，及處理器
US10854281B2 (en) Trigger and access circuitry for RAM to overcome instability of storage status and reduce power consumption
US20160012867A1 (en) System and method for automatic detection of power up for a dual-rail circuit
Clark et al. Reverse-body bias and supply collapse for low effective standby power
Kazi et al. A ReRAM-based non-volatile flip-flop with sub-V T read and CMOS voltage-compatible write
US9618956B2 (en) On-chip power-domain supply drooping for low voltage idle/standby management
JP2009016776A (ja) 半導体集積回路
US9417648B1 (en) Power switch with source-bias mode for on-chip powerdomain supply drooping
Shi et al. An ultralow-power on-die PMU in a 28-nm CMOS SoC with direct li-ion battery-attach capability
JP2004047810A (ja) 半導体集積回路
Zhang et al. Evaluating adaptive clocking for supply-noise resilience in battery-powered aerial microrobotic system-on-chip
US7345524B2 (en) Integrated circuit with low power consumption and high operation speed
US7804329B2 (en) Internal charge transfer for circuits
US6914844B2 (en) Deep power down switch for memory device
EP2795423B1 (en) Apparatus and method for managing power in a computing system
CN108292658A (zh) 局部单元级别功率门控开关
Prabhat et al. A bulk 65nm Cortex-M0+ SoC with all-digital forward body bias for 4.3 X subthreshold speedup
Goel et al. Area efficient diode and on transistor inter‐changeable power gating scheme with trim options for SRAM design in nano‐complementary metal oxide semiconductor technology
Myers et al. Design challenges for near and sub-threshold operation: A case study with an ARM Cortex-M0+ based WSN subsystem
US10804903B1 (en) Asynchronous circuit stacking for simplified power management