JPH06232857A - クロック信号抽出回路 - Google Patents
クロック信号抽出回路Info
- Publication number
- JPH06232857A JPH06232857A JP5020383A JP2038393A JPH06232857A JP H06232857 A JPH06232857 A JP H06232857A JP 5020383 A JP5020383 A JP 5020383A JP 2038393 A JP2038393 A JP 2038393A JP H06232857 A JPH06232857 A JP H06232857A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- clock signal
- delay
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 所定のクロック周期に同期してＮＲＺ符号化
された入力デジタル信号から、周囲温度の変化に影響さ
れることなく常に一定のデューティのクロック信号を抽
出するクロック信号抽出回路を提供する。 【構成】 クロック周期より短い遅延時間で入力デジタ
ル信号を遅延する第１の遅延回路から出力された信号と
入力デジタル信号との排他的論理和演算処理を行う排他
的論理和回路と、排他的論理和回路の出力信号を一方の
入力端子に入力し出力端子にクロック信号を発生する反
転論理和回路と、反転論理和回路のクロック信号をクロ
ック周期より短い遅延時間で遅延して反転論理和回路の
他方の入力端子に帰還入力させる第２の遅延回路と、反
転論理和回路のクロック信号のデューティに比例した直
流信号を発生してその直流信号のレベルに応じて上記第
１，第２の遅延回路の遅延時間を可変制御するフィルタ
回路とを備える構成とした。
された入力デジタル信号から、周囲温度の変化に影響さ
れることなく常に一定のデューティのクロック信号を抽
出するクロック信号抽出回路を提供する。 【構成】 クロック周期より短い遅延時間で入力デジタ
ル信号を遅延する第１の遅延回路から出力された信号と
入力デジタル信号との排他的論理和演算処理を行う排他
的論理和回路と、排他的論理和回路の出力信号を一方の
入力端子に入力し出力端子にクロック信号を発生する反
転論理和回路と、反転論理和回路のクロック信号をクロ
ック周期より短い遅延時間で遅延して反転論理和回路の
他方の入力端子に帰還入力させる第２の遅延回路と、反
転論理和回路のクロック信号のデューティに比例した直
流信号を発生してその直流信号のレベルに応じて上記第
１，第２の遅延回路の遅延時間を可変制御するフィルタ
回路とを備える構成とした。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル伝送システ
ムにおける受信器等に適用され、受信したＮＲＺのデジ
タル信号からクロック信号を再生するクロック信号抽出
回路に関する。
ムにおける受信器等に適用され、受信したＮＲＺのデジ
タル信号からクロック信号を再生するクロック信号抽出
回路に関する。
【０００２】
【従来の技術】従来、このようなクロック信号抽出回路
としては、特公平３−１０１４１１号に開示されたもの
が知られている。この回路は、図６に示すように、所定
のクロック周期Ｔに同期して符号化されたＮＲＺ（ノン
リターンゼロ）の入力データＡから周期Ｔのクロック信
号Ｅを抽出する回路であり、第１の遅延素子１と、Ｅｘ
−ＯＲゲート２と、ＯＲゲート３と、第２の遅延素子４
で構成されている。そして、例えば、図７に示すような
入力データＡを受信すると、第１の遅延素子１がＴ／２
周期遅延したデータＢを出力し、Ｅｘ−ＯＲゲート２が
データＡとデータＢとの排他的論理和演算を行うことに
よって、入力データＡの論理が反転する時点に同期した
データＣを出力する。更に、第２の遅延素子４がＯＲゲ
ートの出力データＥをＴ／２周期遅延させたデータＤを
出力し、ＯＲゲート３がデータＣとデータＤの論理和演
算処理をすることによってデータＥを出力する。
としては、特公平３−１０１４１１号に開示されたもの
が知られている。この回路は、図６に示すように、所定
のクロック周期Ｔに同期して符号化されたＮＲＺ（ノン
リターンゼロ）の入力データＡから周期Ｔのクロック信
号Ｅを抽出する回路であり、第１の遅延素子１と、Ｅｘ
−ＯＲゲート２と、ＯＲゲート３と、第２の遅延素子４
で構成されている。そして、例えば、図７に示すような
入力データＡを受信すると、第１の遅延素子１がＴ／２
周期遅延したデータＢを出力し、Ｅｘ−ＯＲゲート２が
データＡとデータＢとの排他的論理和演算を行うことに
よって、入力データＡの論理が反転する時点に同期した
データＣを出力する。更に、第２の遅延素子４がＯＲゲ
ートの出力データＥをＴ／２周期遅延させたデータＤを
出力し、ＯＲゲート３がデータＣとデータＤの論理和演
算処理をすることによってデータＥを出力する。
【０００３】このような構成によると、第１の遅延素子
１とＥｘ−ＯＲゲート２から成る初段回路が入力データ
Ａに同期したデータＣを発生し、更に第２の遅延素子２
とＯＲゲート４から成る後段回路が所定周期Ｔに同期し
た発振動作を行うことにより、最終的に抽出したクロッ
ク信号として出力データＥを発生する。
１とＥｘ−ＯＲゲート２から成る初段回路が入力データ
Ａに同期したデータＣを発生し、更に第２の遅延素子２
とＯＲゲート４から成る後段回路が所定周期Ｔに同期し
た発振動作を行うことにより、最終的に抽出したクロッ
ク信号として出力データＥを発生する。
【０００４】
【発明が解決しようとする課題】しかしながらこのよう
な従来のクロック信号抽出回路にあっては、遅延素子
１，４の遅延時間が周囲温度の影響によって変動するた
めに、クロック信号Ｅのデューティが変動する問題があ
った。例えば、図８に示すように、入力データＡに対し
て正規のクロック信号Ｅが実線で示すデューティ５０％
の矩形信号であるべきところ、周囲温度が上昇するのに
伴って遅延素子１，４の遅延時間が長くなるために、ク
ロック信号Ｅは点線にて示すように論理“１”となる期
間ＴH が論理“０”となる期間ＴL よりも長くなってし
まう問題があった。
な従来のクロック信号抽出回路にあっては、遅延素子
１，４の遅延時間が周囲温度の影響によって変動するた
めに、クロック信号Ｅのデューティが変動する問題があ
った。例えば、図８に示すように、入力データＡに対し
て正規のクロック信号Ｅが実線で示すデューティ５０％
の矩形信号であるべきところ、周囲温度が上昇するのに
伴って遅延素子１，４の遅延時間が長くなるために、ク
ロック信号Ｅは点線にて示すように論理“１”となる期
間ＴH が論理“０”となる期間ＴL よりも長くなってし
まう問題があった。
【０００５】本発明はこのような従来の問題点に鑑みて
成されたものであり、周囲温度の変化に影響されること
なく常に一定のデューティのクロック信号を発生するク
ロック信号抽出回路を提供することを目的とする。
成されたものであり、周囲温度の変化に影響されること
なく常に一定のデューティのクロック信号を発生するク
ロック信号抽出回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために本発明は、所定のクロック周期（Ｔ）に同期し
てＮＲＺ符号化された入力デジタル信号から該クロック
周期（Ｔ）に同期したクロック信号を抽出するクロック
信号抽出回路において、前記クロック周期（Ｔ）より短
い遅延時間（τ）で前記入力デジタル信号を遅延する第
１の遅延回路と、該第１の遅延回路の出力信号と上記入
力デジタル信号との排他的論理和演算処理を行う排他的
論理和回路と、該排他的論理和回路の出力信号を一方の
入力端子に入力すると共に、出力端子にクロック信号を
発生する反転論理和回路と、該反転論理和回路のクロッ
ク信号をクロック周期（Ｔ）より短い遅延時間（τ）で
遅延して反転論理和回路の他方の入力端子に帰還入力さ
せる第２の遅延回路と、該反転論理和回路のクロック信
号を積分することによりその信号の論理“１”と“０”
のデューティに比例した直流信号を発生すると共に、そ
の直流信号のレベルに応じて上記第１，第２の遅延回路
の遅延時間を可変制御するフィルタ回路とを具備する構
成とした。
るために本発明は、所定のクロック周期（Ｔ）に同期し
てＮＲＺ符号化された入力デジタル信号から該クロック
周期（Ｔ）に同期したクロック信号を抽出するクロック
信号抽出回路において、前記クロック周期（Ｔ）より短
い遅延時間（τ）で前記入力デジタル信号を遅延する第
１の遅延回路と、該第１の遅延回路の出力信号と上記入
力デジタル信号との排他的論理和演算処理を行う排他的
論理和回路と、該排他的論理和回路の出力信号を一方の
入力端子に入力すると共に、出力端子にクロック信号を
発生する反転論理和回路と、該反転論理和回路のクロッ
ク信号をクロック周期（Ｔ）より短い遅延時間（τ）で
遅延して反転論理和回路の他方の入力端子に帰還入力さ
せる第２の遅延回路と、該反転論理和回路のクロック信
号を積分することによりその信号の論理“１”と“０”
のデューティに比例した直流信号を発生すると共に、そ
の直流信号のレベルに応じて上記第１，第２の遅延回路
の遅延時間を可変制御するフィルタ回路とを具備する構
成とした。
【０００７】
【作用】このような構成を有する本発明によれば、排他
的論理和回路が入力デジタル信号と第１の遅延回路の出
力信号との排他的論理和演算処理を行うことにより、入
力デジタル信号の論理が反転するのに同期して論理が反
転する出力信号を発生させ、反転論理和回路と第２の遅
延回路から成る後段回路が、この出力信号に同期して発
振動作する発振回路となるので、抽出すべきクロック信
号が反転論理和回路から出力される。更に、このクロッ
ク信号が所定のデューティからずれると、フィルタ回路
が出力する直流信号のレベルがそのデューティのずれ量
に比例して変化する。そして、直流信号のレベルに応じ
て第１，第２の遅延回路の遅延時間が自動的に可変調整
される。したがって、周囲温度の変化によってクロック
信号にデューティの変動が発生すると、フィルタ回路が
自動的に正規のデューティに戻すように第１，第２の遅
延回路の遅延時間を制御するので、クロック信号は常に
正規のデューティに保持される。
的論理和回路が入力デジタル信号と第１の遅延回路の出
力信号との排他的論理和演算処理を行うことにより、入
力デジタル信号の論理が反転するのに同期して論理が反
転する出力信号を発生させ、反転論理和回路と第２の遅
延回路から成る後段回路が、この出力信号に同期して発
振動作する発振回路となるので、抽出すべきクロック信
号が反転論理和回路から出力される。更に、このクロッ
ク信号が所定のデューティからずれると、フィルタ回路
が出力する直流信号のレベルがそのデューティのずれ量
に比例して変化する。そして、直流信号のレベルに応じ
て第１，第２の遅延回路の遅延時間が自動的に可変調整
される。したがって、周囲温度の変化によってクロック
信号にデューティの変動が発生すると、フィルタ回路が
自動的に正規のデューティに戻すように第１，第２の遅
延回路の遅延時間を制御するので、クロック信号は常に
正規のデューティに保持される。
【０００８】
【実施例】以下、本発明の一実施例を図面と共に説明す
る。まず、図１に基いて回路構成を説明すると、第１の
遅延回路５と排他的論理和ゲート（以下、Ｅｘ−ＯＲゲ
ートという）６で構成される初段回路と、反転論理和ゲ
ート（以下、ＮＯＲゲートという）７と第２の遅延回路
８で構成される後段回路と、ローパスフィルタ９とバッ
ファ回路１０から成る帰還制御回路を有している。
る。まず、図１に基いて回路構成を説明すると、第１の
遅延回路５と排他的論理和ゲート（以下、Ｅｘ−ＯＲゲ
ートという）６で構成される初段回路と、反転論理和ゲ
ート（以下、ＮＯＲゲートという）７と第２の遅延回路
８で構成される後段回路と、ローパスフィルタ９とバッ
ファ回路１０から成る帰還制御回路を有している。
【０００９】初段回路にあっては、所定のクロック周期
Ｔに同期してＮＲＺ符号化された入力デジタル信号Ｓin
がデジタル通信システム等の伝送路等を介して入力され
ると、第１の遅延回路５がこれを遅延して遅延出力信号
Ｓa を発生し、Ｅｘ−ＯＲゲート７が遅延出力信号Ｓa
と入力デジタル信号Ｓinを排他的論理和演算処理するこ
とにより、排他的論理和信号Ｓb を出力する。ここで、
第１の遅延回路５に設定されている正規の遅延時間τ
は、０＜τ＜Ｔの範囲に設定されるが、この実施例で
は、周囲温度が変動しない正常の環境温度（室温）にお
いてτ＝Ｔ／２となるように設定されている。この結
果、室温では、図２に示すように、所定周期Ｔの入力デ
ジタル信号Ｓinに対して、遅延出力信号Ｓa は時間Ｔ／
２だけ遅れた信号となり、排他的論理和信号Ｓb は入力
デジタル信号Ｓinの論理が反転するのに同期して反転を
繰り返す矩形信号となる。
Ｔに同期してＮＲＺ符号化された入力デジタル信号Ｓin
がデジタル通信システム等の伝送路等を介して入力され
ると、第１の遅延回路５がこれを遅延して遅延出力信号
Ｓa を発生し、Ｅｘ−ＯＲゲート７が遅延出力信号Ｓa
と入力デジタル信号Ｓinを排他的論理和演算処理するこ
とにより、排他的論理和信号Ｓb を出力する。ここで、
第１の遅延回路５に設定されている正規の遅延時間τ
は、０＜τ＜Ｔの範囲に設定されるが、この実施例で
は、周囲温度が変動しない正常の環境温度（室温）にお
いてτ＝Ｔ／２となるように設定されている。この結
果、室温では、図２に示すように、所定周期Ｔの入力デ
ジタル信号Ｓinに対して、遅延出力信号Ｓa は時間Ｔ／
２だけ遅れた信号となり、排他的論理和信号Ｓb は入力
デジタル信号Ｓinの論理が反転するのに同期して反転を
繰り返す矩形信号となる。
【００１０】一方、ＮＯＲゲート７と第２の遅延回路８
から成る後段回路は、第２の遅延回路８による帰還制御
によってＴ／２の周期で反転を繰り返す矩形信号Ｓckを
発生する発振回路を実現している。そして、第２の遅延
回路８も第１の遅延回路５と等しい遅延時間τに設定さ
れている。即ち、第２の遅延回路８も、周囲温度が変動
しない正常の環境温度（室温）において０＜τ＜Ｔの範
囲に設定されるが、この実施例では、Ｔ／２に設定され
ている。そして、周囲温度が変動しない正常の環境温度
（室温）においては、ＮＯＲゲート７は、第２の遅延回
路８を介して入力されるＴ／２周期前のクロック信号Ｓ
ck（即ち、信号Ｓc ）と遅延出力信号Ｓb との論理和の
反転出力を再びクロック信号Ｓckとする動作を繰り返す
ことにより、図２に示すような、周期Ｔ／２で論理が反
転するクロック信号Ｓckを発生する。
から成る後段回路は、第２の遅延回路８による帰還制御
によってＴ／２の周期で反転を繰り返す矩形信号Ｓckを
発生する発振回路を実現している。そして、第２の遅延
回路８も第１の遅延回路５と等しい遅延時間τに設定さ
れている。即ち、第２の遅延回路８も、周囲温度が変動
しない正常の環境温度（室温）において０＜τ＜Ｔの範
囲に設定されるが、この実施例では、Ｔ／２に設定され
ている。そして、周囲温度が変動しない正常の環境温度
（室温）においては、ＮＯＲゲート７は、第２の遅延回
路８を介して入力されるＴ／２周期前のクロック信号Ｓ
ck（即ち、信号Ｓc ）と遅延出力信号Ｓb との論理和の
反転出力を再びクロック信号Ｓckとする動作を繰り返す
ことにより、図２に示すような、周期Ｔ／２で論理が反
転するクロック信号Ｓckを発生する。
【００１１】ローパスフィルタ９とバッファ回路１０で
構成される帰還制御回路は、まず、ローパスフィルタ９
は、時定数がクロック信号Ｓckの周期よりも大きな値に
設定されているので、クロック信号Ｓckを積分処理を行
うことにより、クロック信号Ｓckの論理“１”と“０”
のデューティに比例した直流レベルの信号を発生し、こ
れをバッファ回路１０が一定の増幅率で増幅することに
よって直流信号Ｓg を発生する。そして、この直流信号
Ｓg が第１，第２の遅延回路５，８の遅延時間を制御す
る。
構成される帰還制御回路は、まず、ローパスフィルタ９
は、時定数がクロック信号Ｓckの周期よりも大きな値に
設定されているので、クロック信号Ｓckを積分処理を行
うことにより、クロック信号Ｓckの論理“１”と“０”
のデューティに比例した直流レベルの信号を発生し、こ
れをバッファ回路１０が一定の増幅率で増幅することに
よって直流信号Ｓg を発生する。そして、この直流信号
Ｓg が第１，第２の遅延回路５，８の遅延時間を制御す
る。
【００１２】第１の遅延回路５は、図３に示すように、
入力デジタル信号Ｓinを固定電圧増幅率Ｇ0 で増幅する
第１のバッファ回路ＢＦ１と、入力デジタル信号Ｓinを
直流信号Ｓg の電圧レベルに応じた電圧利得Ｇで増幅す
る第２のバッファ回路ＢＦ２と、これらのバッファ回路
ＢＦ１とＢＦ２の出力端子間に接続された容量素子Ｃで
構成されている。そして、より具体的な回路例として
は、図４に示すようなＳＣＦＬ (source coupled FET l
ogic) 回路が適用されている。
入力デジタル信号Ｓinを固定電圧増幅率Ｇ0 で増幅する
第１のバッファ回路ＢＦ１と、入力デジタル信号Ｓinを
直流信号Ｓg の電圧レベルに応じた電圧利得Ｇで増幅す
る第２のバッファ回路ＢＦ２と、これらのバッファ回路
ＢＦ１とＢＦ２の出力端子間に接続された容量素子Ｃで
構成されている。そして、より具体的な回路例として
は、図４に示すようなＳＣＦＬ (source coupled FET l
ogic) 回路が適用されている。
【００１３】図４に示すバッファ回路ＢＦ１は、入力デ
ジタル信号Ｓinがゲートに入力される電界効果トランジ
スタＱ１とゲートが基準電圧Ｖref で直流バイアスされ
た電界効果トランジスタＱ２との共通ソースに、定電流
源となる電界効果トランジスタＱ３のドレインが接続さ
れ、夫々のトランジスタＱ１，Ｑ２のドレインが負荷抵
抗Ｒ１，Ｒ２及び抵抗Ｒ３を介して電源電圧端子ＶDDに
接続されることによって形成される固定電圧利得Ｇ0 の
差動増幅器を備えると共に、更に、夫々の負荷抵抗Ｒ
１，Ｒ２の一端に接続される電界効果トランジスタＱ
４，Ｑ５と、レベルシフト動作を行うダイオードＤ１，
Ｄ２，Ｄ３，Ｄ４及び、電流負荷となる電界効果トラン
ジスタＱ６，Ｑ７で構成されるソースフォロワ型の電力
増幅回路を有している。そして、ダイオードＤ４の一端
に遅延出力信号Ｓa を発生する。
ジタル信号Ｓinがゲートに入力される電界効果トランジ
スタＱ１とゲートが基準電圧Ｖref で直流バイアスされ
た電界効果トランジスタＱ２との共通ソースに、定電流
源となる電界効果トランジスタＱ３のドレインが接続さ
れ、夫々のトランジスタＱ１，Ｑ２のドレインが負荷抵
抗Ｒ１，Ｒ２及び抵抗Ｒ３を介して電源電圧端子ＶDDに
接続されることによって形成される固定電圧利得Ｇ0 の
差動増幅器を備えると共に、更に、夫々の負荷抵抗Ｒ
１，Ｒ２の一端に接続される電界効果トランジスタＱ
４，Ｑ５と、レベルシフト動作を行うダイオードＤ１，
Ｄ２，Ｄ３，Ｄ４及び、電流負荷となる電界効果トラン
ジスタＱ６，Ｑ７で構成されるソースフォロワ型の電力
増幅回路を有している。そして、ダイオードＤ４の一端
に遅延出力信号Ｓa を発生する。
【００１４】一方、バッファ回路ＢＦ２は、回路構成上
はバッファ回路ＢＦ１と同様であるが、差動増幅器を構
成する電界効果トランジスタＱ１’，Ｑ２’の共通ソー
スに接続される電流源となる電界効果トランジスタＱ
３’のゲートにバッファ回路１０からの直流信号Ｓg が
印加され、この直流信号Ｓg の電圧レベルに比例した電
流Ｉg を流すことによって、この差動増幅器の電圧利得
Ｇを可変制御するようになっている。そして、増幅され
た信号Ｓa ’がダイオードＤ４’の一端に発生される。
尚、直流信号Ｓg の電圧レベルが上がるのに比例して電
流Ｉg が増加するので、この差動増幅器の電圧利得Ｇも
増加する関係となる。
はバッファ回路ＢＦ１と同様であるが、差動増幅器を構
成する電界効果トランジスタＱ１’，Ｑ２’の共通ソー
スに接続される電流源となる電界効果トランジスタＱ
３’のゲートにバッファ回路１０からの直流信号Ｓg が
印加され、この直流信号Ｓg の電圧レベルに比例した電
流Ｉg を流すことによって、この差動増幅器の電圧利得
Ｇを可変制御するようになっている。そして、増幅され
た信号Ｓa ’がダイオードＤ４’の一端に発生される。
尚、直流信号Ｓg の電圧レベルが上がるのに比例して電
流Ｉg が増加するので、この差動増幅器の電圧利得Ｇも
増加する関係となる。
【００１５】容量素子Ｃは、バッファ回路ＢＦ１，ＢＦ
２の出力端子間に接続されており、遅延出力信号Ｓa と
信号Ｓa ’の差電圧Ｖcpが充電される。尚、これらのバ
ッファ回路ＢＦ１，ＢＦ２の電圧利得は、常にＧ0 ＞Ｇ
の関係となるように設計されているので、電圧利得Ｇが
増加しても差電圧Ｖcpは常に正の電圧となる。
２の出力端子間に接続されており、遅延出力信号Ｓa と
信号Ｓa ’の差電圧Ｖcpが充電される。尚、これらのバ
ッファ回路ＢＦ１，ＢＦ２の電圧利得は、常にＧ0 ＞Ｇ
の関係となるように設計されているので、電圧利得Ｇが
増加しても差電圧Ｖcpは常に正の電圧となる。
【００１６】このような構成による第１の遅延回路５
は、バッファ回路ＢＦ１の電圧利得Ｇ 0 が常に一定であ
るのに対して、バッファ回路ＢＦ２の電圧利得Ｇは直流
信号Ｓg の電圧レベルが上昇するのに従ってバッファ回
路ＢＦ２の電圧利得Ｇが増加するので、直流信号Ｓg の
電圧レベルが上昇するほど差電圧Ｖcpは小さくなる。よ
って、差電圧Ｖcpが小さくなるほど容量素子Ｃへの充電
時間が短くなることとなるので、遅延回路５の見掛上の
時定数が小さくなり、遅延時間も短くなる。
は、バッファ回路ＢＦ１の電圧利得Ｇ 0 が常に一定であ
るのに対して、バッファ回路ＢＦ２の電圧利得Ｇは直流
信号Ｓg の電圧レベルが上昇するのに従ってバッファ回
路ＢＦ２の電圧利得Ｇが増加するので、直流信号Ｓg の
電圧レベルが上昇するほど差電圧Ｖcpは小さくなる。よ
って、差電圧Ｖcpが小さくなるほど容量素子Ｃへの充電
時間が短くなることとなるので、遅延回路５の見掛上の
時定数が小さくなり、遅延時間も短くなる。
【００１７】一方、第２の遅延回路８も図３及び図４に
示したのと等しい回路構成となっており、同じ機能を有
している。但し、第２の遅延回路８の入力信号はＯＲゲ
ート７が発生するクロック信号Ｓck、出力信号は第１の
バッファ回路ＢＦ１から出力される信号Ｓc であり、容
量素子Ｃに充電される差電圧Ｖcp’は、この信号Ｓcと
第２のバッファ回路ＢＦ２から出力される信号Ｓc ’と
の差の電圧となる。
示したのと等しい回路構成となっており、同じ機能を有
している。但し、第２の遅延回路８の入力信号はＯＲゲ
ート７が発生するクロック信号Ｓck、出力信号は第１の
バッファ回路ＢＦ１から出力される信号Ｓc であり、容
量素子Ｃに充電される差電圧Ｖcp’は、この信号Ｓcと
第２のバッファ回路ＢＦ２から出力される信号Ｓc ’と
の差の電圧となる。
【００１８】因みに、これらの機能を図５の特性図に基
づいて説明すると、まず、周囲温度の変化の影響により
第１，第２の遅延回路５，８の遅延時間τが変動し、そ
の結果、クロック信号Ｓckが論理“１”となる期間ＴH
と論理“０”となる期間ＴLとのデューティ（ＴH ／Ｔ
L ）が正規の値「１」からずれると、図５（ａ）に示す
ように、ローパスフィルタ９とバッファ回路１０から成
る帰還回路の直流信号Ｓg の電圧レベルも正規の値Ｖg2
を中心として変化する。そして、図５（ｂ）に示すよう
に、第１，第２の遅延回路５，８内の第２のバッファ回
路ＢＦ２の電圧利得Ｇが直流信号Ｓg の電圧レベルに比
例して変化する。更に、図５（ｃ）に示すように、第２
のバッファ回路ＢＦ２の電圧利得Ｇの変化に従って容量
素子Ｃの差電圧Ｖcp，Ｖcp’が変化し、この結果、図５
（ｄ）に示すように、第１，第２の遅延回路５，８の遅
延時間τは、−ΔτないしΔτの範囲で増減調整され
る。
づいて説明すると、まず、周囲温度の変化の影響により
第１，第２の遅延回路５，８の遅延時間τが変動し、そ
の結果、クロック信号Ｓckが論理“１”となる期間ＴH
と論理“０”となる期間ＴLとのデューティ（ＴH ／Ｔ
L ）が正規の値「１」からずれると、図５（ａ）に示す
ように、ローパスフィルタ９とバッファ回路１０から成
る帰還回路の直流信号Ｓg の電圧レベルも正規の値Ｖg2
を中心として変化する。そして、図５（ｂ）に示すよう
に、第１，第２の遅延回路５，８内の第２のバッファ回
路ＢＦ２の電圧利得Ｇが直流信号Ｓg の電圧レベルに比
例して変化する。更に、図５（ｃ）に示すように、第２
のバッファ回路ＢＦ２の電圧利得Ｇの変化に従って容量
素子Ｃの差電圧Ｖcp，Ｖcp’が変化し、この結果、図５
（ｄ）に示すように、第１，第２の遅延回路５，８の遅
延時間τは、−ΔτないしΔτの範囲で増減調整され
る。
【００１９】このように、この実施例によれば、第１，
第２の遅延回路５，８の夫々の遅延時間τが周囲温度の
変動に伴って増減変動し、その結果、クロック信号Ｓck
のデューティが５０％からずれようとしても、ローパス
フィルタ９とバッファ回路１０から成る帰還制御回路か
ら出力される直流信号Ｓg によって、第１，第２の遅延
回路５，８の遅延時間τの変動が自動的に抑制されるの
で、クロック信号Ｓckのデューティは一定に保持され、
精度の良いクロック信号Ｓckを抽出することができる。
第２の遅延回路５，８の夫々の遅延時間τが周囲温度の
変動に伴って増減変動し、その結果、クロック信号Ｓck
のデューティが５０％からずれようとしても、ローパス
フィルタ９とバッファ回路１０から成る帰還制御回路か
ら出力される直流信号Ｓg によって、第１，第２の遅延
回路５，８の遅延時間τの変動が自動的に抑制されるの
で、クロック信号Ｓckのデューティは一定に保持され、
精度の良いクロック信号Ｓckを抽出することができる。
【００２０】
【発明の効果】以上説明したように本発明によれば、ク
ロック周期より短い遅延時間でＮＲＺの入力デジタル信
号を遅延する第１の遅延回路から出力された信号と入力
デジタル信号との排他的論理和演算処理を行う排他的論
理和回路と、排他的論理和回路の出力信号を一方の入力
端子に入力し出力端子にクロック信号を発生する反転論
理和回路と、反転論理和回路のクロック信号をクロック
周期より短い遅延時間で遅延して反転論理和回路の他方
の入力端子に帰還入力させる第２の遅延回路と、反転論
理和回路のクロック信号のデューティに比例した直流信
号を発生してその直流信号のレベルに応じて上記第１，
第２の遅延回路の遅延時間を可変制御するフィルタ回路
とを備える構成とし、クロック信号が所定のデューティ
からずれると、フィルタ回路が出力する直流信号のレベ
ルがそのデューティのずれ量に比例して変化し、そし
て、直流信号のレベルに応じて第１，第２の遅延回路の
遅延時間が自動的に可変調整されるようにしたので、周
囲温度の変化によってクロック信号のデューティが変動
しようとしても、フィルタ回路が自動的に正規のデュー
ティに戻すように第１，第２の遅延回路の遅延時間を制
御する。この結果、周囲温度の影響を受けず常に正規の
デューティに保持されるクロック信号を抽出するクロッ
ク信号抽出回路を提供することができる。
ロック周期より短い遅延時間でＮＲＺの入力デジタル信
号を遅延する第１の遅延回路から出力された信号と入力
デジタル信号との排他的論理和演算処理を行う排他的論
理和回路と、排他的論理和回路の出力信号を一方の入力
端子に入力し出力端子にクロック信号を発生する反転論
理和回路と、反転論理和回路のクロック信号をクロック
周期より短い遅延時間で遅延して反転論理和回路の他方
の入力端子に帰還入力させる第２の遅延回路と、反転論
理和回路のクロック信号のデューティに比例した直流信
号を発生してその直流信号のレベルに応じて上記第１，
第２の遅延回路の遅延時間を可変制御するフィルタ回路
とを備える構成とし、クロック信号が所定のデューティ
からずれると、フィルタ回路が出力する直流信号のレベ
ルがそのデューティのずれ量に比例して変化し、そし
て、直流信号のレベルに応じて第１，第２の遅延回路の
遅延時間が自動的に可変調整されるようにしたので、周
囲温度の変化によってクロック信号のデューティが変動
しようとしても、フィルタ回路が自動的に正規のデュー
ティに戻すように第１，第２の遅延回路の遅延時間を制
御する。この結果、周囲温度の影響を受けず常に正規の
デューティに保持されるクロック信号を抽出するクロッ
ク信号抽出回路を提供することができる。
【図１】本発明によるクロック信号抽出回路の一実施例
の構成を示す回路図である。
の構成を示す回路図である。
【図２】一実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図３】一実施例中の第１，第２の遅延回路の構成を示
す回路図である。
す回路図である。
【図４】第１，第２の遅延回路の構成を更に詳細に示し
た回路図である。
た回路図である。
【図５】第１，第２の遅延回路及びフィルタ回路の特性
を示す特性図である。
を示す特性図である。
【図６】従来のクロック信号抽出回路を示す回路図であ
る。
る。
【図７】従来のクロック信号抽出回路の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図８】従来のクロック信号抽出回路の問題点を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
５…第１の遅延回路、６…Ｅｘ−ＯＲゲート、７…ＮＯ
Ｒゲート、８…第２の遅延回路、９…ローパスフィル
タ、１０…バッファ回路、ＢＦ１…第１のバッファ回
路、ＢＦ２…第２のバッファ回路、Ｑ１〜Ｑ７，Ｑ１’
〜Ｑ７’…電界効果トランジスタ、Ｒ１〜Ｒ３，Ｒ１’
〜Ｒ３’…抵抗、Ｄ１〜Ｄ４，Ｄ１’〜Ｄ４’…ダイオ
ード。
Ｒゲート、８…第２の遅延回路、９…ローパスフィル
タ、１０…バッファ回路、ＢＦ１…第１のバッファ回
路、ＢＦ２…第２のバッファ回路、Ｑ１〜Ｑ７，Ｑ１’
〜Ｑ７’…電界効果トランジスタ、Ｒ１〜Ｒ３，Ｒ１’
〜Ｒ３’…抵抗、Ｄ１〜Ｄ４，Ｄ１’〜Ｄ４’…ダイオ
ード。
Claims (1)
- 【請求項１】 所定のクロック周期（Ｔ）に同期してＮ
ＲＺ符号化された入力デジタル信号から該クロック周期
（Ｔ）に同期したクロック信号を抽出するクロック信号
抽出回路において、 前記クロック周期（Ｔ）より短い遅延時間（τ）で前記
入力デジタル信号を遅延する第１の遅延回路と、 該第１の遅延回路の出力信号と上記入力デジタル信号と
の排他的論理和演算処理を行う排他的論理和回路と、 該排他的論理和回路の出力信号を一方の入力端子に入力
すると共に、出力端子にクロック信号を発生する反転論
理和回路と、 該反転論理和回路のクロック信号をクロック周期（Ｔ）
より短い遅延時間（τ）で遅延して反転論理和回路の他
方の入力端子に帰還入力させる第２の遅延回路と、 該反転論理和回路のクロック信号を積分することにより
その信号の論理“１”と“０”のデューティに比例した
直流信号を発生すると共に、その直流信号のレベルに応
じて上記第１，第２の遅延回路の遅延時間を可変制御す
るフィルタ回路とを具備したことを特徴とするクロック
信号抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5020383A JPH06232857A (ja) | 1993-02-08 | 1993-02-08 | クロック信号抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5020383A JPH06232857A (ja) | 1993-02-08 | 1993-02-08 | クロック信号抽出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232857A true JPH06232857A (ja) | 1994-08-19 |
Family
ID=12025520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5020383A Pending JPH06232857A (ja) | 1993-02-08 | 1993-02-08 | クロック信号抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232857A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998038743A1 (en) * | 1997-02-27 | 1998-09-03 | Honeywell Inc. | Temperature independent, wide range frequency clock multiplier |
| EP2346172A1 (en) | 2010-01-08 | 2011-07-20 | Fujitsu Limited | Analog-to-digital converter and digital-to-analog converter |
-
1993
- 1993-02-08 JP JP5020383A patent/JPH06232857A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998038743A1 (en) * | 1997-02-27 | 1998-09-03 | Honeywell Inc. | Temperature independent, wide range frequency clock multiplier |
| EP2346172A1 (en) | 2010-01-08 | 2011-07-20 | Fujitsu Limited | Analog-to-digital converter and digital-to-analog converter |
| US8368573B2 (en) | 2010-01-08 | 2013-02-05 | Fujitsu Limited | Analog-to-digital converter and digital-to-analog converter |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5847616A (en) | Embedded voltage controlled oscillator with minimum sensitivity to process and supply | |
| JP3260615B2 (ja) | 電圧制御発振器 | |
| US5596302A (en) | Ring oscillator using even numbers of differential stages with current mirrors | |
| US5600280A (en) | Differential amplifier and variable delay stage for use in a voltage controlled oscillator | |
| US6573779B2 (en) | Duty cycle integrator with tracking common mode feedback control | |
| JPS60500115A (ja) | クロツクパルス整形回路 | |
| US4992755A (en) | Transistor circuit | |
| JP3109560B2 (ja) | ばらつき補償技術による半導体集積回路 | |
| JPH05243990A (ja) | 電圧制御発振器 | |
| US10574221B2 (en) | Comparator, integrated circuit, and method | |
| KR100312941B1 (ko) | 전류비교기 | |
| JP2578594B2 (ja) | １対の差動入力を比較しかつディジタル出力を与える比較器回路 | |
| US5793239A (en) | Composite load circuit | |
| US5043605A (en) | CMOS to ECL output buffer | |
| KR100400317B1 (ko) | 클럭 동기 장치의 지연 회로 | |
| JP3334905B2 (ja) | 遅延回路 | |
| JPH04200009A (ja) | 発振回路 | |
| JP2002176340A (ja) | 遅延回路及び電圧制御発振回路 | |
| JPH06232857A (ja) | クロック信号抽出回路 | |
| US6975100B2 (en) | Circuit arrangement for regulating the duty cycle of electrical signal | |
| US6384620B1 (en) | Signal deciding apparatus | |
| JP3383136B2 (ja) | 定振幅クロック発生回路 | |
| EP0377978B1 (en) | A PLL control apparatus | |
| KR101153911B1 (ko) | 링 오실레이터 | |
| US5030198A (en) | Adaptive transmission line stage in an analog electronic cochlea |